半導體器件及其制造方法
【專利摘要】本發(fā)明提供半導體器件及其制造方法，在該半導體器件中能夠抑制在晶體管的柵極電極與源極/漏極區(qū)之一之間的短路發(fā)生。在半導體器件中，形成于柵極電極之上且含有氮化硅的第一絕緣層具有上表面，該上表面具有形成于在含有氮化物的柵極電極的第二電極層之上的區(qū)域內(nèi)的凹陷部。
【專利說明】半導體器件及其制造方法
[0001]對相關(guān)申請的交叉引用
[0002]在2013年9月17日提交的日本專利申請N0.2013-191922的公開內(nèi)容，包括說明書、附圖和發(fā)明摘要全都并入本文，以作參考。

【技術(shù)領(lǐng)域】
[0003]本發(fā)明涉及半導體器件及其制造方法。

【背景技術(shù)】
[0004]半導體器件的越來越高的集成度以及日益小型化不斷增強了朝以下多層配置發(fā)展的趨勢:包含于半導體器件內(nèi)的多個微小元件被設(shè)置成在平面圖中彼此重疊。例如，在日本未經(jīng)審查的專利公開N0.2004-79696(專利文獻I)中示出了半導體器件的這種多層配置。
[0005]在日本未經(jīng)審查的專利公開N0.2004-79696中所公開的半導體器件是稱為SRAM(靜態(tài)隨機存取存儲器)的非易失性存儲器。在日本未經(jīng)審查的專利公開N0.2004-79696所公開的SRAM中，已經(jīng)對使用稱為所謂的TFT (薄膜晶體管)的薄膜晶體管作為負載晶體管的SRAM電路添加了電容器，作為所謂的DRAM(動態(tài)隨機存取存儲器)。在該公開所描述的SRAM中，電荷被保存于作為存儲節(jié)點部分的替代的電容器內(nèi)，并且在該電容器的電位由包含于SRAM電路內(nèi)的所謂的觸發(fā)器電路保持。
[0006][相關(guān)參考文獻]
[0007][專利文獻]
[0008][專利文獻I]日本未經(jīng)審查的專利公開N0.2004-79696


【發(fā)明內(nèi)容】

[0009]在上述公開所描述的半導體器件中，氧化物膜可以形成于晶體管的柵極電極的側(cè)壁之上。在這種情況下，隨著半導體器件日益小型化，可以在氧化物膜于柵極電極的側(cè)壁之上的形成過程中使柵極電極彎向把半導體基板的主表面。這會導致在柵極電極與晶體管的源極/漏極中任一個之間發(fā)生短路。
[0010]本發(fā)明的其他問題和新特征通過在本說明書和附圖中的闡述將會變得顯而易見。
[0011]在一種實施例的半導體器件中，形成于柵極電極之上的且含有氮化硅的第一絕緣層具有上表面，該上表面具有形成于含有硅化物的柵極電極的第二電極層之上的區(qū)域內(nèi)的凹陷部。
[0012]在該實施例的半導體器件中，第一絕緣膜具有含有凹陷部的上表面。這能夠抑制柵極電極在側(cè)壁氧化物膜的形成期間朝半導體基板的主表面彎曲。結(jié)果，可以抑制在晶體管的柵極電極與源極/漏極區(qū)中的任一個之間的短路發(fā)生。

【專利附圖】

【附圖說明】
[0013]圖1是示出一種實施例的半導體器件的配置的平面示意圖；
[0014]圖2是包含于該實施例的半導體器件中的存儲單元的等效電路圖；
[0015]圖3是示出與圖2的等效電路對應的具體配置的截面示意圖；
[0016]圖4是示出在形成于該實施例的半導體器件的半導體基板的主表面之上的柵極電極附近的配置的截面示意圖；
[0017]圖5是示出在形成于該實施例的半導體器件的半導體基板的主表面之上的柵極電極附近的配置的平面示意圖；
[0018]圖6是示出對應于圖4的該實施例的半導體器件的制造方法的第一步驟的截面示意圖；
[0019]圖7是示出對應于圖4的該實施例的半導體器件的制造方法的第二步驟的截面示意圖；
[0020]圖8是示出對應于圖4的該實施例的半導體器件的制造方法的第三步驟的截面示意圖；
[0021]圖9是示出對應于圖4的該實施例的半導體器件的制造方法的第四步驟的截面示意圖；
[0022]圖10是示出對應于圖4的該實施例的半導體器件的制造方法的第五步驟的截面示意圖；
[0023]圖11是示出對應于圖4的該實施例的半導體器件的制造方法的第六步驟的截面示意圖；
[0024]圖12是示出對應于圖4的該實施例的半導體器件的制造方法的第七步驟的截面示意圖；
[0025]圖13是示出對應于圖4的該實施例的半導體器件的制造方法的第八步驟的截面示意圖；
[0026]圖14是示出在形成于該實施例的變型例I的半導體器件的半導體基板的主表面之上的柵極電極附近的配置的平面示意圖；
[0027]圖15是示出在形成于該實施例的變型例2的半導體器件的半導體基板的主表面之上的柵極電極附近的配置的平面示意圖；
[0028]圖16是示出對應于圖11的該實施例的變型例3的半導體器件的截面示意圖；
[0029]圖17是示出在形成于該實施例的變型例3的半導體器件的半導體基板的主表面之上的柵極電極附近的配置的截面示意圖；
[0030]圖18是示出對應于圖11的該實施例的變型例4的半導體器件的截面示意圖；
[0031]圖19是示出在形成于該實施例的變型例4的半導體器件的半導體基板的主表面之上的柵極電極附近的配置的截面示意圖；
[0032]圖20是示出在形成于現(xiàn)有技術(shù)的半導體器件的半導體基板的主表面之上的柵極電極附近的配置的截面示意圖；
[0033]圖21是示出在形成于現(xiàn)有技術(shù)的半導體器件的半導體基板的主表面之上的柵極電極附近的配置的平面示意圖；
[0034]圖22是對應于圖7的現(xiàn)有技術(shù)的半導體器件的制造方法的截面示意圖；
[0035]圖23是對應于圖10的現(xiàn)有技術(shù)的半導體器件的制造方法的截面示意圖；
[0036]圖24是對應于圖11的現(xiàn)有技術(shù)的半導體器件的制造方法的截面示意圖；
[0037]圖25是對應于圖12的現(xiàn)有技術(shù)的半導體器件的制造方法的截面示意圖；
[0038]圖26是對應于圖13的現(xiàn)有技術(shù)的半導體器件的制造方法的截面示意圖；
[0039]圖27是示出在每個試件A至D中的凹進量與柵極圖形尺寸之間的關(guān)系的視圖；
[0040]圖28是示出在形成于試件A中的半導體器件的半導體基板的主表面之上的柵極電極附近的配置的截面圖；
[0041]圖29是示出在形成于試件B中的半導體器件的半導體基板的主表面之上的柵極電極附近的配置的截面圖；
[0042]圖30是示出在形成于試件C中的半導體器件的半導體基板的主表面之上的柵極電極附近的配置的截面圖；
[0043]圖31是示出在形成于試件D中的半導體器件的半導體基板的主表面之上的柵極電極附近的配置的截面圖；
[0044]圖32是示出在形成于每個示例中的半導體基板的主表面之上的柵極電極附近的配置的平面圖；以及
[0045]圖33是示出在每個示例中的凹進量與到凹陷部的距離之間的關(guān)系的視圖。

【具體實施方式】
[0046]以下將基于附圖來給出關(guān)于實施例的描述。
[0047]參照圖1，在本實施例中的半導體器件DV內(nèi)，在半導體基板SUB (例如，由例如硅單晶制成的半導體晶圓)的主表面之上形成了多種類型的電路。包含于半導體器件DV內(nèi)的電路的示例包括信號輸入/輸出電路、DA (數(shù)字/模擬)-AD轉(zhuǎn)換器、電源電路、CPU (中央處理單元)、閃存和SRAM (晶體管隨機存取存儲器)。
[0048]包含于半導體器件DV內(nèi)的每個電路的功能如下。首先，在信號輸入/輸出電路中，執(zhí)行安置于半導體器件DV等之外的電路的電子信號輸入/輸出。在DA-AD轉(zhuǎn)換器中，執(zhí)行在模擬信號和數(shù)字信號之間的轉(zhuǎn)換。電源電路供應用于驅(qū)動半導體器件DV所需的電功率，并控制該電功率。在CPU中，執(zhí)行使用邏輯電路的邏輯算術(shù)操作。在閃存和SRAM中的每一個中，存儲數(shù)據(jù)。
[0049]接下來，將給出關(guān)于用于本實施例的半導體器件內(nèi)的SRAM存儲單元的電路配置的描述。
[0050]參照圖2，SRAM存儲單元具有例如位線對BL和/BL、字線WL、觸發(fā)器電路、一對存取晶體管T5和T6以及一對電容器Cl和C2。
[0051]觸發(fā)器電路具有兩個CMOS (互補型金屬-氧化物-半導體)反相器。一個CMOS反相器包含驅(qū)動晶體管Tl和負載晶體管T3。另一個CMOS反相器包含驅(qū)動晶體管T2和負載晶體管T4。
[0052]SRAM是包含觸發(fā)器電路以消除對稱為刷新的處理的需要的半導體存儲器件，在該刷新處理中，作為信息而存儲的電荷按照預定的時間間隔被恢復到初始狀態(tài)。在本實施例中的SRAM還包含與DRAM等效的電容器Cl和C2。
[0053]在觸發(fā)器電路中，驅(qū)動晶體管Tl和負載晶體管T3各自的柵極電極以及電容器Cl的一個電極與存取晶體管T6的源極S耦接。存取晶體管T6的源極S與驅(qū)動晶體管T2和負載晶體管T4各自的漏極D電耦接，并且與其耦接的區(qū)域用作第一存儲節(jié)點部分。
[0054]驅(qū)動晶體管T2和負載晶體管T4各自的柵極電極以及電容器C2的一個電極與存取晶體管T5的源極S電耦接。存取晶體管T5的源極S與驅(qū)動晶體管Tl和負載晶體管T3各自的漏極D電耦接，并且與其耦接的區(qū)域起著第二存儲節(jié)點部分的作用。
[0055]驅(qū)動晶體管Tl和T2各自的源極S與GND電位電耦接。負載晶體管T3和T4各自的源極S與用于施加電壓Vcc的Vcc線(電源線)電耦接。電容器Cl和C2各自的另一個電極電耦接至用于施加與前述電壓Vcc的1/2對應的電壓Vcc/2的Vcc/2線。位線對BL和/BL分別耦接到只存取晶體管對T5和T6的漏極D。
[0056]包含于觸發(fā)器電路內(nèi)的驅(qū)動晶體管Tl和T2為例如N溝道MOS晶體管。負載晶體管T3和T4為例如P溝道TFT。存取晶體管T5和T6為例如N溝道MOS晶體管。因而，在本實施例中的SRAM是其中負載晶體管為TFT且已經(jīng)對其添加了與DRAM等效的電容器的所謂的高級 SRAM (Advanced SRAM)。
[0057]接下來，將使用圖3來給出關(guān)于與圖2所示的SRAM存儲單元對應的半導體器件的具體配置的描述。但是，圖3的截面圖不是用于示出特定區(qū)域內(nèi)的剖面形貌的圖形，而是為了示出通過在半導體器件中的個體元件(例如，圖2所示的晶體管和電容器)來示出的形式而收集的圖形的組合。
[0058]參照圖3，圖中的左側(cè)示出了 SRAM存儲單元形成于其內(nèi)的區(qū)域，而圖中的右側(cè)示出了外圍電路形成于其內(nèi)的區(qū)域。根據(jù)本實施例的半導體器件形成于由例如硅單晶制成的P型半導體基板SUB的主表面內(nèi)。
[0059]半導體基板SUB的主表面通過STI (淺溝槽隔離)來電隔離。STI通過將絕緣膜SI嵌入形成于半導體基板SUB的主表面內(nèi)的溝槽內(nèi)而形成。在通過STI來電隔離的半導體基板SUB的主表面內(nèi)，形成了用于SRAM存儲單兀的晶體管TG以及用于外圍電路的晶體管TG0
[0060]在圖內(nèi)左側(cè)的存儲單元形成區(qū)中，P型阱區(qū)PWL形成于半導體基板SUB的主表面內(nèi)。另一方面，在圖內(nèi)右側(cè)的外圍電路區(qū)域中，形成了 P型阱區(qū)PWL和N型阱區(qū)NWL。用于SRAM存儲單元的晶體管TG以及用于外圍電路的晶體管TG各自具有源極/漏極區(qū)對SD、柵極絕緣層GI和柵極電極GE。
[0061]源極/漏極區(qū)對SD形成于半導體基板SUB的主表面內(nèi)，相互間隔開。源極/漏極區(qū)對SD被形成為位于柵極電極GE之下的溝道形成區(qū)介于它們之間。柵極電極GE經(jīng)由柵極絕緣膜GI形成于半導體基板SUB的主表面之上，介于源極/漏極區(qū)對SD之間。
[0062]絕緣膜HM形成于柵極電極GE之上。每個絕緣膜HM都由包含使用例如TEOS (正硅酸乙酯)作為原材料來形成的二氧化硅膜和氮化硅膜的層合結(jié)構(gòu)形成。當使用絕緣膜HM作為掩膜來執(zhí)行所謂的自對準過程時，絕緣膜HM起著用于蝕刻的止蝕膜的作用。
[0063]在柵極絕緣膜GI和每個柵極電極GE的側(cè)壁之上，形成了絕緣膜(側(cè)壁氧化物膜)NO。絕緣膜NO還將在下文詳細地描述。在包含柵極絕緣膜G1、柵極電極GE和絕緣膜HM的每個層合結(jié)構(gòu)的側(cè)壁之上，形成了側(cè)壁絕緣膜SW。類似于絕緣膜腿，當使用側(cè)壁絕緣膜SW作為掩膜來執(zhí)行所謂的自對準過程時，側(cè)壁絕緣膜SW還起著用于蝕刻的止蝕膜的作用。
[0064]注意，在柵極電極GE之上，形成了絕緣膜HM，但是每個柵極電極GE均電耦接至區(qū)域內(nèi)的另一個布線，該布線在圖3的截面圖中沒有示出并且沿著圖3的紙張的深度方向延伸。
[0065]內(nèi)襯膜IL、層間絕緣膜IIl和絕緣膜II按升序依次形成半導體基板SUB之上，以覆蓋用于SRAM存儲單元的各個晶體管TG以及其上的外圍電路。在將要形成SRAM存儲單元的區(qū)域內(nèi)，在源極/漏極區(qū)SD之上的內(nèi)存膜IL、層間絕緣膜IIl和絕緣膜II已經(jīng)被選擇性地去除，并且導電插層PL形成于已經(jīng)去除了內(nèi)襯膜IL、層間絕緣膜IIl和絕緣膜II的部分之上。
[0066]在絕緣膜HM和II等之上，形成了層間絕緣膜112，以覆蓋SRAM存儲單元的各個晶體管TG以及其上的外圍電路。在將要形成SRAM存儲單元的區(qū)域內(nèi)，達到導電插層PL的接觸孔形成于層間絕緣膜112內(nèi)，并且接觸導電層CTC形成于接觸孔內(nèi)。布線層(例如，位線BL)在層間絕緣膜112之上延伸，以與接觸導電層CTC電耦接。
[0067]在將要形成外圍電路的區(qū)域內(nèi)，形成了接觸孔以從層間絕緣膜112的上表面延伸并達到源極/漏極區(qū)SD和柵極電極GE，并且接觸導電層CTC形成于接觸孔內(nèi)。布線層在層間絕緣膜112之上延伸，以與接觸導電層CTC電耦接。
[0068]在層間絕緣膜112之上，順次形成了各自由例如二氧化硅膜制成的層間絕緣膜113、114、115和116，以覆蓋布線層。由例如氮化硅膜制成的絕緣膜Il被形成為與層間絕緣膜Π6的上表面接觸。另外，還順次地形成了各自由例如二氧化硅膜制成的層間絕緣膜117、118、119和1110，以與絕緣膜Il的上表面接觸。
[0069]在層間絕緣膜113之上，形成了下層互連2G。下層互連2G經(jīng)由例如導電層SC和導電插層PL與晶體管TG的源極/漏極區(qū)SD電耦接。下層互連2G優(yōu)選地形成于在平面圖中與電容器大致重疊的區(qū)域內(nèi)。下層互連2G優(yōu)選地由例如摻雜有雜質(zhì)的多晶硅膜(以下稱為“摻雜多晶硅”)形成。當形成于下層等之內(nèi)的晶體管TG為例如N溝道晶體管時，下層互連2G還可以由含有例如N型雜質(zhì)離子的多晶硅形成，從而允許與晶體管TG簡單電耦接。
[0070]在層間絕緣膜114之上，形成了導電層TP。導電層TP是由多晶硅(polysilicon)制成的半導體層，并且包含作為SRAM的負載晶體管T3和T4的每個TFT的溝道區(qū)以及該溝道區(qū)介于它們之間的源極/漏極區(qū)。在導電層TP內(nèi)，包含有用于給TFT供電的電源線的一部分。導電層TP優(yōu)選地形成于在平面圖中與電容器大致重疊的區(qū)域內(nèi)。
[0071]在層間膜115之上，形成了每個TFT的柵極電極TD。優(yōu)選地，柵極電極TD是含有摻雜多晶硅的半導體層。優(yōu)選地，通過稱為數(shù)據(jù)節(jié)點觸頭DB的導電層來提供在柵極電極TD與下層互連2G之間的電耦接。在從柵極電極TD朝下層互連2G延伸的同時，數(shù)據(jù)節(jié)點觸頭DB與導電層TP的端部接觸以電耦接至導電層TP。
[0072]數(shù)據(jù)節(jié)點觸頭DB是用于形成SRAM的觸發(fā)器電路(交叉耦接)的導電層，并且由例如含有摻雜多晶硅的半導體層形成，類似于柵極電極TD。優(yōu)選地，數(shù)據(jù)節(jié)點觸頭DB被形成為在大體垂直于半導體基板SUB的主表面的方向上穿過層間絕緣膜114和115從柵極電極TD延伸至下層互連2G。
[0073]數(shù)據(jù)節(jié)點觸頭DB還可以被形成為使例如在柵極電極TD之上的層內(nèi)的電容器電耦接至柵極電極TD，或者可以被形成為使例如在下層互連2G之下的層內(nèi)的導電層SC電耦接至下層互連2G。在這種情況下，數(shù)據(jù)節(jié)點觸頭DB還可以被形成為從例如電容器起延伸穿過柵極電極TD、導電層TP和下層互連2G，并且達到導電層PL。
[0074]在層間絕緣膜116之上，形成了電容器。每個電容器都具有用作它的下電極的存儲節(jié)點SN、用作它的上電極的電池極板CP，以及電容器電介質(zhì)膜DE。電容器電介質(zhì)膜DE介于存儲節(jié)點SN與電池極板CR之間。電容器的存儲節(jié)點SN與數(shù)據(jù)節(jié)點觸頭DB的上表面接觸，以與數(shù)據(jù)節(jié)點觸頭DB電耦接。
[0075]在例如位于電容器之上的層間絕緣膜118和119之上，形成了金屬絲線MTL。每個金屬絲線MTL均由例如鋁、鋁銅合金、銅、鎢等制成。優(yōu)選地，金屬絲線MTL的上表面和下表面以由例如鉭、鈦、氮化鈦等制成的阻擋金屬BRL覆蓋。在以上所述的個體金屬絲線MTL之間的耦接以及在金屬絲線MTL與位線BL之間的耦接優(yōu)選地通過由例如銅、鎢等制成的金屬接觸導電層MCT提供。
[0076]接下來，將給出關(guān)于在本實施例中的半導體器件的具體配置的描述。
[0077]關(guān)于在本實施例中的半導體器件的每個晶體管的示例的描述將參照圖4和5來給出。注意，為了便于圖示，在圖5中沒有示出各自示于圖4中的絕緣膜NO和層間絕緣膜IIl。晶體管具有形成于P型阱PWL內(nèi)的源極/漏極區(qū)對SD，作為在半導體基板SUB的主表面內(nèi)的有源區(qū)，以及形成于經(jīng)由柵極絕緣膜GI介于源極/漏極區(qū)對SD之間的半導體基板SUB的主表面之上的柵極電極GE。
[0078]柵極電極GE包括含有硅的第一電極層GEl以及形成于第一電極層GEl之上且含有硅化物的第二電極層GE2。也就是，柵極電極GE具有其中堆疊有例如摻雜的多晶硅膜GE I和硅化鎢膜GE2的所謂的多硅結(jié)構(gòu)(polycide)。
[0079]在柵極電極GE之上，形成了絕緣膜HM。絕緣膜HM包含形成于柵極電極GE之上且含有氮化硅的第一絕緣層HMl以及形成于柵極電極GE與第一絕緣層HMl之間且含有二氧化硅的第二絕緣膜HM2。也就是，絕緣膜HM由包含例如氮化硅(SiN)膜HMl以及使用TEOS作為原材料來形成的二氧化硅(Si02)膜(TE0S膜)HM2的層合結(jié)構(gòu)形成。
[0080]氮化娃膜HMl具有與半導體基板SUB的主表面?zhèn)认鄬Φ那揖哂行纬捎谕藁Q膜GE2之上的區(qū)域內(nèi)的凹陷部SL的上表面。凹陷部SL被形成為沿著柵極電極GE的柵極寬度Wl平行于源極/漏極區(qū)對SD中的每個區(qū)域而延伸。在平面圖中，凹陷部具有比源極/漏極區(qū)對SD中的每個區(qū)域的長度大的長度。在柵極寬度Wl的方向上，硅化鎢膜GE2的每個端部位于源極/漏極區(qū)SD中的相應一個區(qū)域的端部向外延伸距離WD處。凹陷部SL還被形成為延伸穿過氮化硅膜HMl并且使二氧化硅膜HM2的一部分從氮化硅膜HMl中露出。凹陷部SL具有在平面圖中形成為直線形狀的直線部分SL1。
[0081]注意，還可以沿著柵極寬度方向Wl從硅化鎢膜GE2的一端到其另一端連續(xù)地形成凹陷部SL。也就是，硅化鎢膜GE2還可以通過凹陷部SL分開。
[0082]在柵極絕緣膜GI和柵極電極GE的側(cè)壁之上，形成了各自由例如二氧化硅膜制成的絕緣膜(側(cè)壁氧化物膜)NO。同樣地，在包含柵極絕緣膜G1、柵極電極GE和絕緣膜HM的層合結(jié)構(gòu)的側(cè)壁之上，側(cè)壁絕緣膜SW被形成為覆蓋絕緣膜NO的側(cè)部。側(cè)壁絕緣膜SW每個都可以由氮化硅膜或者二氧化硅膜和氮化硅膜的組合形成。
[0083]在半導體基板SUB的主表面之上，按照升序連續(xù)地形成了絕緣膜NO和層間絕緣膜III。各自在源極/漏極區(qū)SD之上的絕緣膜NO和層間絕緣膜IIl已經(jīng)被選擇性地去除。結(jié)果，接觸孔CHl被形成為延伸穿過絕緣膜NO和層間絕緣膜III，并達到源極/漏極區(qū)SD。在接觸孔CHl內(nèi)，接觸導電層CTC被形成為與源極/漏極區(qū)SD耦接。
[0084]在層間絕緣膜IIl之上的層內(nèi)的配置基本上與利用圖3來描述的配置相同，從而將不再重復關(guān)于它的描述。
[0085]接下來，將給出關(guān)于本實施例中的半導體器件的制造方法的描述。
[0086]參照圖6，圖中設(shè)置了硅基板SUB。然后，離子注入和熱處理被執(zhí)行以形成P型阱區(qū) PWL。
[0087]參照圖7，在硅基板SUB的主表面之上形成柵極絕緣膜GI。在柵極絕緣膜GI之上形成柵極電極GE。柵極電極GE由例如摻雜多晶硅膜GEl和硅化鎢膜GE2堆疊于其內(nèi)的所謂多硅結(jié)構(gòu)形成。在后續(xù)步驟中的SAC(自對準接觸)時于柵極電極GE之上形成起著止蝕膜的作用的絕緣膜HM。絕緣膜HM由在多個層內(nèi)的氮化硅膜HMl和二氧化硅膜(TE0S膜)HM2形成。
[0088]也就是，在摻雜多晶硅膜GEl之上形成硅化鎢膜GE2。然后，在硅化鎢膜GE2之上形成二氧化硅膜(TE0S膜)HM2，并且在二氧化硅膜(TE0S膜)HM2之上形成氮化硅膜HM1。這些膜中的每個膜被沉積并然后通過光刻、干法蝕刻等來形成。
[0089]參照圖8，形成了具有與氮化硅膜HMl的上表面的一部分對應的開口的抗蝕圖形RM。
[0090]參照圖9，凹陷部SL通過干法蝕刻等將抗蝕圖形RM用作掩膜來形成于氮化硅膜HMl的上表面內(nèi)。凹陷部SL延伸穿過氮化硅膜HMl以達到二氧化硅膜HM2。
[0091]參照圖10，通過用于降低晶體管內(nèi)的電場的氧化處理在柵極電極GE的側(cè)壁以及半導體基板SUB的主表面之上形成各自由二氧化硅膜制成的絕緣膜NO。
[0092]參照圖11，使用絕緣膜HM和柵極電極GE作為掩膜，通過離子注入將雜質(zhì)注入半導體基板SUB之內(nèi)。
[0093]參照圖12，覆蓋柵極絕緣膜G1、柵極電極GE和絕緣膜HM的側(cè)壁的側(cè)壁絕緣膜SW各自由諸如SiN膜之類的絕緣膜形成。
[0094]參照圖13，用于源極/漏極形成的離子注入還被執(zhí)行，以在半導體基板SUB的主表面內(nèi)形成各自具有LDD (輕摻雜漏極)結(jié)構(gòu)的源極/漏極區(qū)對SD。
[0095]參照圖4，隨后在整個頂表面之上形成由例如BPSG(硼磷硅玻璃)等制成的層間絕緣膜III。層間絕緣膜IIi受到熱處理，以被平坦化到給定的程度。然后，層間絕緣膜受到CMP(化學機械拋光)處理，以使其上表面平坦化。在已平坦化的層間絕緣膜IIl之上形成抗蝕圖形，并且將抗蝕圖形用作掩膜，通過蝕刻來選擇性地去除層間絕緣膜III，使得接觸孔CHl形成于層間絕緣膜IIl內(nèi)以使源極/漏極區(qū)SD露出。由鎢等制成的接觸導電層CTC被形成為嵌于接觸孔CHl內(nèi)。
[0096]在層間絕緣膜IIl之上的層通過按照常規(guī)使用的方式使用光刻技術(shù)和蝕刻技術(shù)的制造方法來形成。以此方式，在本實施例中的半導體器件得以制成。
[0097]接下來，將給出關(guān)于本實施例的變型例的描述。
[0098]首先，參照圖14和15來給出關(guān)于凹陷部SL的二維圖形的另一個示例的描述。在以上給出的描述中，如圖5所示，凹陷部SL按照直線形狀形成于氮化硅膜HMl的上表面內(nèi)。但是，凹陷部SL的二維形狀并不限定于直線形狀。如圖14所示，在本實施例的變型例I的半導體器件中，除了沿柵極電極GE的柵極寬度Wl方向按直線形狀延伸的直線部分SLl之夕卜，凹陷部SL還具有從直線部分SLl的一端起沿著柵極電極GE的柵極長度W2方向延伸的第一尖端部分SL2，以及從直線部分SLl的另一端起沿著柵極電極GE的柵極長度W2方向延伸的第二尖端部分SL3。也就是，凹陷部SL按照平面圖中的U字形狀來形成。
[0099]另一方面，如圖15所示，在本實施例的變型例2的半導體器件中，凹陷部SL按照平面圖中的環(huán)形形狀來形成。凹陷部SL還可以按照平面圖中的矩形形狀來形成。
[0100]隨后，將參照圖16至19來給出關(guān)于氮化硅膜HMl和二氧化硅膜HM2的截面形狀的另一個示例的描述。
[0101]在前面的描述中，如圖9所示，凹陷部SL被形成為延伸穿過氮化硅膜HMl并達到二氧化硅膜HM2。但是，凹陷部SL的截面形狀并不限定于此。如圖16所示，在本實施例的變型例3中，凹陷部SL被形成至在氮化硅膜HMl的厚度方向上的中點，而沒有延伸穿過氮化硅膜HMl。在這種狀態(tài)下，通過將絕緣膜HM和柵極電極GE用作掩膜，以離子注入的方式將雜質(zhì)注入半導體基板SUB內(nèi)，并且在柵極電極GE的側(cè)壁和半導體基板SUB的主表面之上還形成各自由二氧化硅膜制成的絕緣膜NO。
[0102]如圖17所示，側(cè)壁絕緣膜SW被形成為覆蓋柵極絕緣膜G1、柵極電極GE的和絕緣膜HM的側(cè)壁，并且在半導體基板SUB的主表面內(nèi)還形成各自具有LDD結(jié)構(gòu)的源極/漏極區(qū)對SD。然后，在整個頂表面之上形成層間絕緣膜111并且形成接觸導電層CTC，使其嵌于形成于層間絕緣膜IIl內(nèi)的接觸孔CHl中。
[0103]同樣地，在本實施例的變型例3中，通過凹陷部SL來減小氮化硅膜HMl的體積。結(jié)果，可以抑制娃化鶴I吳GE2的收縮。
[0104]如圖18所示，在本實施例的變型例4中，二氧化硅膜HM2具有與凹陷部SL連通的通孔HO。凹陷部SL和通孔HO為使硅化鎢膜GE2的一部分從氮化硅膜HMl和二氧化硅膜HM2中露出。在這種狀態(tài)下，將絕緣膜HM和柵極電極GE用作掩膜，通過離子注入將雜質(zhì)注入半導體基板SUB之內(nèi)，并且在柵極電極GE的側(cè)壁以及半導體器件SUB的主表面之上進一步形成各自由二氧化硅膜制成的絕緣膜NO。
[0105]如圖19所示，側(cè)壁絕緣膜SW被形成為覆蓋柵極絕緣膜G1、柵極電極GE和絕緣膜HM的側(cè)壁，并且在半導體基板SUB的主表面內(nèi)還形成各自具有LDD結(jié)構(gòu)的源極/漏極區(qū)對SD。然后，在整個頂表面之上形成層間絕緣膜III，并且形成接觸導電層CTC，使其嵌于形成于層間絕緣膜IIl內(nèi)的接觸孔CHl中。
[0106]在本實施例的變型例4中，在干法蝕刻過程中，對凹陷部SL和通孔HO的蝕刻使用硅化鎢膜GE2來停止，以使制造變得容易。
[0107]接下來，將與現(xiàn)有技術(shù)相比來給出關(guān)于本實施例的功能/效果的描述。
[0108]參照圖20和21，在現(xiàn)有技術(shù)中的半導體器件不同于本實施例中的半導體器件，因為在氮化硅膜HMl的上表面內(nèi)沒有形成凹陷部SL。結(jié)果，在現(xiàn)有技術(shù)的半導體器件中，氮化硅膜HMl和二氧化硅膜HM2從柵極電極GE的每個側(cè)壁向內(nèi)凹進。另外，由于氮化硅膜HMl和二氧化硅膜HM2的凹進，硅化鎢膜GE2中未以氮化硅膜HMl和二氧化硅膜HM2覆蓋的部分朝半導體基板SUB的主表面彎曲。
[0109]注意，根據(jù)現(xiàn)有技術(shù)的半導體器件SUB的配置除了它在上文中所描述的部分之外與根據(jù)本實施例的半導體器件的配置相同。因此，相同的構(gòu)件由相同的附圖標記表示，并且關(guān)于它們的描述將不再重復。
[0110]在根據(jù)現(xiàn)有技術(shù)的半導體器件的制造方法中，按照與在圖6所示的本實施例中的制造方法的方式相同的方式，首先提供硅基板SUB。然后，執(zhí)行離子注入和熱處理以形成P型阱區(qū)PWL。其后，參照圖22，在硅基板SUB的主表面之上形成柵極絕緣膜G1、柵極電極GE和絕緣膜HM。
[0111]參照圖23，在柵極電極GE的側(cè)壁以及半導體基板SUB的主表面之上，通過用于降低在晶體管中的電場的氧化處理來形成由二氧化硅膜制成的絕緣膜。由于在絕緣膜NO的形成過程中執(zhí)行的熱處理，氮化硅膜HMl收縮以從柵極電極GE的側(cè)壁凹進。在此時，在氮化硅膜HMl與二氧化硅膜HM2之間的附著力超過在二氧化硅膜HM2與硅化鎢膜GE2之間的附著力。因此，二氧化硅膜HM2受氮化硅膜HMl牽拉而同樣凹進。
[0112]由于氮化硅膜HMl的收縮，向下的壓力作用于硅化鎢膜GE2上。因此，硅化鎢膜GE2中由于氮化硅膜HMl的凹進而未以氮化硅膜HMl覆蓋的部分向下朝半導體基板SUB的主表面彎曲。
[0113]參照圖24，將絕緣膜HM和柵極電極GE用作掩膜，以離子注入將雜質(zhì)注入半導體基板SUB之內(nèi)。
[0114]參照圖25，側(cè)壁絕緣膜SW各自由例如SiN膜的絕緣膜形成，以覆蓋柵極電極GE和絕緣膜HM的側(cè)壁。參照圖26，還執(zhí)行對源極/漏極形成的離子注入，以在半導體基板SUB的主表面內(nèi)形成各自具有LDD結(jié)構(gòu)的源極/漏極區(qū)對SD。
[0115]隨后，按照與在本實施例的制造方法中的方式相同的方式，形成層間絕緣膜III，在層間絕緣膜IIl內(nèi)形成接觸孔CH1，并且形成接觸導電層CTC，以使其嵌入接觸孔CHl內(nèi)。以此方式，制造根據(jù)現(xiàn)有技術(shù)的半導體器件。
[0116]在現(xiàn)有技術(shù)的半導體器件中，如圖24所示，通過在絕緣膜NO于柵極電極GE的每個側(cè)壁以及半導體基板SUB的主表面之上的形成期間執(zhí)行的熱處理，氮化硅膜HMl收縮以從柵極電極GE的每個側(cè)壁向內(nèi)凹進。由于氮化硅膜HMl的收縮，硅化鎢膜GE2中未以氮化硅膜HMl覆蓋的部分向下朝半導體基板SUB的主表面彎曲。結(jié)果，在硅化鎢膜GE2與源極/漏極區(qū)SD中的每個區(qū)域之間的距離被減小，以導致偏壓的施加，這會導致在硅化鎢膜GE2與源極/漏極區(qū)SD中的每個區(qū)域之間的短路。因而，在根據(jù)現(xiàn)有技術(shù)的半導體器件中，可能發(fā)生故障。
[0117]相反，在本實施例中，如圖4、17和19所示，凹陷部SL形成于氮化硅膜HMl的上表面內(nèi)。這抑制了因在絕緣膜NO于柵極電極GE的側(cè)壁和半導體基板SUB的主表面之上的形成的過程中執(zhí)行熱處理所致的氮化硅膜HMl的收縮，以及氮化硅膜HMl從柵極電極GE的每個側(cè)壁起的凹進。換言之，由于安置于凹陷部SL與柵極電極GE的側(cè)壁更接近的那側(cè)上的硅化鎢膜GE2的體積因凹陷部SL而減少，因而能夠降低硅化鎢膜GE2的收縮量。因此，可以減少硅化鎢膜GE2中未以氮化硅膜HMl覆蓋的部分朝半導體基板SUB的主表面的變形量。結(jié)果，在硅化鎢膜GE2與源極/漏極區(qū)SD中的每個區(qū)域之間的距離被保持。因此，可以抑制在硅化鎢膜GE2與源極/漏極區(qū)SD中的每個區(qū)域之間的距離的減小，以及所引起的在硅化鎢膜GE2與源極/漏極區(qū)SD中的任一區(qū)域之間的短路發(fā)生。
[0118]在本實施例中，如圖5所示，凹陷部SL被形成為沿著柵極電極GE的柵極寬度W的方向并行于源極/漏極區(qū)對SD中的每個區(qū)域而延伸。因此，可以抑制位于離柵極電極GE的側(cè)壁較近處的硅化鎢膜GE2的彎曲以及所引起的硅化鎢膜GE2對源極/漏極區(qū)SD的靠近。
[0119]同樣地，在本實施例中，如圖5所示，凹陷部SL在平面圖中具有比源極/漏極區(qū)對SD中的每個區(qū)域的長度大的長度。因此，在平面圖中，硅化鎢膜GE2的角部位于源極/漏極區(qū)SD之外。在平面圖中，由于硅化鎢膜GE2在其角部處的收縮量大于在其中心部處的收縮量，因而在源極/漏極區(qū)之外的硅化鎢膜GE2的角部的位置能夠更可靠地抑制在硅化鎢膜GE2與源極/漏極區(qū)SD中的任一個區(qū)域之間的短路發(fā)生。
[0120]同樣地，在本實施例中，如圖4和9所示，凹陷部SL被形成為延伸穿過氮化硅膜HMl并且使二氧化硅膜HM2的一部分從氮化硅膜HMl中露出。結(jié)果，氮化硅膜HMl被凹陷部SL分開。因而，可以減小硅化鎢膜GE2中位于凹陷部SL的與柵極電極GE的側(cè)壁較接近的一側(cè)的部分的體積，并降低硅化鎢膜GE2的收縮量。
[0121]在本實施例中，如圖18和19所示，凹陷部SL和通孔HO每個都被形成為使硅化鎢膜GE2的一部分從氮化硅膜HMl和二氧化硅膜HM2中露出。因而，在干法蝕刻期間，對凹陷部SL和通孔HO的蝕刻使用硅化鎢膜GE2來停止，以使制造變?nèi)菀住?br> [0122]同樣地，在本實施例中，如圖5所示，凹陷部SL具有在平面圖中形成為直線形狀的直線部分SLl。因此，可以抑制硅化鎢膜GE2沿著直線部分SLl的形變以及在硅化鎢膜GE2與源極/漏極區(qū)SD中的任一個區(qū)域之間的短路發(fā)生。
[0123]同樣地,在本實施例中，如圖14所示，凹陷部SL還具有在平面圖中沿著柵極電極GE的柵極長度W2的方向從直線部分SLl的一端和另一端延伸出的第一及第二尖端部分SL2和SL3。因此，可以抑制氮化硅膜HMl在柵極長度W2的方向上的收縮。
[0124]同樣地，在本實施例中，如圖15所示，凹陷部SL在平面圖中形成為環(huán)形形狀。因此，可以抑制在平面圖中的柵極電極GE的整個外圍四周的氮化硅膜HMl的收縮。另外，由于凹陷部SL的形狀可通過圖形化而容易地獲得，因而生產(chǎn)是容易的。
[0125]在本實施例中，如圖10所示，在具有凹陷部SL的氮化硅膜HMl形成之后，側(cè)壁氧化物膜NO形成于柵極電極GE的側(cè)表面之上。因此，可以抑制氮化硅膜HMl因在側(cè)壁氧化物膜NO的形成過程中的熱處理所致的收縮以及所引起的氮化硅膜HM2從柵極電極GE的每個側(cè)壁的凹進。結(jié)果，可以抑制在硅化鎢膜GE2與源極/漏極區(qū)SD中的每個區(qū)域之間的距離的減小以及所引起的在硅化鎢膜GE2與源極/漏極區(qū)SD中的每個區(qū)域之間的短路發(fā)生。
[0126](示例)
[0127]以下將給出關(guān)于示例的描述。
[0128]首先，將參照圖27至31來給出關(guān)于在柵極圖形尺寸與凹進量之間的關(guān)系的描述。圖27所示的柵極圖形尺寸(μπι)是柵極電極的四個邊之一在平面圖中的長度。凹進量(nm)示出了在由二氧化硅膜制成的絕緣膜NO形成于柵極電極的每個側(cè)壁以及半導體基板SUB的主表面上之后的氮化硅膜的凹進量。柵極變形量(nm)是在由二氧化硅膜制成的絕緣膜NO形成于柵極電極的每個側(cè)壁以及半導體基板SUB的主表面上之后的硅化鎢膜的形變量。
[0129]圖28至31所示的試件A至D每個都具有與以上所描述的現(xiàn)有技術(shù)的配置相同的配置。如圖27至31所示，柵極圖形按照試件A至D的順序逐漸增大尺寸。同樣，凹進量按照試件A至D的順序逐漸增大。據(jù)此應當理解，由于柵極圖形尺寸較大，因而氮化硅膜的凹進量較大，并且柵極變形量較大?；谝陨侠斫猓景l(fā)明人已經(jīng)發(fā)現(xiàn)，通過在柵極的上表面設(shè)置凹陷部來劃分柵極，即使是占用較大面積的柵極的柵極變形量也能夠降低。
[0130]注意，作為觀看截面的結(jié)果，硅化鎢膜朝主表面的變形量大約為氮化硅膜的凹進量的一半。當摻雜多晶硅膜的厚度響應于柵極電極的膜厚的減小而減小時，柵極的變形量同樣需要降低。
[0131]隨后，將給出關(guān)于在距凹陷部的距離、凹陷部的寬度、凹陷部的位置以及凹陷量之間在平面中的關(guān)系的描述。參照圖32和33，在柵極電極的寬度在平面圖中為100 μ m的圖形中，硅化鎢膜的從側(cè)壁的柵極電極的中心部CE起及其角部CO的側(cè)壁的凹進量被測量，同時改變凹陷部的寬度WI以及到凹陷部的距離DI。每個凹進量都是在平面圖中從柵極電極的側(cè)壁到氮化物的端部的距離。如圖33所示，可以看出，隨著到凹陷部的距離DI變小，凹進量就變小。還可以看出，凹進量幾乎與凹陷部的寬度WI無關(guān)。還可以看出，在角部CO處的凹進量大于在中心部CE處的凹進量。
[0132]雖然由本發(fā)明的發(fā)明人完成的本發(fā)明已經(jīng)在上文基于其實施例具體進行了描述，但是本發(fā)明并不限定于前述實施例。應當理解，在不脫離本發(fā)明的要旨的范圍之內(nèi)能夠在本發(fā)明中進行各種變更和修改。
【權(quán)利要求】
1.一種半導體器件，包括: 具有主表面的半導體基板； 形成于所述半導體基板的所述主表面之上的柵極電極； 形成于所述柵極電極的側(cè)壁之上的側(cè)壁氧化物膜；以及 形成于所述柵極電極之上且含有氮化硅的第一絕緣層， 其中所述柵極電極包括含硅的第一電極層以及形成于所述第一電極層之上且含有硅化物的第二電極層，并且 其中所述第一絕緣層具有上表面，所述上表面與所述主表面相對并且具有形成于所述第二電極層之上的區(qū)域內(nèi)的凹陷部。
2.根據(jù)權(quán)利要求1所述的半導體器件，還包括: 形成于所述半導體基板的所述主表面內(nèi)的源極/漏極區(qū)對，位于所述柵極電極之下的溝道形成區(qū)介于所述源極/漏極區(qū)對之間， 其中所述凹陷部被形成為沿著所述柵極電極的柵極寬度方向平行于所述源極/漏極區(qū)對中的每個區(qū)延伸。
3.根據(jù)權(quán)利要求2所述的半導體器件， 其中所述凹陷部在平面圖中具有比所述源極/漏極區(qū)對中的每個區(qū)的長度大的長度。
4.根據(jù)權(quán)利要求1所述的半導體器件，還包括: 形成于所述柵極電極與所述第一絕緣層之間且含有的二氧化硅的第二絕緣層， 其中所述凹陷部被形成為延伸穿過所述第一絕緣層并且使所述第二絕緣層的一部分從所述第一絕緣層中露出。
5.根據(jù)權(quán)利要求4所述的半導體器件， 其中所述第二絕緣層具有與所述凹陷部連通的通孔，并且 其中所述凹陷部和所述通孔被形成為使所述第二電極層的一部分從所述第一絕緣層及所述第二絕緣層中露出。
6.根據(jù)權(quán)利要求1所述的半導體器件， 其中所述凹陷部具有在平面圖中形成為直線形狀的直線部分。
7.根據(jù)權(quán)利要求6所述的半導體器件， 其中所述凹陷部還具有在平面圖中于所述柵極電極的柵極長度方向上分別從所述直線部分的一端和另一端延伸出的第一及第二尖端部分。
8.根據(jù)權(quán)利要求7所述的半導體器件， 其中所述凹陷部在平面圖中形成為環(huán)形形狀。
9.一種用于制造半導體器件的方法，包括以下步驟: 提供具有主表面的半導體基板； 在所述主表面上形成柵極電極，所述柵極電極包括含硅的第一電極層以及形成于所述第一電極層之上且含有娃化物的第二電極層； 在所述柵極電極之上形成含有氮化硅且具有上表面的第一絕緣層，所述上表面與所述主表面相對并且被形成為具有凹陷部；以及 在具有所述凹陷部的所述第一絕緣層形成之后，在所述柵極電極的側(cè)表面上形成側(cè)壁氧化物膜。
【文檔編號】H01L21/283GK104465356SQ201410473102
【公開日】2015年3月25日 申請日期:2014年9月17日 優(yōu)先權(quán)日:2013年9月17日
【發(fā)明者】牧幸生 申請人:瑞薩電子株式會社