一種硅穿孔工藝的制作方法
【專利摘要】本發(fā)明涉及半導(dǎo)體制造【技術(shù)領(lǐng)域】，尤其涉及一種硅穿孔工藝。通過將第一BEOL介質(zhì)層中包含的部分第二金屬層與第二BEOL介質(zhì)層中包含的第三金屬層完成傳統(tǒng)的晶圓三維集成，在晶圓性能不變的情況下大規(guī)模減小了晶圓的體積；同時利用第一BEOL介質(zhì)層中包含的部分第一金屬層不連接任何電路克服了傳統(tǒng)工藝長二次刻蝕時長時間帶電粒子轟擊第一BEOL介質(zhì)層中金屬導(dǎo)致第一晶圓金屬內(nèi)累積大量的電荷，從而破壞第一BEOL介質(zhì)層中的半導(dǎo)體器件的缺陷。
【專利說明】
—種硅穿孔工藝

【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體制造【技術(shù)領(lǐng)域】，尤其涉及一種硅穿孔工藝。

【背景技術(shù)】
[0002]隨著電子設(shè)備及存儲器朝著小型化和薄型化發(fā)展，對芯片的體積和厚度也有了更高的要求。晶圓的三維集成是一種有效減小芯片體積和厚度的方案，這種技術(shù)將兩個或者多個功能相同或者不同的芯片通過鍵合集成在一起，這種集成在保持芯片體積的同時大規(guī)模提高了芯片的性能，不再受單個芯片制造工藝的限制，亦縮短了功能芯片之間的金屬互聯(lián)，使得發(fā)熱、功耗、延遲大幅度減少；同時大幅度提高了功能模塊之間的帶寬，如將處理器芯片和內(nèi)存芯片三維集成，使處理器具有超高速緩沖存儲器。這種三維集成在保持現(xiàn)有技術(shù)節(jié)點(diǎn)的同時提高了芯片的性能。
[0003]但是這種技術(shù)在第二次刻蝕形成硅穿孔的過程中將同一區(qū)域內(nèi)不同晶圓上的電路接觸實現(xiàn)晶圓之間的金屬互連過程中，以第一晶圓金屬作為阻擋層，長時間帶電粒子轟擊第一 BEOL介質(zhì)層(Back — End — Of-Line，簡稱BEOL，也即常規(guī)所言的后段制程層)(在本發(fā)明中，鍵合后的位于頂端的晶圓稱為第一晶圓，且第一晶圓的BEOL介質(zhì)層稱為第一 BEOL介質(zhì)層)中的金屬導(dǎo)致第一 BEOL介質(zhì)層中金屬內(nèi)累積大量的電荷,從而破壞第一BEOL介質(zhì)層中的半導(dǎo)體器件。因此，如何既能有效利用晶圓三維集成以減小芯片體積的條件下不影響芯片性能又能使第一 BEOL介質(zhì)層內(nèi)作為阻擋的半導(dǎo)體器件不被破壞成為本領(lǐng)域技術(shù)人員面臨的難題。


【發(fā)明內(nèi)容】

[0004]為了實現(xiàn)上述目的，本申請披露了一種硅穿孔工藝，以解決晶圓跨硅穿孔互連工藝中由于電荷積累引起的半導(dǎo)體器件的損壞，具體步驟為:
[0005]一種硅穿孔工藝，其特征在于，所述工藝包括:
[0006]提供第一晶圓和第二晶圓，且所述第一晶圓包含有第一硅襯底層及與該第一硅襯底層層疊的第一 BEOL介質(zhì)層,該第一 BEOL介質(zhì)層中預(yù)置有第一金屬層和第二金屬層,所述第一金屬層位于所述第二金屬層與所述第一硅襯底層之間；所述第二晶圓包含有第二硅襯底層及與該第二硅襯底層層疊的第二 BEOL介質(zhì)層，該第二 BEOL介質(zhì)層中預(yù)置有第三金屬層；
[0007]將所述第一晶圓鍵合至所述第二晶圓之上，且繼續(xù)對所述第一硅襯底層進(jìn)行減薄工藝；繼續(xù)刻蝕減薄后的第一硅襯底層至所述第一金屬層，以形成將所述第一金屬層的部分表面予以暴露的第一凹槽；
[0008]繼續(xù)刻蝕所述第一凹槽的底部至所述第二金屬層，以形成將所述第二金屬層的部分表面予以暴露的第二凹槽；
[0009]于所述第二凹槽的底部，部分刻蝕所述第一 BEOL介質(zhì)層至所述第三金屬層，以形成將所述第三金屬層的部分表面予以暴露的溝槽；
[0010]填充金屬充滿所述溝槽、所述第一凹槽和所述第二凹槽，以形成將所述第一金屬層、所述第二金屬層和所述第三金屬層電連接的互連線；
[0011]通過所述第一金屬層將所述第二金屬層和所述第三金屬層上積累的電荷予以釋放。
[0012]上述工藝，其中，將所述第一 BEOL介質(zhì)層與所述第二 BEOL介質(zhì)層接觸，以將所述第一晶圓鍵合至所述第二晶圓之上，形成一鍵合晶圓。
[0013]上述工藝，其中，在對所述第一硅襯底層進(jìn)行所述減薄工藝后，部分去除位于所述第一金屬層上方的第一硅襯底層，以形成一開口 ；繼續(xù)去除位于所述開口底部的所述第一BEOL層至所述第一金屬層，以形成所述第一凹槽。
[0014]上述工藝，其中，于電路空白區(qū)中形成所述開口。
[0015]上述工藝，其中，所述第一凹槽寬度小于所述開口的寬度。
[0016]上述工藝，其中，采用化學(xué)機(jī)械研磨的方法減薄所述第一硅襯底層。
[0017]上述工藝，其中，所述溝槽寬度小于所述第二凹槽的寬度。
[0018]上述工藝，其中，所述金屬為銅、鋁、鎢或錫。
[0019]上述工藝，其中，于所述溝槽中填充的金屬為銅、鋁、鎢、錫金屬中的一種。上述發(fā)明具有如下優(yōu)點(diǎn)或者有益效果:
[0020]本發(fā)明在晶圓三維集成工藝中，按照傳統(tǒng)工藝將第一晶圓與第二晶圓BEOL介質(zhì)層鍵合在一起，然后化學(xué)機(jī)械研磨第一硅襯底層，于第一 BEOL介質(zhì)層部分金屬區(qū)域上方第一娃襯底層11刻蝕一開口，覆蓋一隔離層于開口的側(cè)壁與表面及第一晶圓娃襯底層的上表面，以防止后續(xù)填充金屬的擴(kuò)散，刻蝕終止于第一 BEOL介質(zhì)層上表面，繼續(xù)刻蝕打開部分第一晶圓第一金屬層上方薄膜、部分第二金屬層上方薄膜以及第三金屬層上表面以上部分第二 BEOL介質(zhì)層，然后填充金屬材料，最后覆蓋一保護(hù)膜于所述填充金屬材料上表面及第一晶圓硅襯底層上表面。通過上述方法，既完成了傳統(tǒng)的晶圓三維集成，在晶圓性能不變的情況下大規(guī)模減小了晶圓的體積，同時克服了傳統(tǒng)工藝二次刻蝕時長時間帶電粒子轟擊第一 BEOL介質(zhì)層中金屬導(dǎo)致第一晶圓金屬內(nèi)累積大量的電荷,從而破壞第一 BEOL介質(zhì)層中的半導(dǎo)體器件損壞的缺陷，本發(fā)明所述的方法通過將第一 BEOL介質(zhì)層中第二金屬層與第二 BEOL介質(zhì)層中第三金屬層與半導(dǎo)體連接實現(xiàn)晶圓的三維集成，同時利用第一晶圓第一金屬層不連接任何器件有效釋放第一晶圓半導(dǎo)體器件在跨硅穿孔互連工藝中積累的大量電荷，從而避免半導(dǎo)體器件損壞。

【專利附圖】

【附圖說明】
[0021]圖1-6是本發(fā)明中硅穿孔工藝晶圓集成過程的示意圖。
[0022]實施方式
[0023]下面結(jié)合附圖和具體的實施例對本發(fā)明作進(jìn)一步的說明，但是不作為本發(fā)明的限定。
[0024]針對上述存在的問題，本發(fā)明披露了一種硅穿孔工藝，有效解決了晶圓跨硅穿孔互連工藝中由于電荷積累引起的半導(dǎo)體器件破壞。通過第一 BEOL介質(zhì)層中包含的部分第二金屬層與第二 BEOL介質(zhì)層中包含的部分第三金屬層與半導(dǎo)體器件連接，使得芯片在體積縮小的同時不影響性能，完成傳統(tǒng)的晶圓三維集成；同時將第一 BEOL介質(zhì)層中包含的部分第一金屬層不連接任何器件以起到接地的效果，這樣可以克服傳統(tǒng)工藝二次刻蝕時長時間帶電粒子轟擊第一 BEOL介質(zhì)層中金屬層導(dǎo)致大量的電荷累積，從而破壞第一 BEOL介質(zhì)層中的半導(dǎo)體器件的缺陷。如圖1-6所示，本實施例涉及一種硅穿孔工藝的制備方法，具體包括如下步驟:
[0025]步驟SI，提供需要以堆疊式鍵合連接在一起的一個第一晶圓I和一個第二晶圓2，上述的第一晶圓I和第二晶圓2均可包括內(nèi)設(shè)金屬的BEOL介質(zhì)層和包括內(nèi)設(shè)晶體管單元MOSFET Cell的硅襯底層，通常BEOL介質(zhì)層含有多層金屬，硅襯底層中晶體管的各個電極都相應(yīng)耦合連接到BEOL層內(nèi)的與之對應(yīng)的金屬互連線上。
[0026]步驟S2，在鍵合Bonding步驟中，將第一晶圓I和第二晶圓2的BEOL介質(zhì)層以面對面的方式予以鍵合，體現(xiàn)在，翻轉(zhuǎn)第一晶圓1、第二晶圓2兩者中之一，例如翻轉(zhuǎn)第二晶圓2后倒裝貼合到第一晶圓I的第一 BEOL層12下表面,藉此將第一 BEOL介質(zhì)層12下表面和第二晶圓2的第二 BEOL介質(zhì)層22上表面緊密貼合并鍵合，即形成如圖1中所示的結(jié)構(gòu)。
[0027]步驟S3，將第一晶圓I和/或第二晶圓2進(jìn)行研磨減薄，例如利用化學(xué)機(jī)械研磨工藝(Chemical Mechanical Polishing,簡稱CMP)研磨第一娃襯底層11的上表面,或者研磨第二硅襯底層21的下表面，直至第一晶圓I和/或第二晶圓2減薄至符合預(yù)期的目標(biāo)厚度。
[0028]于減薄后的第一硅襯底層11上表面旋涂一層光刻膠或光致抗蝕劑層，使用常規(guī)的光刻技術(shù)，曝光顯影后，圖案化的光刻膠將形成從掩模板上轉(zhuǎn)移而來的開口圖案，然后利用圖案化的光刻膠作為刻蝕掩模對第一硅襯底層11予以刻蝕，刻蝕終止于第一 BEOL介質(zhì)層12上表面，形成開口 4，然后剝離所述光刻膠。在刻蝕形成上述開口 4的步驟當(dāng)中應(yīng)當(dāng)滿足一些預(yù)設(shè)條件，針對第一硅襯底層11被腐蝕掉的用于形成該開口 4的原始的預(yù)刻蝕區(qū)域而言，該預(yù)設(shè)刻蝕區(qū)域必須是電路空白區(qū)，也即該區(qū)域沒有形成任何晶體管單元/晶胞(cell)，避免因?qū)㈩A(yù)刻蝕區(qū)域腐蝕掉而損失部分晶體管導(dǎo)致該襯底上整個集成電路功能性損壞而失效。另外一方面在于，開口 4的位置也需要符合一定的規(guī)則,如設(shè)定開口 4對準(zhǔn)第一BEOL介質(zhì)層12包含的部分第一金屬層121和部分第二金屬層122,同時需對準(zhǔn)第二BEOL介質(zhì)層包含的部分第三金屬層221。再者，開口 4的深度應(yīng)當(dāng)?shù)扔诠枰r底層11減薄后的厚度。
[0029]繼續(xù)覆蓋一隔離層3 (或稱之為絕緣材料層)，典型的例如SiN，該隔離層3覆蓋在第一晶圓I的減薄后的硅襯底層11的上表面，并覆蓋在開口 4的側(cè)壁和底部，但是制備隔離層3的步驟中需要控制隔離層3的厚度，防止其完全將開口 4填充滿，如圖2所示。
[0030]步驟S4，旋涂一光刻膠層或光致抗蝕劑層于所述隔離層3的上表面，使用常規(guī)的光刻技術(shù)，曝光顯影后，圖案化的光刻膠將形成從掩模板上轉(zhuǎn)移而來的開口圖案，然后利用圖案化的光刻膠作為刻蝕掩模開始從第一晶圓I的硅襯底層11上表面予以刻蝕至第一金屬層上表面，形成第一凹槽6，刻蝕形成所述凹槽需滿足一定的預(yù)設(shè)條件，比如，第一凹槽的寬度小于開口 4的寬度；繼續(xù)刻蝕第一凹槽6的底部，刻蝕終止于第一 BEOL介質(zhì)層第二金屬層上表面，形成第二凹槽8，形成如圖3所示的圖案。
[0031]步驟S5，繼續(xù)刻蝕第二凹槽8的底部，刻蝕終止于第二 BEOL介質(zhì)層內(nèi)第三金屬層221上表面，形成一溝槽5，刻蝕形成溝槽5需滿足一些預(yù)設(shè)條件，比如，預(yù)刻蝕掉的部分第一晶圓BEOL介質(zhì)層下方第二 BEOL層需包含有第三金屬層221，再如，溝槽5的寬度小于第二凹槽8的寬度，刻蝕完成后剝離多余的光刻膠，形成如圖4所示的圖案。
[0032]步驟S6，填充一金屬于所示開口 4、第一凹槽6、第二凹槽8及溝槽5，優(yōu)選的，填充金屬選擇銅、鋁、鎢、錫等半導(dǎo)體工業(yè)中常用的金屬之一，填充金屬需滿足一些條件，例如，填充滿整個開口、第一凹槽、第二凹槽及溝槽，直至填充金屬7上表面與第一晶圓娃襯底層11上表面隔離層3上表面在同一水平面,形成如圖5所不的圖案。
[0033]步驟S7，覆蓋一預(yù)設(shè)厚度的保護(hù)層9于第一硅襯底層11上表面及填充金屬的上表面，形成如圖6所示的圖案。
[0034]綜上所述，本發(fā)明通過按照常規(guī)技術(shù)將一第一晶圓與第二晶圓鍵合在一起，完成傳統(tǒng)的三維集成，在不影響芯片性能的情況下大規(guī)?？s小了芯片體積，亦減小了芯片之間的金屬互聯(lián)，減少了發(fā)熱、功耗、延遲，同時大幅度提高了功能模塊之間的帶寬。在完成傳統(tǒng)晶圓三維集成的同時，通過將第一 BEOL層包含的部分第一金屬接地克服了長時間帶電粒子轟擊第一晶圓I金屬導(dǎo)致大量電荷累積，從而破壞第一晶圓半導(dǎo)體器件的缺陷。
[0035]本領(lǐng)域技術(shù)人員應(yīng)該理解，本領(lǐng)域技術(shù)人員在結(jié)合現(xiàn)有技術(shù)以及上述實施例可以實現(xiàn)所述變化例，在此不做贅述。這樣的變化例并不影響本發(fā)明的實質(zhì)內(nèi)容，在此不予贅述。
[0036]以上對本發(fā)明的較佳實施例進(jìn)行了描述。需要理解的是，本發(fā)明并不局限于上述特定實施方式，其中未盡詳細(xì)描述的設(shè)備和結(jié)構(gòu)應(yīng)該理解為用本領(lǐng)域中的普通方式予以實施；任何熟悉本領(lǐng)域的技術(shù)人員，在不脫離本發(fā)明技術(shù)方案范圍情況下，都可利用上述揭示的方法和技術(shù)內(nèi)容對本發(fā)明技術(shù)方案作出許多可能的變動和修飾，或修改為等同變化的等效實施例，這并不影響本發(fā)明的實質(zhì)內(nèi)容。因此，凡是未脫離本發(fā)明技術(shù)方案的內(nèi)容，依據(jù)本發(fā)明的技術(shù)實質(zhì)對以上實施例所做的任何簡單修改、等同變化及修飾，均仍屬于本發(fā)明技術(shù)方案保護(hù)的范圍。
【權(quán)利要求】
1.一種硅穿孔工藝，其特征在于，所述工藝包括: 提供第一晶圓和第二晶圓，且所述第一晶圓包含有第一硅襯底層及與該第一硅襯底層層疊的第一 BEOL介質(zhì)層，該第一 BEOL介質(zhì)層中預(yù)置有第一金屬層和第二金屬層，所述第一金屬層位于所述第二金屬層與所述第一娃襯底層之間；所述第二晶圓包含有第二娃襯底層及與該第二硅襯底層層疊的第二 BEOL介質(zhì)層，該第二 BEOL介質(zhì)層中預(yù)置有第三金屬層； 將所述第一晶圓鍵合至所述第二晶圓之上，且繼續(xù)對所述第一硅襯底層進(jìn)行減薄工藝；繼續(xù)刻蝕減薄后的第一硅襯底層至所述第一金屬層，以形成將所述第一金屬層的部分表面予以暴露的第一凹槽； 繼續(xù)刻蝕所述第一凹槽的底部至所述第二金屬層，以形成將所述第二金屬層的部分表面予以暴露的第二凹槽； 于所述第二凹槽的底部，部分刻蝕所述第一 BEOL介質(zhì)層至所述第三金屬層，以形成將所述第三金屬層的部分表面予以暴露的溝槽； 填充金屬充滿所述溝槽、所述第一凹槽和所述第二凹槽，以形成將所述第一金屬層、所述第二金屬層和所述第三金屬層電連接的互連線； 通過所述第一金屬層將所述第二金屬層和所述第三金屬層上積累的電荷予以釋放。
2.如權(quán)利要求1所述工藝，其特征在于，將所述第一BEOL介質(zhì)層與所述第二 BEOL介質(zhì)層接觸，以將所述第一晶圓鍵合至所述第二晶圓之上，形成一鍵合晶圓。
3.如權(quán)利要求1所述工藝，其特征在于，在對所述第一硅襯底層進(jìn)行所述減薄工藝后，部分去除位于所述第一金屬層上方的第一硅襯底層，以形成一開口 ；繼續(xù)去除位于所述開口底部的所述第一 BEOL層至所述第一金屬層，以形成所述第一凹槽。
4.如權(quán)利要求3所述工藝，其特征在于，于電路空白區(qū)中形成所述開口。
5.如權(quán)利要求3所述工藝，其特征在于，所述第一凹槽寬度小于所述開口的寬度。
6.如權(quán)利要求1所述工藝，其特征在于，采用化學(xué)機(jī)械研磨的方法減薄所述第一硅襯底層。
7.如權(quán)利要求1所述工藝，其特征在于，所述溝槽寬度小于所述第二凹槽的寬度。
8.如權(quán)利要求1所述工藝，其特征在于，所述金屬為銅、鋁、鎢或錫。
【文檔編號】H01L21/768GK104319258SQ201410510813
【公開日】2015年1月28日 申請日期:2014年9月28日 優(yōu)先權(quán)日:2014年9月28日
【發(fā)明者】董金文, 朱繼鋒, 肖勝安, 胡思平 申請人:武漢新芯集成電路制造有限公司