一種圖像傳感器制備工藝的制作方法
【專利摘要】本發(fā)明涉及半導(dǎo)體領(lǐng)域，具體涉及一種圖像傳感器制備工藝，包括如下步驟：步驟S1、提供一半導(dǎo)體結(jié)構(gòu)，所述半導(dǎo)體結(jié)構(gòu)的頂部設(shè)置有溝槽，所述溝槽中形成有引線，所述半導(dǎo)體結(jié)構(gòu)頂部和所述溝槽暴露的表面覆蓋有第一介電層，且所述半導(dǎo)體結(jié)構(gòu)頂部的第一介電層之上覆蓋有一層阻擋層；步驟S2：沉積第二介電層覆蓋在所述阻擋層和所述引線的表面并將所述溝槽進(jìn)行填充；步驟S3：對(duì)所述第二介電層進(jìn)行平坦化處理，使所述第二介電層的頂面與所述阻擋層的頂面齊平，藉由所述阻擋層來(lái)提高所述第二介電層經(jīng)平坦化處理后的表面平整度。
【專利說(shuō)明】一種圖像傳感器制備工藝

【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體領(lǐng)域，具體涉及一種圖像傳感器制備工藝。

【背景技術(shù)】
[0002]CMOS圖像傳感器屬于光電元器件，CMOS圖像傳感器由于其制造工藝和現(xiàn)有集成電路制造工藝兼容，同時(shí)其性能比原有的電荷耦合器件(CCD)圖像傳感器有很多優(yōu)點(diǎn)，而逐漸成為圖像傳感器的主流。CMOS圖像傳感器可以將驅(qū)動(dòng)電路和像素集成在一起，簡(jiǎn)化了硬件設(shè)計(jì)，同時(shí)也降低了系統(tǒng)的功耗。CMOS圖像傳感器由于在采集光信號(hào)的同時(shí)就可以取出電信號(hào)，還能實(shí)時(shí)處理圖像信息，速度比CXD圖像傳感器快，同時(shí)CMOS圖像傳感器還具有價(jià)格便宜，帶寬較大，防模糊，訪問(wèn)的靈活性和較大的填充系數(shù)的優(yōu)點(diǎn)而得到了大量的使用，廣泛應(yīng)用于工業(yè)自動(dòng)控制和消費(fèi)電子等多種產(chǎn)品中，如監(jiān)視器，視頻通訊，玩具等。鑒于CMOS圖像傳感器的諸多優(yōu)點(diǎn)，現(xiàn)在CIS的研究和發(fā)展是要利用其系統(tǒng)集成的優(yōu)點(diǎn)來(lái)實(shí)現(xiàn)多功能和智能化；利用其具有訪問(wèn)靈活的優(yōu)點(diǎn)，可以通過(guò)只讀出感光面上感興趣的小區(qū)域來(lái)實(shí)現(xiàn)高的幀速率CMOS ;同時(shí)CMOS圖像傳感器寬動(dòng)態(tài)范圍，高分辨率和低噪聲技術(shù)也在不斷發(fā)展。
[0003]現(xiàn)有技術(shù)中圖像傳感器的制備部分制備流程可參照?qǐng)D1a?Ib所示，首先提供一包括第一晶圓I和第二晶圓2的半導(dǎo)體結(jié)構(gòu)，第一晶圓包括襯底Ia和氧化層lb，同樣的第二晶圓2包括襯底2a和氧化層2b ;此外，在第二晶圓2頂部還設(shè)置有一溝槽，在溝槽中設(shè)置有一電極4，在襯底2a頂部和溝槽暴露的表面均覆蓋有第一介電層3，結(jié)構(gòu)如圖1所示；之后沉積一層較厚的第二介電層5覆蓋在第一介電層3之上并將溝槽剩余的部分進(jìn)行填充，如圖2所示，之后對(duì)第二介電層5進(jìn)行平坦化處理。但是本領(lǐng)域技術(shù)人員發(fā)現(xiàn)，在對(duì)第二介電層5進(jìn)行平坦化處理后，剩余的第二介電層5在不同位置處的厚度差異性很大。這是在沉積第二介電層5時(shí)，溝槽頂部的介電層會(huì)相應(yīng)的形成有凹槽，因此在進(jìn)行研磨時(shí)，凹槽附近的第二介電層5研磨速率一般來(lái)說(shuō)會(huì)大于其他位置處的研磨速率，進(jìn)而很容易產(chǎn)生蝶形缺陷(Dishing)6。這是本領(lǐng)域技術(shù)人員所不期望看到的。


【發(fā)明內(nèi)容】

[0004]本發(fā)明根據(jù)現(xiàn)有技術(shù)的不足提供了一種圖像傳感器的制備方法，包括如下步驟:
[0005]步驟S1、提供一半導(dǎo)體結(jié)構(gòu)，所述半導(dǎo)體結(jié)構(gòu)的頂部設(shè)置有溝槽，所述溝槽中形成有引線，所述半導(dǎo)體結(jié)構(gòu)頂部和所述溝槽暴露的表面覆蓋有第一介電層，且所述第二晶圓頂部的第一介電層之上還覆蓋有一層阻擋層；
[0006]步驟S2:沉積第二介電層覆蓋在所述阻擋層和所述引線的表面并將所述溝槽進(jìn)行填充；
[0007]步驟S3:對(duì)所述第二介電層進(jìn)行平坦化處理，使所述第二介電層的頂面與所述阻擋層的頂面齊平，藉由所述阻擋層來(lái)提高所述第二介電層經(jīng)平坦化處理后的表面平整度。
[0008]上述的制備工藝，其中，所述半導(dǎo)體結(jié)構(gòu)包括一第一晶圓和鍵合在第一晶圓之上的第二晶圓；
[0009]所述第一晶圓和所述第二晶圓均包括一襯底和一氧化層，且所述第一晶圓和所述第二晶圓各自包括的氧化層的接觸面為鍵合面。
[0010]上述的制備工藝，其中，所述第一晶圓和所述第二晶圓各自包括的氧化層中均設(shè)置有至少一第一金屬層，且所述第一晶圓和所述第二晶圓中的第一金屬層均一對(duì)一地上下重疊并接觸。
[0011]上述的制備工藝，其中，所述第二晶圓的襯底內(nèi)一預(yù)設(shè)深度內(nèi)還設(shè)置有第二金屬層，且該第二金屬層與所述引線接觸。
[0012]上述的制備工藝，其中，所述引線為T(mén)型金屬，且該引線頂部開(kāi)設(shè)有一凹槽。
[0013]上述的制備工藝，其中，沉積所述第二介電層之后且在進(jìn)行研磨處理之前，還包括一反刻蝕的工藝，以降低所述第二介電層的厚度，并在溝槽上方的第二介電層表面形成凸?fàn)罱Y(jié)構(gòu)。
[0014]上述的制備工藝，其中，所述阻擋層為氮化硅。
[0015]上述的制備工藝，其中，所述第二介電層為氧化硅。
[0016]上述的制備工藝，其中，所述阻擋層與所述第一介電層之間還設(shè)置有一中間層。
[0017]上述的制備工藝，其中，所述中間層與所述第二介電層的材質(zhì)相同。
[0018]本發(fā)明引入阻擋層在CMP或者“CMP+反刻蝕”工藝，利用阻擋層與待去除薄膜之間的高研磨選擇比差異，來(lái)準(zhǔn)確控制平坦化工藝的終點(diǎn)，提高薄膜均勻性及降低成本，從而運(yùn)用于大規(guī)模生產(chǎn)。

【專利附圖】

【附圖說(shuō)明】
[0019]通過(guò)閱讀參照以下附圖對(duì)非限制性實(shí)施例所作的詳細(xì)描述，本發(fā)明及其特征、夕卜形和優(yōu)點(diǎn)將會(huì)變得更明顯。在全部附圖中相同的標(biāo)記指示相同的部分。并未刻意按照比例繪制附圖，重點(diǎn)在于示出本發(fā)明的主旨。
[0020]圖1a?Id為現(xiàn)有技術(shù)中制備圖像傳感器的部分工藝流程圖。
[0021]圖2a為本發(fā)明所提供的表面具有阻擋層的半導(dǎo)體結(jié)構(gòu)示意圖；
[0022]圖2b為本發(fā)明沉積第二介電層后的示意圖；
[0023]圖2c (I)和圖2c (2)為本發(fā)明進(jìn)行反刻蝕工藝之后兩個(gè)實(shí)施例圖；
[0024]圖2d為本發(fā)明進(jìn)行研磨處理后的示意圖。

【具體實(shí)施方式】
[0025]在下文的描述中，給出了大量具體的細(xì)節(jié)以便提供對(duì)本發(fā)明更為徹底的理解。然而，對(duì)于本領(lǐng)域技術(shù)人員而言顯而易見(jiàn)的是，本發(fā)明可以無(wú)需一個(gè)或多個(gè)這些細(xì)節(jié)而得以實(shí)施。在其他的例子中，為了避免與本發(fā)明發(fā)生混淆，對(duì)于本領(lǐng)域公知的一些技術(shù)特征未進(jìn)行描述。
[0026]為了徹底理解本發(fā)明，將在下列的描述中提出詳細(xì)的步驟以及詳細(xì)的結(jié)構(gòu)，以便闡釋本發(fā)明的技術(shù)方案。本發(fā)明的較佳實(shí)施例詳細(xì)描述如下，然而除了這些詳細(xì)描述外，本發(fā)明還可以具有其他實(shí)施方式。
[0027]本發(fā)明提供了一種圖像傳感器制備工藝，具體如下。
[0028]步驟S1:首先提供一半導(dǎo)體結(jié)構(gòu)100，其用以制備CMOS圖像傳感器?？蓞⒄?qǐng)D2a所示，該半導(dǎo)體結(jié)構(gòu)100的頂部設(shè)置有溝槽，在溝槽中形成有引線14，半導(dǎo)體結(jié)構(gòu)100頂部和溝槽暴露的表面覆蓋有第一介電層13，該第一介電層13還將位于溝槽底部之上的引線14與半導(dǎo)體結(jié)構(gòu)100間隔開(kāi)來(lái)，且引線14兩側(cè)與溝槽側(cè)壁之間保留有一定空隙。
[0029]第二晶圓頂部的第一介電層之上還覆蓋有一層阻擋層17。作為可選項(xiàng)，該阻擋層17可選用致密性較強(qiáng)的氮化硅層。
[0030]在一示范性但并不作為局限的實(shí)施例中，在上述的阻擋層17與第一介電層13之間，還設(shè)置有一中間層16,優(yōu)選的,該中間層16的材質(zhì)與后續(xù)制備的第二介電層18材質(zhì)相同。
[0031]下面對(duì)半導(dǎo)體結(jié)構(gòu)100進(jìn)行描述:繼續(xù)參照?qǐng)D2a，該半導(dǎo)體結(jié)構(gòu)100包括第一晶圓10和第二晶圓11。第一晶圓10包括襯底1a和位于襯底1a上的氧化層1b ;第二晶圓11包括襯底Ila和位于襯底Ila下方的氧化層lib。在第一晶圓10和第二晶圓11所各自包含的氧化層均設(shè)置有至少一第一金屬層，且第一晶圓10和第二晶圓11中的金屬層均一對(duì)一地上下重疊并接觸。在氧化層1b中設(shè)置有第一金屬層10c，在氧化層Ilb中設(shè)置有第一金屬層lie,第一金屬層1c和第一金屬層Ilc形成接觸。同時(shí)，在第二晶圓11的襯底Ila內(nèi)一預(yù)設(shè)深度內(nèi)還設(shè)置有第二金屬層15，該第二金屬層15的頂面位于襯底Ila的上表面以下，且與引線14接觸，用于電極的引出。在第二晶圓11頂部設(shè)置有至少一溝槽，在溝槽中形成有電極14，電極14的底部與第二金屬層15形成接觸。
[0032]上述結(jié)構(gòu)采用本領(lǐng)域所慣用的工藝手段所制備而成，因此在本發(fā)明中并未詳盡敘述，但是這并不影響本發(fā)明的保護(hù)范圍。
[0033]步驟S2:沉積第二介電層18覆蓋在阻擋層17和引線14的表面并將溝槽進(jìn)行填充，如圖2b所示。
[0034]作為可選項(xiàng)，該第二介電層17為氧化硅薄膜，其厚度相比較第一介電層15要厚很多。在完成沉積第二介電層17后，由于第二晶圓溝槽的存在，因此導(dǎo)致沉積的第二介電層17在溝槽頂部的位置形成有凹陷30。
[0035]在一作為示范性但并不局限的實(shí)施例中，在沉積第二介電層17之后且在進(jìn)行下一步的平坦化處理之前，還包括一反刻蝕的工藝，以降低第二介電層18的厚度，并在溝槽上方的第二介電層18的表面形成凸?fàn)罱Y(jié)構(gòu)20，利用該凸?fàn)罱Y(jié)構(gòu)20來(lái)降低后續(xù)對(duì)第二介電層18進(jìn)行平坦化處理時(shí)，由于溝槽處研磨速率較大進(jìn)而對(duì)第二介電層18平整度較造成的不利影響。其中，該反刻蝕工藝包括光刻和干法刻蝕工藝，即先利用光刻制備出具有開(kāi)口圖案的光刻膠，之后以光刻膠為刻蝕研磨刻蝕移除開(kāi)口下方的第二介電層18，以形成凸?fàn)罱Y(jié)構(gòu)。進(jìn)一步可選的，形成的凸?fàn)罱Y(jié)構(gòu)可具有多種形態(tài)，例如在一實(shí)施例中，對(duì)第二介電層18進(jìn)行反刻蝕后，在溝槽上方的第二介電層18的表面形成若干凸?fàn)罱Y(jié)構(gòu)20，可參照?qǐng)D2c (I)所示；在另一實(shí)施例中，則在溝槽上方的第二介電層18的表面形成一整體的凸?fàn)罱Y(jié)構(gòu)20，可參照?qǐng)D2c(2)所示。本領(lǐng)域技術(shù)人員應(yīng)當(dāng)理解，上述列舉出凸?fàn)罱Y(jié)構(gòu)20并不構(gòu)成本發(fā)明的限制，在其他一些實(shí)施例中還可具備其他形狀，僅需保證在溝槽頂部或頂部附近位置處形成凸起的結(jié)構(gòu)即可。
[0036]步驟S3:對(duì)第二介電層18進(jìn)行平坦化處理，使第二介電層18的頂面與阻擋層17的頂面齊平，藉由阻擋層17的阻擋作用來(lái)提高第二介電層18經(jīng)平坦化處理后的表面平整度。
[0037]對(duì)第二介電層18進(jìn)行研磨處理，使第二介電層18頂面與阻擋層17頂面齊平，藉由阻擋層17來(lái)提高研磨后的第二介電層18的表面平整度。
[0038]作為可選項(xiàng)，可采用CMP (Chemical Mechanical Polishing),化學(xué)機(jī)械研磨)來(lái)對(duì)第二介電層18進(jìn)行平坦化處理，并將阻擋層17作為研磨的終點(diǎn)。在傳統(tǒng)技術(shù)中，由于第二介電層17會(huì)在溝槽頂部形成有凹陷20，因此會(huì)導(dǎo)致該位置處的研磨速率相比較其他位置處的研磨速率較大，很容易產(chǎn)生過(guò)研磨的現(xiàn)象，形成圖1d所示的情況。而本發(fā)明在第二介電層18下方制備一阻擋層17，在不斷的研磨過(guò)程中，由于阻擋層17的研磨速率相比較第二介電層18的研磨速率較小，可在研磨至溝槽頂部的位置處后，起到一個(gè)緩沖的作用，避免溝槽頂部附近的第二介電層18研磨速率過(guò)大從而形成蝶形缺陷，有效的改善第二介電層18研磨后的表面平整度。同時(shí)，在之前形成的凸?fàn)罱Y(jié)構(gòu)亦可進(jìn)一步起到改善第二介電層18研磨后的表面平整度的作用。
[0039]之后進(jìn)行金屬隔離柵，引線PAD刻蝕及彩色濾光片的填入等后續(xù)工藝，在此不予贅述。
[0040]綜上所述，本發(fā)明披露了一種新型填埋式彩色濾光片結(jié)合引線的工藝，可廣泛應(yīng)用于圖像傳感器(前照式，背照式，堆棧式)等半導(dǎo)體器件領(lǐng)域，在對(duì)將引線槽位填充的介電層進(jìn)行平坦化處理之前，先制備一層阻擋層，籍由該阻擋層來(lái)避免由于介電層在溝槽處的研磨速率過(guò)大，進(jìn)而出現(xiàn)的蝶形凹槽。本發(fā)明制程變動(dòng)小，實(shí)現(xiàn)成本較低，并可有效改善介電層研磨后的表面的平整度，為提升圖像傳感器的畫(huà)質(zhì)提供保證。
[0041]以上對(duì)本發(fā)明的較佳實(shí)施例進(jìn)行了描述。需要理解的是，本發(fā)明并不局限于上述特定實(shí)施方式，其中未盡詳細(xì)描述的設(shè)備和結(jié)構(gòu)應(yīng)該理解為用本領(lǐng)域中的普通方式予以實(shí)施；任何熟悉本領(lǐng)域的技術(shù)人員，在不脫離本發(fā)明技術(shù)方案范圍情況下，都可利用上述揭示的方法和技術(shù)內(nèi)容對(duì)本發(fā)明技術(shù)方案做出許多可能的變動(dòng)和修飾，或修改為等同變化的等效實(shí)施例，這并不影響本發(fā)明的實(shí)質(zhì)內(nèi)容。因此，凡是未脫離本發(fā)明技術(shù)方案的內(nèi)容，依據(jù)本發(fā)明的技術(shù)實(shí)質(zhì)對(duì)以上實(shí)施例所做的任何簡(jiǎn)單修改、等同變化及修飾，均仍屬于本發(fā)明技術(shù)方案保護(hù)的范圍內(nèi)。
【權(quán)利要求】
1.一種圖像傳感器制備工藝，其特征在于，包括如下步驟: 步驟S1、提供一半導(dǎo)體結(jié)構(gòu)，所述半導(dǎo)體結(jié)構(gòu)的頂部設(shè)置有溝槽，所述溝槽中形成有引線，所述半導(dǎo)體結(jié)構(gòu)頂部和所述溝槽暴露的表面覆蓋有第一介電層，且所述半導(dǎo)體結(jié)構(gòu)頂部的第一介電層之上覆蓋有一層阻擋層； 步驟S2:沉積第二介電層覆蓋在所述阻擋層和所述引線的表面并將所述溝槽進(jìn)行填充； 步驟S3:對(duì)所述第二介電層進(jìn)行平坦化處理，使所述第二介電層的頂面與所述阻擋層的頂面齊平，藉由所述阻擋層來(lái)提高所述第二介電層經(jīng)平坦化處理后的表面平整度。
2.如權(quán)利要求1所述的制備工藝，其特征在于，所述半導(dǎo)體結(jié)構(gòu)包括一第一晶圓和鍵合在第一晶圓之上的第二晶圓； 所述第一晶圓和所述第二晶圓均包括一襯底和一氧化層，且所述第一晶圓和所述第二晶圓各自包括的氧化層的接觸面為鍵合面。
3.如權(quán)利要求2所述的制備工藝，其特征在于，所述第一晶圓和所述第二晶圓各自包括的氧化層中均設(shè)置有至少一第一金屬層，且所述第一晶圓和所述第二晶圓中的第一金屬層均一對(duì)一地上下重疊并接觸。
4.如權(quán)利要求2所述的制備工藝，其特征在于，所述第二晶圓的襯底內(nèi)一預(yù)設(shè)深度內(nèi)還設(shè)置有第二金屬層，且該第二金屬層與所述弓I線接觸。
5.如權(quán)利要求1所述的制備工藝，其特征在于，所述引線為T(mén)型金屬，且該引線頂部開(kāi)設(shè)有一凹槽。
6.如權(quán)利要求1所述的制備工藝，其特征在于，沉積所述第二介電層之后且在進(jìn)行研磨處理之前，還包括一反刻蝕的工藝，以降低所述第二介電層的厚度，并在溝槽上方的第二介電層表面形成凸?fàn)罱Y(jié)構(gòu)。
7.如權(quán)利要求1所述的制備工藝，其特征在于，所述阻擋層為氮化硅。
8.如權(quán)利要求1所述的制備工藝，其特征在于，所述第二介電層為氧化硅。
9.如權(quán)利要求1所述的制備工藝，其特征在于，所述阻擋層與所述第一介電層之間還設(shè)置有一中間層。
10.如權(quán)利要求9所述的制備工藝，其特征在于，所述中間層與所述第二介電層的材質(zhì)相同。
【文檔編號(hào)】H01L27/146GK104362161SQ201410524224
【公開(kāi)日】2015年2月18日 申請(qǐng)日期:2014年9月30日 優(yōu)先權(quán)日:2014年9月30日
【發(fā)明者】朱繼鋒, 胡思平, 肖勝安, 董金平 申請(qǐng)人:武漢新芯集成電路制造有限公司