堆棧式n型晶體管以及靜電保護(hù)電路的制作方法
【專利摘要】本發(fā)明的堆棧式N型晶體管，包括有半導(dǎo)體襯底、器件區(qū)、設(shè)置于器件區(qū)內(nèi)的N型注入?yún)^(qū)，所述N型注入?yún)^(qū)兩側(cè)分別對(duì)稱設(shè)置至少兩個(gè)NMOS晶體管，所述N型注入?yún)^(qū)與相鄰的所述NMOS晶體管的漏極相連，所述N型注入?yún)^(qū)的表面區(qū)域內(nèi)形成有N型連接區(qū)，并且，距離所述N型注入?yún)^(qū)最遠(yuǎn)的所述NMOS晶體管的源極形成N型深摻雜區(qū)。本發(fā)明中，通過增加與所述注入?yún)^(qū)相鄰的NMOS晶體管的漏極電阻，使得形成的寄生NPN晶體管的寄生內(nèi)阻增加，因此，靜電保護(hù)電路電流路徑上的導(dǎo)通電阻增加，使得二次擊穿電壓提高，每個(gè)寄生NPN晶體管均可以開啟，使得導(dǎo)通電流均勻的流過每個(gè)NPN晶體管，提高靜電保護(hù)能力。
【專利說明】堆棧式N型晶體管以及靜電保護(hù)電路

【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及集成電路靜電保護(hù)電路設(shè)計(jì)領(lǐng)域，尤其涉及一種堆棧式N型晶體管以及靜電保護(hù)電路。

【背景技術(shù)】
[0002]集成電路在制造、裝配、測(cè)試或最終的應(yīng)用中，很容易遭受到破壞性靜電放電(ESD)，使得集成電路受到靜電的損傷。因此通常在集成電路中，會(huì)形成ESD保護(hù)電路，即在輸入/輸出焊墊(I/O pad)耦接有可以將I/O pad上的靜電釋放的放電單元，從而減小靜電對(duì)集成電路帶來的損傷。NMOS晶體管是常用的ESD保護(hù)器件，然而，在目前的LogiC、Flash等的高壓工藝下，需要將NMOS晶體管并列設(shè)置為如圖1所示的堆棧式N型晶體管，以實(shí)現(xiàn)靜電保護(hù)功能。
[0003]參考圖1所示，為現(xiàn)有技術(shù)中的堆棧式N型晶體管的半導(dǎo)體結(jié)構(gòu)的剖面結(jié)構(gòu)示意圖，在半導(dǎo)體襯底100內(nèi)形成有P阱200，P阱200內(nèi)有器件區(qū)210，在器件區(qū)內(nèi)第二 NMOS晶體管M2的漏極、P阱以及第一 NMOS晶體管Ml的源極形成寄生NPN晶體管Tl，第三NMOS晶體管M3的漏極、P阱以及第四NMOS晶體管M4的源極形成寄生NPN晶體管T2，同樣的，還形成寄生NPN晶體管T3、T4。并且，寄生NPN晶體管Τ1、Τ2、Τ3以及Τ4可以視為同規(guī)格的三極管。P阱210還包括互連區(qū)220，互連區(qū)為P型摻雜區(qū)，用于將每個(gè)寄生NPN晶體管的基極連接外部電路?；ミB區(qū)220、NM0S晶體管的柵極G1、G2以及靠近互連區(qū)220的NMOS晶體管的源極S均接地，器件區(qū)中間的NMOS晶體管的漏極連接外部電路的輸入端，例如靜電脈沖、VDD。
[0004]由于寄生NPN晶體管Tl、T2的基極與地線之間的距離不同，因此，Tl、T2的寄生內(nèi)阻大小不相同，且T2的寄生內(nèi)阻R1+R2總是大于Tl的寄生內(nèi)阻Rl，因此T2的基極的電位總是高于Tl的基極電位，即T2的基極與發(fā)射極之間的電勢(shì)差大于Tl。當(dāng)同規(guī)格的三極管的集電極與發(fā)射極之間電勢(shì)差相同時(shí)，基極與發(fā)射極之間的電勢(shì)差越大，越容易導(dǎo)通，因此，當(dāng)輸入端上產(chǎn)生靜電破壞導(dǎo)致電位升高時(shí)，T2總是先于Tl導(dǎo)通。同樣的，寄生晶體管T3總是先于T4導(dǎo)通。因此，上述堆棧式N型晶體管的并聯(lián)結(jié)構(gòu)的導(dǎo)通均勻性很差，使得所有的寄生NPN晶體管并不能同時(shí)導(dǎo)通放電，當(dāng)寄生NPN晶體管T1、T4導(dǎo)通時(shí)，Τ2、Τ3可能由于過大電壓已經(jīng)被損壞。
[0005]圖2為圖1所示的堆棧式N型晶體管的1-V曲線，點(diǎn)I對(duì)應(yīng)的是維持堆棧式N型晶體管導(dǎo)通時(shí)的最小電流，點(diǎn)2對(duì)應(yīng)的是二次擊穿時(shí)的最大電流和對(duì)應(yīng)的電壓，即寄生NPN晶體管徹底損壞時(shí)的最大電流和對(duì)應(yīng)電壓，點(diǎn)3對(duì)應(yīng)的堆棧式N型晶體管的中寄生NPN晶體管觸發(fā)導(dǎo)通電壓。二次擊穿是指三極管的集電極與發(fā)射極的電壓為某一值時(shí)，電壓迅速下降而電流迅速上升使得PN結(jié)反向擊穿，現(xiàn)有技術(shù)中二次擊穿電壓小于觸發(fā)電壓，使得輸入端有靜電脈沖產(chǎn)生時(shí)，有部分寄生NPN晶體管(Τ2、Τ3)開啟，直到他們被完全損壞，其他未開啟的寄生NPN晶體管(Τ1、Τ4)有可能一直不能開啟。


【發(fā)明內(nèi)容】

[0006]現(xiàn)有技術(shù)中的堆棧式N型晶體管存在不能完全開啟的問題，為了解決上述問題，發(fā)明人經(jīng)過研究，改進(jìn)了現(xiàn)有的堆棧式N型晶體管，采用如圖3所示的改進(jìn)的堆棧式N型晶體管結(jié)構(gòu)，在第二 NMOS晶體管M2以及第六NMOS晶體管M6的漏極下方進(jìn)行一 ESD離子注入過程形成靜電保護(hù)區(qū)域450、460，經(jīng)過特殊的ESD離子注入，可以降低寄生NPN晶體管的觸發(fā)電壓，改善寄生NPN晶體管的導(dǎo)通均勻性。但是，ESD離子注入過程需要增加額外的工藝步驟，增加額外的生產(chǎn)工藝成本。
[0007]為了進(jìn)一步解決上述問題，而不引入額外的工藝步驟，發(fā)明人經(jīng)過深入研究，可以通過增加與所述注入?yún)^(qū)相鄰的NMOS晶體管的漏極電阻，使得形成的寄生NPN晶體管的寄生內(nèi)阻增加，因此，靜電保護(hù)電路電流路徑上的導(dǎo)通電阻增加，使得二次擊穿電壓提高，每個(gè)寄生NPN晶體管均可以開啟，使得導(dǎo)通電流均勻的流過每個(gè)NPN晶體管，提高靜電保護(hù)能力。
[0008]因此，發(fā)明人提出了本發(fā)明提供一種堆棧式N型晶體管，包括:
[0009]半導(dǎo)體襯底，所述半導(dǎo)體襯底內(nèi)包括器件區(qū)；
[0010]N型注入?yún)^(qū)，位于所述器件區(qū)內(nèi)；
[0011]所述N型注入?yún)^(qū)兩側(cè)分別對(duì)稱設(shè)置至少兩個(gè)NMOS晶體管,所述N型注入?yún)^(qū)與相鄰的所述NMOS晶體管的漏極相連；
[0012]所述N型注入?yún)^(qū)的表面區(qū)域內(nèi)形成有N型連接區(qū)；
[0013]其中，距離所述N型注入?yún)^(qū)最遠(yuǎn)的所述NMOS晶體管的源極形成N型深摻雜區(qū)。
[0014]進(jìn)一步的，所述N型注入?yún)^(qū)為N阱。
[0015]進(jìn)一步的，與所述N型注入?yún)^(qū)相鄰的兩個(gè)所述NMOS晶體管的漏極與所述N型注入?yún)^(qū)部分重疊。
[0016]進(jìn)一步的，兩個(gè)所述漏極與所述N型連接區(qū)之間分別形成有偽柵。
[0017]進(jìn)一步的，所述半導(dǎo)體襯底包括有一互連區(qū)，所述互連區(qū)與所述器件區(qū)之間通過淺溝槽結(jié)構(gòu)隔離。
[0018]進(jìn)一步的，所述互連區(qū)為P型摻雜區(qū)。
[0019]進(jìn)一步的，所述半導(dǎo)體襯底還包括P阱，所述器件區(qū)與所述互連區(qū)均為于所述P阱內(nèi)。
[0020]進(jìn)一步的，所述N型注入?yún)^(qū)一側(cè)的NMOS晶體管的數(shù)量為兩個(gè)、三個(gè)或四個(gè)。
[0021]本發(fā)明還提供一種靜電保護(hù)電路，其特征在于，包括至少兩個(gè)并列設(shè)置于同一半導(dǎo)體襯底內(nèi)的堆棧式N型晶體管，所述堆棧式N型晶體管為如權(quán)利要求1-8任意一項(xiàng)所述的堆棧式N型晶體管，每個(gè)所述NMOS晶體管的柵極以及距離所述N型注入?yún)^(qū)最遠(yuǎn)的NMOS晶體管的源極均接地，所述N型連接區(qū)接外部電路。
[0022]進(jìn)一步的，每個(gè)相鄰的所述器件區(qū)內(nèi)遠(yuǎn)離距離所述N型注入?yún)^(qū)最遠(yuǎn)的NMOS晶體管的源極重疊。
[0023]與現(xiàn)有技術(shù)相比，本發(fā)明堆棧式N型晶體管以及靜電保護(hù)電路具有以下優(yōu)點(diǎn)；
[0024]本發(fā)明提供的堆棧式N型晶體管，包括有半導(dǎo)體襯底、器件區(qū)、設(shè)置于器件區(qū)內(nèi)的N型注入?yún)^(qū)，所述N型注入?yún)^(qū)兩側(cè)分別對(duì)稱設(shè)置至少兩個(gè)NMOS晶體管，所述N型注入?yún)^(qū)與相鄰的所述NMOS晶體管的漏極相連，所述N型注入?yún)^(qū)的表面區(qū)域內(nèi)形成有N型連接區(qū)，并且，距離所述N型注入?yún)^(qū)最遠(yuǎn)的所述NMOS晶體管的源極形成N型深摻雜區(qū)。本發(fā)明中，通過增加與所述注入?yún)^(qū)相鄰的NMOS晶體管的漏極電阻，使得形成的寄生NPN晶體管的寄生內(nèi)阻增力口，因此，靜電保護(hù)電路電流路徑上的導(dǎo)通電阻增加，使得二次擊穿電壓提高，每個(gè)寄生NPN晶體管均可以開啟，使得導(dǎo)通電流均勻的流過每個(gè)NPN晶體管，提高靜電保護(hù)能力。

【專利附圖】

【附圖說明】
[0025]圖1為現(xiàn)有技術(shù)中堆棧式N型晶體管的靜電保護(hù)結(jié)構(gòu)示意圖；
[0026]圖2為現(xiàn)有技術(shù)中靜電保護(hù)電路的1-V曲線；
[0027]圖3為現(xiàn)有技術(shù)中改進(jìn)的堆棧式N型晶體管的靜電保護(hù)結(jié)構(gòu)示意圖；
[0028]圖4為本發(fā)明中堆棧式N型晶體管的剖面結(jié)構(gòu)示意圖；
[0029]圖5為本發(fā)明中中堆棧式N型晶體管的1-V曲線；
[0030]圖6為本發(fā)明中靜電保護(hù)電路的結(jié)構(gòu)示意圖。

【具體實(shí)施方式】
[0031]下面將結(jié)合示意圖對(duì)本發(fā)明的堆棧式N型晶體管以及靜電保護(hù)電路進(jìn)行更詳細(xì)的描述，其中表示了本發(fā)明的優(yōu)選實(shí)施例，應(yīng)該理解本領(lǐng)域技術(shù)人員可以修改在此描述的本發(fā)明，而仍然實(shí)現(xiàn)本發(fā)明的有利效果。因此，下列描述應(yīng)當(dāng)被理解為對(duì)于本領(lǐng)域技術(shù)人員的廣泛知道，而并不作為對(duì)本發(fā)明的限制。
[0032]在下列段落中參照附圖以舉例方式更具體地描述本發(fā)明。根據(jù)下面說明和權(quán)利要求書，本發(fā)明的優(yōu)點(diǎn)和特征將更清楚。需說明的是，附圖均采用非常簡(jiǎn)化的形式且均使用非精準(zhǔn)的比例，僅用以方便、明晰地輔助說明本發(fā)明實(shí)施例的目的。
[0033]本發(fā)明的核心思想在于，提供的堆棧式N型晶體管，包括有半導(dǎo)體襯底、器件區(qū)、設(shè)置于器件區(qū)內(nèi)的N型注入?yún)^(qū)，所述N型注入?yún)^(qū)兩側(cè)分別對(duì)稱設(shè)置至少兩個(gè)NMOS晶體管，所述N型注入?yún)^(qū)與相鄰的所述NMOS晶體管的漏極相連，所述N型注入?yún)^(qū)的表面區(qū)域內(nèi)形成有N型連接區(qū)，其中，距離所述N型注入?yún)^(qū)最遠(yuǎn)的NMOS晶體管的源極形成N型深摻雜區(qū)。一方面，通過增加與所述注入?yún)^(qū)相鄰的NMOS晶體管的漏極電阻，使得形成的寄生NPN晶體管的寄生內(nèi)阻增加，因此，靜電保護(hù)電路電流路徑上的導(dǎo)通電阻增加，使得二次擊穿電壓提高，每個(gè)寄生NPN晶體管均可以開啟，使得導(dǎo)通電流均勻的流過每個(gè)NPN晶體管，提高靜電保護(hù)能力。另一方面，還可以對(duì)遠(yuǎn)離所述N型注入?yún)^(qū)的NMOS晶體管的有源區(qū)進(jìn)行N型摻雜，增加寄生NPN晶體管的基極電阻，降低觸發(fā)電壓。
[0034]具體的結(jié)合上述核心思想，本發(fā)明的堆棧式N型晶體管的剖面結(jié)構(gòu)參考圖4所示，堆棧式N型晶體管I包括半導(dǎo)體襯底500，位于所述半導(dǎo)體襯底500內(nèi)的P阱510，所述P阱510內(nèi)包括器件區(qū)600。在本發(fā)明中，所述半導(dǎo)體襯底500以P型襯底為例進(jìn)行說明。
[0035]所述器件區(qū)600中包括有一 N型注入?yún)^(qū)610，在所述N型注入?yún)^(qū)610的兩側(cè)分別對(duì)稱設(shè)置規(guī)格相同的至少兩個(gè)NMOS晶體管，所述N型注入?yún)^(qū)610與兩側(cè)相鄰的NMOS晶體管的漏極相連，或者部分重疊，。例如，在本實(shí)施例中，所述N型注入?yún)^(qū)610的兩側(cè)分別設(shè)置相同的兩個(gè)晶體管:第一 NMOS晶體管Ml、第二 NMOS晶體管M2，兩側(cè)的第一 NMOS晶體管Ml的NMOS晶體管的漏極630、640均與所述N型注入?yún)^(qū)610部分重疊。但是，本發(fā)明所述N型注入?yún)^(qū)610每側(cè)的NMOS晶體管的個(gè)數(shù)并不限于2個(gè)，還可以為3個(gè)、4個(gè)，數(shù)量越多，形成的靜電保護(hù)電路的靜電保護(hù)效果更好。例如，在常用的半導(dǎo)體工藝中多采用工作電壓為3.3V的NMOS晶體管，而當(dāng)外部電壓輸入的電壓為5V時(shí)，本發(fā)明的中采用兩個(gè)NMOS晶體管堆疊的結(jié)構(gòu)或者更多個(gè)數(shù)的NMOS晶體管堆疊的結(jié)構(gòu)，使得每個(gè)NMOS晶體管上柵極和漏極之間的工作電壓都不會(huì)超過3.3V，因此，可以確保NMOS晶體管的使用壽命，提高靜電保護(hù)能力。
[0036]在所述N型注入?yún)^(qū)610的表面形成有N型連接區(qū)620，所述N型連接區(qū)620用于連接外部電路，在本實(shí)施例中，所述N型注入?yún)^(qū)位于所述N型注入?yún)^(qū)610表面的中間位置，但是所述N型連接區(qū)620的位置可以根據(jù)需要進(jìn)行調(diào)整，調(diào)節(jié)兩邊的寄生NPN晶體管改的寄生內(nèi)阻，調(diào)節(jié)不同的寄生NPN晶體管的基極電位。
[0037]例如，本發(fā)明中，所述N型連接區(qū)620連接輸入端，在與所述N型注入?yún)^(qū)610兩側(cè)相鄰的第一 NMOS晶體管Ml的漏極630、640之間分別形成規(guī)格相同的偽柵650、660。在本實(shí)施例中，所述偽柵650、660與所述第一 NMOS晶體管Ml、所述第二 NMOS晶體管M2的柵極G1、G2的在同一工藝步驟中制備，而且，形成所述N型注入?yún)^(qū)610以及所述N型連接區(qū)可以在現(xiàn)有的工藝步驟中完成，因此，本發(fā)明不會(huì)增加額外的工藝步驟，不會(huì)增加額外的生產(chǎn)成本。
[0038]在本實(shí)施例中，每個(gè)NMOS晶體管Ml、M2的柵極Gl、G2均接地，距離所述N型注入?yún)^(qū)610最遠(yuǎn)的NMOS晶體管的源極以及所述互連區(qū)700接地，例如，本實(shí)施例中，所述第二NMOS晶體管M2的源極接地，而所述N型連接區(qū)620接外部電路輸入端，例如，可以接電源線VDD或者靜電脈沖信號(hào)。
[0039]所述N型連接區(qū)620、所述P阱510以及所述N型注入?yún)^(qū)一側(cè)的M2晶體管的源極形成寄生NPN晶體管Tl，所述N型連接區(qū)620、所述P阱510以及所述N型注入?yún)^(qū)另一側(cè)的M2晶體管的源極形成寄生NPN晶體管T2，因此，形成的寄生NPN晶體管T1、T2的規(guī)格相同。通過現(xiàn)有技術(shù)中的分析，寄生NPN晶體管Τ2總是先于Tl導(dǎo)通。
[0040]在本發(fā)明中，由于所述N型注入?yún)^(qū)610以及所述偽柵650、660的存在，在形成的寄生NPN晶體管Tl和Τ2中分別增加了寄生內(nèi)阻R3。當(dāng)所述N型連接區(qū)620連接的輸入端有靜電脈沖產(chǎn)生時(shí)，由于寄生內(nèi)阻R3的存在，使得輸入端與地線之間的電勢(shì)差增加，即加載在寄生NPN晶體管Τ1、Τ2的集電極的導(dǎo)通電阻增加。提高寄生NPN晶體管Τ1、Τ2的二次擊穿電壓，使得在寄生NPN晶體管Tl、Τ2被損壞之前，每個(gè)晶體管都得以導(dǎo)通，導(dǎo)通電流均勻流過每個(gè)NPN晶體管，提高靜電保護(hù)能力。
[0041]進(jìn)一步的，在距離所述N型注入?yún)^(qū)610最遠(yuǎn)的所述NMOS晶體管的源極分別形成N型深摻雜區(qū)670、680，所述P阱510中還形成有互連區(qū)700，所述互連區(qū)700與所述器件區(qū)600通過淺溝槽結(jié)構(gòu)800隔離，所述互連區(qū)700為P型摻雜區(qū)。所述N型深摻雜區(qū)700、800，可以增加寄生NPN晶體管Τ1、Τ2的基極電阻，降低觸發(fā)電壓。當(dāng)輸入端產(chǎn)生靜電脈沖時(shí)，使得寄生晶體管T1、Τ2較早的觸發(fā)，提高靜電保護(hù)能力。
[0042]參考圖5所示，為本發(fā)明的堆棧式N型晶體管I的1-V曲線，點(diǎn)A對(duì)應(yīng)的是維持堆棧式N型晶體管I導(dǎo)通時(shí)的最小電流，點(diǎn)B對(duì)應(yīng)的是寄生NPN晶體管觸發(fā)導(dǎo)通電壓，點(diǎn)C對(duì)應(yīng)的是二次擊穿時(shí)的最大電流和對(duì)應(yīng)的電壓，即寄生NPN晶體管徹底損壞時(shí)的最大電流和對(duì)應(yīng)電壓，與圖2對(duì)比可知，本發(fā)明的堆棧式N型晶體管I的觸發(fā)電壓小于二次擊穿電壓，因此，可以使得內(nèi)部的各個(gè)寄生NPN晶體管導(dǎo)通均勻性較好，可以提高靜電保護(hù)能力。
[0043]作為本發(fā)明的另一面，本發(fā)明還提供一種靜電保護(hù)電路2，參考圖6所示，靜電保護(hù)電路包括至少兩個(gè)所述堆棧式N型晶體管1，所述堆棧式N型晶體管I并列設(shè)置于同一半導(dǎo)體襯底內(nèi)，每個(gè)所述堆棧式N型晶體管的互連區(qū)、器件區(qū)內(nèi)的每個(gè)NMOS晶體管的柵極以及距離N型注入?yún)^(qū)最遠(yuǎn)的NMOS晶體管的源極均接地，而N型連接區(qū)接外部電路，例如靜電脈沖或者VDD。本實(shí)施例中，兩個(gè)相鄰的所述堆棧式N型晶體管I中的所述器件區(qū)相連，并且每個(gè)相鄰的所述器件區(qū)內(nèi)距離所述N型注入?yún)^(qū)最遠(yuǎn)的NMOS晶體管的源極重疊。
[0044]綜上所述，本發(fā)明堆棧式N型晶體管，包括有半導(dǎo)體襯底、器件區(qū)、設(shè)置于器件區(qū)內(nèi)的N型注入?yún)^(qū)，在所述N型注入?yún)^(qū)兩側(cè)均對(duì)稱設(shè)置至少兩個(gè)NMOS晶體管，所述N型注入?yún)^(qū)與相鄰的所述NMOS晶體管的漏極相連，所述N型注入?yún)^(qū)的表面區(qū)域內(nèi)形成有N型連接區(qū)，并且，距離所述N型注入?yún)^(qū)最遠(yuǎn)的所述NMOS晶體管的源極形成N型深摻雜區(qū)。本發(fā)明中，通過增加與所述注入?yún)^(qū)相鄰的NMOS晶體管的漏極電阻，使得形成的寄生NPN晶體管的寄生內(nèi)阻增加，因此，靜電保護(hù)電路電流路徑上的導(dǎo)通電阻增加，使得二次擊穿電壓提高，每個(gè)寄生NPN晶體管均可以開啟，使得導(dǎo)通電流均勻的流過每個(gè)NPN晶體管，提高靜電保護(hù)能力。
[0045]顯然，本領(lǐng)域的技術(shù)人員可以對(duì)本發(fā)明進(jìn)行各種改動(dòng)和變型而不脫離本發(fā)明的精神和范圍。這樣，倘若本發(fā)明的這些修改和變型屬于本發(fā)明權(quán)利要求及其等同技術(shù)的范圍之內(nèi)，則本發(fā)明也意圖包含這些改動(dòng)和變型在內(nèi)。
【權(quán)利要求】
1.一種堆棧式N型晶體管，其特征在于，包括: 半導(dǎo)體襯底，所述半導(dǎo)體襯底內(nèi)包括器件區(qū)； N型注入?yún)^(qū)，位于所述器件區(qū)內(nèi)； 所述N型注入?yún)^(qū)兩側(cè)分別對(duì)稱設(shè)置至少兩個(gè)NMOS晶體管，所述N型注入?yún)^(qū)與相鄰的所述NMOS晶體管的漏極相連； 所述N型注入?yún)^(qū)的表面區(qū)域內(nèi)形成有N型連接區(qū)； 其中，距離所述N型注入?yún)^(qū)最遠(yuǎn)的所述NMOS晶體管的源極形成N型深摻雜區(qū)。
2.如權(quán)利要求1所述的堆棧式N型晶體管，其特征在于，所述N型注入?yún)^(qū)為N阱。
3.如權(quán)利要求2所述的堆棧式N型晶體管，其特征在于，與所述N型注入?yún)^(qū)相鄰的兩個(gè)所述NMOS晶體管的漏極與所述N型注入?yún)^(qū)部分重疊。
4.如權(quán)利要求3所述的堆棧式N型晶體管，其特征在于，兩個(gè)所述漏極與所述N型連接區(qū)之間分別形成有偽柵。
5.如權(quán)利要求1所述的堆棧式N型晶體管，其特征在于，所述半導(dǎo)體襯底包括有一互連區(qū)，所述互連區(qū)與所述器件區(qū)之間通過淺溝槽結(jié)構(gòu)隔離。
6.如權(quán)利要求5所述的堆棧式N型晶體管，其特征在于，所述互連區(qū)為P型摻雜區(qū)。
7.如權(quán)利要求5所述的堆棧式N型晶體管，其特征在于，所述半導(dǎo)體襯底還包括P阱，所述器件區(qū)與所述互連區(qū)均為于所述P阱內(nèi)。
8.如權(quán)利要求1所述的堆棧式N型晶體管，其特征在于，所述N型注入?yún)^(qū)一側(cè)的NMOS晶體管的數(shù)量為兩個(gè)、三個(gè)或四個(gè)。
9.一種靜電保護(hù)電路，其特征在于，包括至少兩個(gè)并列設(shè)置于同一半導(dǎo)體襯底內(nèi)的堆棧式N型晶體管，所述堆棧式N型晶體管為如權(quán)利要求1-8任意一項(xiàng)所述的堆棧式N型晶體管，每個(gè)所述NMOS晶體管的柵極以及距離所述N型注入?yún)^(qū)最遠(yuǎn)的NMOS晶體管的源極均接地，所述N型連接區(qū)接外部電路。
10.如權(quán)利要求9所述的靜電保護(hù)電路，其特征在于，每個(gè)相鄰的所述器件區(qū)內(nèi)遠(yuǎn)離距離所述N型注入?yún)^(qū)最遠(yuǎn)的NMOS晶體管的源極重疊。
【文檔編號(hào)】H01L29/78GK104269440SQ201410526102
【公開日】2015年1月7日 申請(qǐng)日期:2014年9月30日 優(yōu)先權(quán)日:2014年9月30日
【發(fā)明者】單毅 申請(qǐng)人:武漢新芯集成電路制造有限公司