半導(dǎo)體裝置制造方法
半導(dǎo)體裝置制造方法
【專利摘要】本發(fā)明提供一種半導(dǎo)體裝置。上述半導(dǎo)體裝置包括一基板，包括一電路區(qū)和一密封環(huán)區(qū)，該密封環(huán)區(qū)圍繞該電路區(qū)；一第一介電層，設(shè)置于該密封環(huán)區(qū)的上方，該第一介電層具有一底部和位于該底部上方的一頂部；一第二介電層，設(shè)置于該第一介電層的上方，其中該第一介電層和該第二介電層具有不同的介電常數(shù)；以及一密封環(huán)結(jié)構(gòu)，內(nèi)嵌于該第二介電層和該第一介電層的該頂部兩者之中，其中該密封環(huán)結(jié)構(gòu)并未延伸至該第一介電層的該底部中；以及一外部密封環(huán)結(jié)構(gòu)，內(nèi)嵌于該第二介電層和該第一介電層兩者之中，該外部密封環(huán)結(jié)構(gòu)圍繞該密封環(huán)結(jié)構(gòu)，且延伸至該第一介電層的該底部中。本發(fā)明可明顯地提升封裝工藝的良率。
【專利說明】半導(dǎo)體裝置
[0001]本申請是申請?zhí)枮?01110148043.0、發(fā)明名稱為“半導(dǎo)體裝置”、申請日為2011年05月25日的發(fā)明專利申請的分案申請。
【技術(shù)領(lǐng)域】
[0002]本發(fā)明涉及一種半導(dǎo)體裝置及其制造方法，特別涉及一種密封環(huán)結(jié)構(gòu)及其形成方法，以保護(hù)集成電路芯片。
【背景技術(shù)】
[0003]在一集成電路(IC)工藝中，會先制造半導(dǎo)體晶片，每一個半導(dǎo)體晶片包括多個半導(dǎo)體芯片。制造半導(dǎo)體晶片之后，切割半導(dǎo)體晶片以分離出半導(dǎo)體芯片，以各別封裝每一個半導(dǎo)體芯片。
[0004]在切割和封裝工藝中，使用一密封環(huán)結(jié)構(gòu)以保護(hù)集成電路不受濕氣衰變、離子污染和損傷的影響。
[0005]在一些配置中，密封環(huán)結(jié)構(gòu)占據(jù)每一個半導(dǎo)體芯片的芯片面積的一巨大寬度。所以會減少每一個半導(dǎo)體芯片提供功能性電路的有效芯片面積。為了增加更多的有效芯片面積，必須增加每一個半導(dǎo)體芯片的芯片面積。因此，同一半導(dǎo)體晶片內(nèi)的芯片總數(shù)會變少，且每一個半導(dǎo)體芯片的成本會變高。
[0006]因此，在此【技術(shù)領(lǐng)域】中，有需要一種半導(dǎo)體裝置及其制造方法，以滿足上述需求且克服公知技術(shù)的缺點。
【發(fā)明內(nèi)容】
[0007]有鑒于此，本發(fā)明一實施例提供一種半導(dǎo)體裝置。上述半導(dǎo)體裝置包括一基板，包括一電路區(qū)和一密封環(huán)區(qū)，上述密封環(huán)區(qū)圍繞上述電路區(qū)。一密封環(huán)結(jié)構(gòu)，設(shè)置于上述密封環(huán)區(qū)的上方，上述密封環(huán)結(jié)構(gòu)具有一第一部分和位于上述第一部分上方的一第二部分，其中上述第一部分具有一寬度Wl，上述第二部分具有一寬度W2，且上述寬度Wl小于上述寬度
W2o
[0008]本發(fā)明另一實施例提供一種半導(dǎo)體裝置。上述半導(dǎo)體裝置一基板，包括一電路區(qū)和一密封環(huán)區(qū)，上述密封環(huán)區(qū)圍繞上述電路區(qū)。一第一介電層，設(shè)置于上述密封環(huán)區(qū)的上方，上述第一介電層具有一底部和位于上述底部上方的一頂部。一第二介電層，設(shè)置于上述第一介電層的上方，其中上述第一介電層和上述第二介電層具有不同的介電常數(shù)。一密封環(huán)結(jié)構(gòu)，內(nèi)嵌于上述第二介電層和上述第一介電層的上述頂部兩者之中，其中上述密封環(huán)結(jié)構(gòu)并未延伸至上述第一介電層的上述底部中。
[0009]本發(fā)明又另一實施例提供一種半導(dǎo)體裝置的制造方法。上述半導(dǎo)體裝置制造方法包括提供一基板，其具有一電路區(qū)和一密封環(huán)區(qū)。于上述密封環(huán)區(qū)的上方形成一第一介電層，上述第一介電層具有一底部和位于上述底部上方的一頂部。于上述第一介電層的上方形成一第二介電層，其中上述第一介電層和上述第二介電層具有不同的介電常數(shù)。形成一密封環(huán)結(jié)構(gòu)，內(nèi)嵌于上述密封環(huán)區(qū)中的上述第二介電層和上述第一介電層的上述頂部兩者之中。
[0010]本發(fā)明又再一實施例提供一種半導(dǎo)體裝置。上述半導(dǎo)體裝置包括一基板，包括一電路區(qū)和一密封環(huán)區(qū)，該密封環(huán)區(qū)圍繞該電路區(qū)；一第一介電層，設(shè)置于該密封環(huán)區(qū)的上方，該第一介電層具有一底部和位于該底部上方的一頂部；一第二介電層，設(shè)置于該第一介電層的上方，其中該第一介電層和該第二介電層具有不同的介電常數(shù)；以及一密封環(huán)結(jié)構(gòu)，內(nèi)嵌于該第二介電層和該第一介電層的該頂部兩者之中，其中該密封環(huán)結(jié)構(gòu)并未延伸至該第一介電層的該底部中；以及一外部密封環(huán)結(jié)構(gòu)，內(nèi)嵌于該第二介電層和該第一介電層兩者之中，該外部密封環(huán)結(jié)構(gòu)圍繞該密封環(huán)結(jié)構(gòu)，且延伸至該第一介電層的該底部中。
[0011 ] 在本發(fā)明的實施例中，密封環(huán)結(jié)構(gòu)內(nèi)嵌于第二介電層和第一介電層的頂部兩者之中。上述密封環(huán)結(jié)構(gòu)的頂部可防止沿第一介電層和第二介電層的界面產(chǎn)生的破裂、剝落或分層現(xiàn)象。因此，可明顯地提升封裝工藝的良率。在本發(fā)明其他實施例中，密封環(huán)結(jié)構(gòu)的窄于頂部的底部形成于第一介電層中，以于密封環(huán)區(qū)中提供額外的空間以供功能性集成電路和電路繞線之用。
【專利附圖】
【附圖說明】
[0012]圖1為依據(jù)本發(fā)明一實施例的具有密封環(huán)結(jié)構(gòu)的半導(dǎo)體裝置的制造方法的流程圖。
[0013]圖2為依據(jù)本發(fā)明另一實施例的具有密封環(huán)結(jié)構(gòu)的半導(dǎo)體裝置的制造方法的流程圖。
[0014]圖3為具有密封環(huán)結(jié)構(gòu)的兩個集成電路裸片的平面上視圖。
[0015]圖4和圖5為從圖3的C-C’切線得到本發(fā)明不同實施例的密封環(huán)結(jié)構(gòu)的剖面圖。
[0016]圖6至圖9為依據(jù)圖4的本發(fā)明實施例的具有密封環(huán)結(jié)構(gòu)的半導(dǎo)體裝置工藝剖面圖。
[0017]圖10至圖13為依據(jù)圖5的本發(fā)明實施例的具有密封環(huán)結(jié)構(gòu)的半導(dǎo)體裝置工藝剖面圖。
[0018]其中，附圖標(biāo)記說明如下:
[0019]100、200 ?方法；
[0020]102、104、106、108、110、202、204、206、208 ?步驟；
[0021]300A.300B?半導(dǎo)體裝置；
[0022]301?半導(dǎo)體基板；
[0023]302?電路區(qū)；
[0024]304?密封環(huán)區(qū)；
[0025]306?切割道區(qū)；
[0026]308?接觸條狀物；
[0027]310A?第一介電層；
[0028]SlOA1 ?底部；
[0029]31A2?頂部；
[0030]310B、320B ?介電層；
[0031]312?金屬層；
[0032]314?介層孔層；
[0033]316A?第一部分；
[0034]316B?第二部分；
[0035]316C?密封環(huán)結(jié)構(gòu)；
[0036]318?外部密封環(huán)結(jié)構(gòu)；
[0037]320A?第二介電層；
[0038]322?保護(hù)層；
[0039]324?金屬墊；
[0040]326?聚酰亞胺層；
[0041]W1、W2、W3、W4、W5 ?寬度。
【具體實施方式】
[0042]以下以各實施例詳細(xì)說明并伴隨著【專利附圖】
【附圖說明】的范例，做為本發(fā)明的參考依據(jù)。在附圖或說明書描述中，相似或相同的部分皆使用相同的圖號。且在附圖中，實施例的形狀或是厚度可擴大，并以簡化或是方便標(biāo)示。再者，附圖中各元件的部分將以分別描述說明之，值得注意的是，圖中未繪出或描述的元件，為所屬【技術(shù)領(lǐng)域】技術(shù)人員所知的形式。
[0043]于一半導(dǎo)體晶片上制造多個裸片。上述裸片借由裸片之間的切割道彼此分開。說明書中的“晶片” 一詞通常與半導(dǎo)體基板有關(guān)，而其上形成有不同層和元件結(jié)構(gòu)。在一些實施例中，半導(dǎo)體基板可包括娃或元素半導(dǎo)體，例如砷化鎵(gallium arsenic)、磷化銦(indium phosphide)、娃鍺(Si/Ge)或碳化娃(silicon carbide)。而上述不同層例如可包括介電層、摻雜層和/或多晶硅層。而上述元件結(jié)構(gòu)例如可包括晶體管、電阻和/或電容，其可能會或可能不會借由一內(nèi)連線層而內(nèi)部連接至額外有源電路。
[0044]請參考圖1，本發(fā)明一實施例的具有密封環(huán)結(jié)構(gòu)的半導(dǎo)體裝置的制造方法100起始于步驟102。步驟102提供一半導(dǎo)體基板。上述半導(dǎo)體基板具有一電路區(qū)和一密封環(huán)區(qū)。上述密封環(huán)區(qū)圍繞上述電路區(qū)。接著，進(jìn)行步驟104，于上述密封環(huán)區(qū)和上述電路區(qū)的上方，意即半導(dǎo)體基板的上方，形成一第一介電層。接著，進(jìn)行步驟106，形成一密封環(huán)結(jié)構(gòu)的一第一部分，且內(nèi)嵌于上述密封環(huán)區(qū)的第一介電層中。接著，進(jìn)行步驟108，于上述第一介電層的上方形成一第二介電層。在本發(fā)明一實施例中，第一介電層和第二介電層具有不同的介電常數(shù)。接著，進(jìn)行步驟110，形成上述密封環(huán)結(jié)構(gòu)的一第二部分，上述第二部分的寬度大于上述第一部分的寬度，且上述第二部分內(nèi)嵌于上述密封環(huán)區(qū)中的上述第一介電層和上述第二介電層兩者之中。上述密封環(huán)結(jié)構(gòu)的上述第二部分位于上述密封環(huán)結(jié)構(gòu)的上述第一部分的上方。也可于方法100的步驟之前、之中或之后提供其他層，導(dǎo)線、介層孔和結(jié)構(gòu)。在本發(fā)明其他實施例中，可以變更上述工藝的順序。
[0045]請參考圖2，本發(fā)明一實施例的具有密封環(huán)結(jié)構(gòu)的半導(dǎo)體裝置的制造方法200起始于步驟202。步驟202提供一半導(dǎo)體基板。上述半導(dǎo)體基板具有一電路區(qū)和一密封環(huán)區(qū)。上述密封環(huán)區(qū)圍繞上述電路區(qū)。接著，進(jìn)行步驟204，于上述密封環(huán)區(qū)和上述電路區(qū)的上方，意即半導(dǎo)體基板的上方，形成一第一介電層。上述第一介電層具有一頂部和一底部。接著，進(jìn)行步驟206，于上述第一介電層的上方形成一第二介電層。在本發(fā)明一實施例中，上述第一介電層和上述第二介電層具有不同的介電常數(shù)。接著，進(jìn)行步驟208，形成一密封環(huán)結(jié)構(gòu)，內(nèi)嵌于上述密封環(huán)區(qū)中的上述第二介電層和上述第一介電層的上述頂部兩者之中。密封環(huán)結(jié)構(gòu)沒有伸入密封環(huán)區(qū)的第一介電層的底部。在本發(fā)明一實施例中，第一介電層的上述底部不包括任何密封環(huán)結(jié)構(gòu)。也可于方法200的步驟之前、之中或之后提供其他層，導(dǎo)線、介層孔和結(jié)構(gòu)。在本發(fā)明其他實施例中，可以變更上述工藝的順序。
[0046]圖3為具有密封環(huán)結(jié)構(gòu)的兩個集成電路(IC)裸片的平面上視圖。一半導(dǎo)體裝置300A或300B包括一電路區(qū)302、一密封環(huán)區(qū)304和一切割道區(qū)306。圖4和圖5為從圖3的C-C’切線得到本發(fā)明不同實施例的密封環(huán)結(jié)構(gòu)的剖面圖。
[0047]請參考圖4，半導(dǎo)體裝置300A可包括一半導(dǎo)體基板301，其具有上述半導(dǎo)體基板具有一密封環(huán)區(qū)304和圍繞一電路區(qū)302的一切割道區(qū)306。在本發(fā)明一實施例中，密封環(huán)區(qū)304用以使一密封環(huán)結(jié)構(gòu)形成于其上，而電路區(qū)302用以形成至少一晶體管。半導(dǎo)體基板301可包括娃或元素半導(dǎo)體，例如砷化鎵(gallium arsenic)、磷化銦(indium phosphide)、娃鍺(Si/Ge)或碳化娃(silicon carbide)。半導(dǎo)體基板301可還包括摻雜區(qū)，例如一 P型阱、一 N型阱和/或一重?fù)诫s有源區(qū)，例如P型重?fù)诫s(P+)有源區(qū)。
[0048]半導(dǎo)體裝置300A可還包括形成于半導(dǎo)體基板301中的隔絕區(qū)，例如淺溝槽隔絕物(STI)或局部氧化隔絕物(LOCOS)，用以將有源區(qū)與半導(dǎo)體基板301的其他區(qū)域隔絕。在本發(fā)明一實施例中，有源區(qū)可來構(gòu)成一 N型金屬氧化物半導(dǎo)體(NMOS)元件或一 P型金屬氧化物半導(dǎo)體(PMOS)元件。
[0049]半導(dǎo)體裝置300A可還包括形成于半導(dǎo)體基板301上方的元件結(jié)構(gòu)，例如晶體管、電阻和/或電容(圖未顯示)。半導(dǎo)體裝置300A可還包括接觸條狀物308，以將半導(dǎo)體基板301電性耦接至后續(xù)形成的密封環(huán)結(jié)構(gòu)318/316A/316B。
[0050]半導(dǎo)體裝置300A包括設(shè)置于密封環(huán)區(qū)304、切割道區(qū)306和電路區(qū)302的上方的一第一介電層310A。第一介電層310A可包含多層的介電層310B。在本發(fā)明一些實施例中，介電層310B可由介電常數(shù)介于2.9和3.8之間的低介電常數(shù)(low_k)材料、介電常數(shù)介于2.5和2.9之間的超低介電常數(shù)(ULK)材料或低介電常數(shù)(low-k)材料的一些組合形成。通常來說，介電層310B的介電常數(shù)愈低，介電層會變得更易碎、更易于產(chǎn)生分層(delaminat1n)或破裂現(xiàn)象。
[0051]于第一介電層310A上方設(shè)置一第二介電層320A。上述第一介電層310A和上述第二介電層320A具有不同的介電常數(shù)。在本發(fā)明一實施例中，上述第一介電層310A的介電常數(shù)小于上述第二介電層320A的介電常數(shù)。上述第二介電層320A具有較第一介電層310A更多的耐受力，以降低對下方的集成電路(IC)的腐蝕或機械損傷。上述第二介電層320A可包含多層的介電層320B。在本發(fā)明一實施例中，介電層320B可由氧化物、未摻雜硅玻璃(USG)或二氧化硅形成。
[0052]請參考圖4，于密封環(huán)區(qū)304上方設(shè)置一密封環(huán)結(jié)構(gòu)316A/316B，且內(nèi)嵌于第一介電層310A和第二介電層320A兩者之中。密封環(huán)結(jié)構(gòu)316A/316B鄰接至電路區(qū)302，且密封環(huán)結(jié)構(gòu)316A/316B和電路區(qū)302之間沒有其他的密封環(huán)結(jié)構(gòu)。密封環(huán)結(jié)構(gòu)316A/316B具有一第一部分316A和位于第一部分316A的上方的一第二部分316B。第一部分316A內(nèi)嵌于第一介電層310A中，而第二部分316B內(nèi)嵌于第一介電層310A和第二介電層320A兩者之中。在本發(fā)明一實施例中，第二部分316B具有一寬度W2，介于4ym和1ym之間。第一部分316A具有一寬度W1，其小于寬度W2。在本發(fā)明一些實施例中，寬度Wl小于寬度W2的75%。本發(fā)明另一實施例中，密封環(huán)結(jié)構(gòu)316A/316B還包括一第三部分(圖未顯示)，位于第一部分316A下方的第三部分具有一寬度W3，其小于寬度Wl。在本發(fā)明一些實施例中，寬度W3小于W2的50%。本發(fā)明又另一實施例中，半導(dǎo)體裝置300A可還包括一內(nèi)連線結(jié)構(gòu)、一元件結(jié)構(gòu)或一對準(zhǔn)標(biāo)記(圖未顯示)，設(shè)置于密封環(huán)區(qū)304中，且位于第二部分316B下方并鄰接至第一部分316A，意即介于第一部分316A和電路區(qū)302之間。上述元件結(jié)構(gòu)例如可包括一個或多個晶體管、電阻和/或電容(圖未顯示)，位于半導(dǎo)體基板301上方。有益地，具有較窄的第一部分316A的密封環(huán)結(jié)構(gòu)316A/316B可于密封環(huán)區(qū)304中提供額外的空間以供功能性集成電路和電路繞線之用。具有較寬的第二部分316B的密封環(huán)結(jié)構(gòu)316A/316B于密封環(huán)區(qū)304中提供強健的強度以防止任何破裂會沿第一介電層310A和第二介電層320A的界面伸進(jìn)電路區(qū)302中。
[0053]半導(dǎo)體裝置300A可還包括一外部密封環(huán)結(jié)構(gòu)318，位于密封環(huán)區(qū)304中。外部密封環(huán)結(jié)構(gòu)318鄰接且圍繞密封環(huán)結(jié)構(gòu)316A/316B。外部密封環(huán)結(jié)構(gòu)318具有一寬度W4，介于2 μπι和4 μπι之間。外部密封環(huán)結(jié)構(gòu)318借由一寬度W5與密封環(huán)結(jié)構(gòu)316Α/316Β隔開。寬度W5介于2 μ m和4 μ m之間。
[0054]在本發(fā)明一些實施例中，于半導(dǎo)體基板301上方形成密封環(huán)結(jié)構(gòu)316A/316B和外部密封環(huán)結(jié)構(gòu)318的同時，于電路區(qū)302中形成內(nèi)連線結(jié)構(gòu)(圖未顯示)。密封環(huán)結(jié)構(gòu)316A/316B、外部密封環(huán)結(jié)構(gòu)318和內(nèi)連線結(jié)構(gòu)可包含不同堆疊的金屬層312和介層孔層314，設(shè)置于一個或多個介電層310B、320B內(nèi)的金屬層312和介層孔層314。金屬層312和介層孔層314可包括一導(dǎo)電金屬，例如鋁、鋁合金、銅、銅合金或上述組合。內(nèi)連線結(jié)構(gòu)和密封環(huán)結(jié)構(gòu)316A/316B的層和外部密封環(huán)結(jié)構(gòu)318共用相同的金屬層312和介層孔層314。內(nèi)連線結(jié)構(gòu)電性連接集成電路，且提供從集成電路至上方層的電性連接。密封環(huán)結(jié)構(gòu)316A/316B和外部密封環(huán)結(jié)構(gòu)318保護(hù)電路區(qū)302中的集成電路不受濕氣和污染的影響。另外，在切割裸片工藝期間，密封環(huán)結(jié)構(gòu)316A/316B和外部密封環(huán)結(jié)構(gòu)318保護(hù)電路區(qū)302不受損傷。在本發(fā)明一些實施例中，可省略外部密封環(huán)結(jié)構(gòu)318，使密封環(huán)結(jié)構(gòu)316A/316B成為電路區(qū)302和切割道區(qū)306之間的唯一密封環(huán)結(jié)構(gòu)。
[0055]在本發(fā)明一實施例中，半導(dǎo)體裝置300A可包括多個金屬層312，且密封環(huán)結(jié)構(gòu)316A/316B的第二部分316B占據(jù)多個金屬層312的數(shù)個最上層金屬層，例如占據(jù)最上三層金屬層。第一部分316A占據(jù)剩余的金屬層312。外部密封環(huán)結(jié)構(gòu)318占據(jù)全部的金屬層312。
[0056]請再參考圖4，于第二部分320A、密封環(huán)結(jié)構(gòu)316A/316B和外部密封環(huán)結(jié)構(gòu)318的上方設(shè)置一保護(hù)層322。保護(hù)層322可包括一或多層，例如氮化硅或氮氧化硅。保護(hù)層322避免或減少集成電路遭受濕氣、機械和福射損害。
[0057]于保護(hù)層322的上方設(shè)置一金屬墊324。金屬墊324延伸穿過保護(hù)層322且與密封環(huán)結(jié)構(gòu)316A/316B的最上層的金屬層312接觸?？捎貌煌练e、圖案化和蝕刻技術(shù)以及工藝形成金屬墊324的結(jié)構(gòu)。金屬墊324提供機械強度以保護(hù)保護(hù)層322和后續(xù)形成的聚酰亞胺(polyimide)層326之間的界面。有益地，金屬墊324具有降低在芯片使用切割工藝時，芯片邊緣破裂或者保護(hù)層322和聚酰亞胺(polyimide)層326之間的界面分層現(xiàn)象。
[0058]請再參考圖4，于保護(hù)層322和金屬墊324的上方設(shè)置一聚酰亞胺(polyimide)層326。聚酰亞胺(polyimide)層326可視為一壓力緩沖物，以降低組合工藝的壓力傳遞至保護(hù)層322。
[0059]有益地，具有較窄的第一部分316A的密封環(huán)結(jié)構(gòu)316A/316B于密封環(huán)區(qū)304中提供強健的強度以防止任何破裂會沿第一介電層310A和第二介電層320A的界面伸進(jìn)電路區(qū)302 中。
[0060]圖5為從圖3的半導(dǎo)體裝置300B的C_C’切線得到本發(fā)明不同實施例的密封環(huán)結(jié)構(gòu)的剖面圖。一部分的結(jié)構(gòu)可實質(zhì)上類似于圖4揭示的實施例，且共用結(jié)構(gòu)的說明在此不再重復(fù)敘述。
[0061]請參考圖5，半導(dǎo)體裝置300B可包括一半導(dǎo)體基板301，其具有上述半導(dǎo)體基板具有一密封環(huán)區(qū)304和圍繞一電路區(qū)302的一切割道區(qū)306。在本發(fā)明一實施例中，密封環(huán)區(qū)304用以使一密封環(huán)結(jié)構(gòu)形成于其上，而電路區(qū)302用以形成至少一晶體管。
[0062]半導(dǎo)體裝置300B可還包括形成于半導(dǎo)體基板301上方的元件結(jié)構(gòu)，例如晶體管、電阻和/或電容(圖未顯示)。半導(dǎo)體裝置300A可還包括接觸條狀物308，以將半導(dǎo)體基板301電性耦接至后續(xù)形成的外部密封環(huán)結(jié)構(gòu)318。
[0063]請再參考圖5，于密封環(huán)區(qū)304、切割道區(qū)306和電路區(qū)302的上方設(shè)置一第一介電層310A。第一介電層310A可具有一底部310AjP—頂部310A 2，且可包含多層的介電層310B。在本發(fā)明一些實施例中，介電層310B可由介電常數(shù)介于2.9和3.8之間的低介電常數(shù)(low-k)材料、介電常數(shù)介于2.5和2.9之間的超低介電常數(shù)(ULK)材料或低介電常數(shù)(low-k)材料的一些組合形成。
[0064]于第一介電層310A上方設(shè)置一第二介電層320A。上述第一介電層310A和上述第二介電層320A具有不同的介電常數(shù)。在本發(fā)明一實施例中，上述第一介電層310A的介電常數(shù)小于上述第二介電層320A的介電常數(shù)。上述第二介電層320A具有較第一介電層310A更多的耐受力，以降低對下方的集成電路(IC)的腐蝕或機械損傷。上述第二介電層320A可包含多層的介電層320B。在本發(fā)明一實施例中，介電層320B可由氧化物、未摻雜硅玻璃(USG)或二氧化硅形成。
[0065]請參考圖5，于密封環(huán)區(qū)304上方設(shè)置一密封環(huán)結(jié)構(gòu)316C，且內(nèi)嵌于第二介電層320A和第一介電層31A的頂部31A2兩者之中。密封環(huán)結(jié)構(gòu)316C并沒有伸入第一介電層310A的底部310Ai。密封環(huán)結(jié)構(gòu)316C鄰接至電路區(qū)302。密封環(huán)結(jié)構(gòu)316C和電路區(qū)302之間沒有其他的密封環(huán)結(jié)構(gòu)。在本發(fā)明一實施例中，第一介電層310A的底部SlOA1不包含任何的密封環(huán)結(jié)構(gòu)。密封環(huán)結(jié)構(gòu)316C具有一寬度W2，介于4μπι和ΙΟμπι之間。本發(fā)明又另一實施例中，半導(dǎo)體裝置300Β可還包括一內(nèi)連線結(jié)構(gòu)、一元件結(jié)構(gòu)或一對準(zhǔn)標(biāo)記(圖未顯示)，設(shè)置于密封環(huán)區(qū)304中，且位于密封環(huán)結(jié)構(gòu)316C下方。上述元件結(jié)構(gòu)例如可包括一個或多個晶體管、電阻和/或電容(圖未顯示)，位于半導(dǎo)體基板301上方。有益地，沒有伸入第一介電層310Α的底部SlOA1的密封環(huán)結(jié)構(gòu)316C可于密封環(huán)結(jié)構(gòu)316C下方提供額外的空間以供功能性集成電路和電路繞線于密封環(huán)區(qū)304中之用。另外，從第二介電層320A延伸進(jìn)入第一介電層310A的頂部310A2的密封環(huán)結(jié)構(gòu)316C于密封環(huán)區(qū)304中提供強健的強度以防止任何破裂會沿第一介電層310A和第二介電層320A的界面伸進(jìn)電路區(qū)302中。
[0066]半導(dǎo)體裝置300B可還包括一外部密封環(huán)結(jié)構(gòu)318，位于密封環(huán)區(qū)304中。外部密封環(huán)結(jié)構(gòu)318鄰接且圍繞密封環(huán)結(jié)構(gòu)316C。外部密封環(huán)結(jié)構(gòu)318具有一寬度W4，介于2 μπι和4μπι之間。外部密封環(huán)結(jié)構(gòu)318借由一寬度W5與密封環(huán)結(jié)構(gòu)316C隔開。寬度W5介于2 μπι和4 μπι之間。
[0067]在本發(fā)明一些實施例中，于半導(dǎo)體基板301上方形成密封環(huán)結(jié)構(gòu)316C和外部密封環(huán)結(jié)構(gòu)318的同時，于電路區(qū)302中形成內(nèi)連線結(jié)構(gòu)(圖未顯示)。密封環(huán)結(jié)構(gòu)316C、外部密封環(huán)結(jié)構(gòu)318和內(nèi)連線結(jié)構(gòu)可包含不同堆疊的金屬層312和介層孔層314，設(shè)置于一個或多個介電層310Β、320Β內(nèi)的金屬層312和介層孔層314。內(nèi)連線結(jié)構(gòu)和密封環(huán)結(jié)構(gòu)316Α/316Β的層和外部密封環(huán)結(jié)構(gòu)318共用相同的金屬層312和介層孔層314。在切割裸片工藝期間，密封環(huán)結(jié)構(gòu)316C和外部密封環(huán)結(jié)構(gòu)318保護(hù)電路區(qū)302不受損傷。在本發(fā)明一些實施例中，外部密封環(huán)結(jié)構(gòu)318圍繞密封環(huán)結(jié)構(gòu)316C以提供抵抗?jié)駳夂颓懈顡p傷。
[0068]在本發(fā)明一實施例中，半導(dǎo)體裝置300Β可于密封環(huán)區(qū)304中包括多個金屬層312，其中密封環(huán)結(jié)構(gòu)316C占據(jù)多個金屬層312的數(shù)個最上層金屬層，例如最上三層金屬層。外部密封環(huán)結(jié)構(gòu)318占據(jù)全部的金屬層312。
[0069]請再參考圖5，于第二部分320Α的上方依序設(shè)置一保護(hù)層322、一金屬墊324和一聚酰亞胺(polyimide)層326。上述層的制造方法、材料和結(jié)構(gòu)可實質(zhì)上類似于圖4的揭示實施例，在此不再重復(fù)敘述。
[0070]有益地，沒有伸入第一介電層310A的底部SlOA1的密封環(huán)結(jié)構(gòu)316C可提供額外的空間以供電路繞線之用，以防止任何破裂進(jìn)入電路區(qū)302中。
[0071]圖6至圖9為圖1和3圖的關(guān)圖，其為依據(jù)圖4的本發(fā)明一或多個實施例的具有密封環(huán)結(jié)構(gòu)的半導(dǎo)體裝置300A的工藝剖面圖。
[0072]圖6顯示依據(jù)圖1的步驟102，提供一半導(dǎo)體基板301。上述半導(dǎo)體基板301具有一密封環(huán)區(qū)304和圍繞一電路區(qū)302的一切割道區(qū)306。半導(dǎo)體基板301可包括硅或元素半導(dǎo)體，例如砷化鎵(gallium arsenic)、磷化銦(indiumphosphide)、娃鍺(Si/Ge)或碳化娃(silicon carbide)。半導(dǎo)體基板301可還包括摻雜區(qū)，例如一 P型講、一 N型講和/或一摻雜有源區(qū)，例如P型重?fù)诫s(P+)有源區(qū)?？捎诎雽?dǎo)體基板301的上方形成例如晶體管、電阻和/或電容(圖未顯示)的元件結(jié)構(gòu)?？尚纬山佑|條狀物308，以將半導(dǎo)體基板301電性耦接至后續(xù)形成的密封環(huán)結(jié)構(gòu)318/316A/316B。
[0073]接著，于密封環(huán)區(qū)304、切割道區(qū)306和電路區(qū)302的上方形成一第一介電層310A，意即依據(jù)圖1的步驟104。第一介電層310A可具有如圖6所示的先形成的一底部SlOA1，和如圖7所示之后形成的一頂部310A2。第一介電層310A可包含多層的介電層310B。在本發(fā)明一實施例中，可利用常用的沉積工藝，例如化學(xué)氣相沉積(CVD)法和/或高密度等離子體CVD法形成介電層310B。在本發(fā)明一些實施例中，介電層310B可由介電常數(shù)介于
2.9和3.8之間的低介電常數(shù)(low-k)材料、介電常數(shù)介于2.5和2.9之間的超低介電常數(shù)(ULK)材料或低介電常數(shù)(low-k)材料的一些組合形成。
[0074]于密封環(huán)區(qū)304的上方形成密封環(huán)結(jié)構(gòu)的第一部分316A，且內(nèi)嵌于第一介電層310A的底部310仏中，意即依據(jù)圖1的步驟106。密封環(huán)結(jié)構(gòu)鄰接至電路區(qū)302，且密封環(huán)結(jié)構(gòu)和電路區(qū)302之間沒有其他的密封環(huán)結(jié)構(gòu)。在本發(fā)明一實施例中，第一部分316A具有一寬度Wl。本發(fā)明另一實施例中，密封環(huán)結(jié)構(gòu)還包括一第三部分(圖未顯示)，位于第一部分316A的下方。第三部分具有一寬度W3，其小于寬度Wl。
[0075]選擇性地于密封環(huán)區(qū)304中形成一外部密封環(huán)結(jié)構(gòu)318。外部密封環(huán)結(jié)構(gòu)318鄰接且圍繞密封環(huán)結(jié)構(gòu)的第一部分316A。外部密封環(huán)結(jié)構(gòu)318具有一寬度W4，介于2 μπι和4 μπι之間。外部密封環(huán)結(jié)構(gòu)318借由一寬度W5與密封環(huán)結(jié)構(gòu)316Α隔開。寬度W5介于2 μπι和4 μπι之間。
[0076]在本發(fā)明一些實施例中，于半導(dǎo)體基板301上方形成密封環(huán)結(jié)構(gòu)的第一部分316Α和外部密封環(huán)結(jié)構(gòu)318的同時，于電路區(qū)302中形成內(nèi)連線結(jié)構(gòu)。密封環(huán)結(jié)構(gòu)的第一部分316Α、外部密封環(huán)結(jié)構(gòu)318和內(nèi)連線結(jié)構(gòu)可包含不同堆疊的金屬層312和介層孔層314，設(shè)置于一個或多個介電層內(nèi)。可利用不同沉積工藝、圖案化工藝和蝕刻工藝形成金屬層312和介層孔層314。金屬層312和介層孔層314可包括一導(dǎo)電金屬，例如銷、銷合金、銅、銅合金或上述組合。
[0077]請參考圖7，于圖6所示的底部SlOA1上形成第一介電層310Α的頂部310Α2。利用交錯堆疊金屬層312和介層孔層314的方式，使外部密封環(huán)結(jié)構(gòu)318持續(xù)延伸進(jìn)入第一介電層310Α的頂部310Α2。于密封環(huán)結(jié)構(gòu)的第一部分316Α上方形成密封環(huán)結(jié)構(gòu)的第二部分316Β。也可利用交錯堆疊金屬層312和介層孔層314的方式，使密封環(huán)結(jié)構(gòu)的第二部分316Β內(nèi)嵌于第一介電層310Α的頂部310Α2中。在本發(fā)明一實施例中，第二部分316Β具有一寬度W2，介于4ym和1ym之間。第一部分316A具有一寬度W1，其小于寬度W2。在本發(fā)明一些實施例中，寬度Wl小于寬度W2的75%。本發(fā)明其他實施例中，第三部分的寬度W3小于W2的50%。
[0078]本發(fā)明又另一實施例中，半導(dǎo)體裝置300A可還包括一內(nèi)連線結(jié)構(gòu)、一元件結(jié)構(gòu)或一對準(zhǔn)標(biāo)記(圖未顯示)，設(shè)置于密封環(huán)區(qū)304中，且位于第二部分316B下方并鄰接至第一部分316A，意即介于第一部分316A和電路區(qū)302之間。上述元件結(jié)構(gòu)例如可包括一個或多個晶體管、電阻和/或電容(圖未顯示)，位于半導(dǎo)體基板301上方。有益地，具有較窄的第一部分316A的密封環(huán)結(jié)構(gòu)316A/316B可提供額外的空間以供功能性集成電路和電路繞線之用。
[0079]請參考圖8，于第一介電層310A的上方設(shè)置一第二介電層320A，意即依據(jù)圖1的步驟108。上述第一介電層310A和上述第二介電層320A具有不同的介電常數(shù)。在本發(fā)明一實施例中，上述第一介電層310A的介電常數(shù)小于上述第二介電層320A的介電常數(shù)。上述第二介電層320A可包含多層的介電層320B。本發(fā)明一實施例中，可利用常用的沉積工藝，例如化學(xué)氣相沉積(CVD)法和/或高密度等離子體CVD法形成介電層320B。在本發(fā)明一實施例中，介電層320B可由氧化物、未摻雜硅玻璃(USG)或二氧化硅形成。
[0080]利用交錯堆疊金屬層312和介層孔層314的方式，使外部密封環(huán)結(jié)構(gòu)318持續(xù)延伸進(jìn)入第二介電層320A。也可利用交錯堆疊金屬層312和介層孔層314的方式，使密封環(huán)結(jié)構(gòu)的第二部分316B內(nèi)嵌于第一介電層310A和第二介電層320A兩者之中，意即依據(jù)圖1的步驟110。在本發(fā)明一實施例中，半導(dǎo)體裝置300A可包括形成多個金屬層312，且密封環(huán)結(jié)構(gòu)的第二部分316B占據(jù)多個金屬層312的最上三層金屬層。第一部分316A占據(jù)剩余的金屬層312。在本發(fā)明另一實施例中，外部密封環(huán)結(jié)構(gòu)318占據(jù)全部的金屬層312。具有較寬的第二部分316B的密封環(huán)結(jié)構(gòu)316A/316B于密封環(huán)區(qū)304中提供強健的強度，以防止任何破裂會沿第一介電層310A和第二介電層320A的界面伸進(jìn)電路區(qū)302中。
[0081]請參考圖9，于第二部分320A、密封環(huán)結(jié)構(gòu)316A/316B和外部密封環(huán)結(jié)構(gòu)318的上方設(shè)置一保護(hù)層322。保護(hù)層322可包括一或多層，例如氮化硅或氮氧化硅。可利用常用的沉積工藝，例如化學(xué)氣相沉積(CVD)法沉積保護(hù)層322。沉積工藝之后的微影和蝕刻工藝以選擇性圖案化想要的結(jié)構(gòu)。保護(hù)層322避免或減少集成電路遭受濕氣、機械和輻射損害。
[0082]于保護(hù)層322的上方設(shè)置一金屬墊324。金屬墊324延伸穿過保護(hù)層322且與密封環(huán)結(jié)構(gòu)316A/316B的最上層的金屬層312接觸?？山栌衫缋娩X、銅或其合金構(gòu)成的濺鍍靶材的濺鍍沉積法的物理氣相沉積(PVD)法來沉積金屬墊324，接著利用微影和蝕刻工藝圖案化沉積層。
[0083]于保護(hù)層322和金屬墊324的上方設(shè)置一聚酰亞胺(polyimide)層326。聚酰亞胺(polyimide)層326可視為一壓力緩沖物，以降低組合工藝的壓力傳遞至保護(hù)層322。
[0084]圖10至圖13為第2和3圖的關(guān)系圖，其為依據(jù)圖5的本發(fā)明一或多個實施例的具有密封環(huán)結(jié)構(gòu)的半導(dǎo)體裝置300B的工藝剖面圖。上述層的制造方法、材料和結(jié)構(gòu)可實質(zhì)上類似于圖6至圖9揭示的實施例，在此不再重復(fù)敘述。
[0085]圖10顯示依據(jù)圖2的步驟202，提供一半導(dǎo)體基板301。上述半導(dǎo)體基板301具有一密封環(huán)區(qū)304和圍繞一電路區(qū)302的一切割道區(qū)306?？捎诎雽?dǎo)體基板301的上方形成例如晶體管、電阻和/或電容(圖未顯示)的元件結(jié)構(gòu)。形成接觸條狀物308，以將半導(dǎo)體基板301電性耦接至后續(xù)形成的密封環(huán)結(jié)構(gòu)318/316A/316B。
[0086]接著，于半導(dǎo)體基板301的密封環(huán)區(qū)304、切割道區(qū)306和電路區(qū)302的上方形成一第一介電層310A，意即依據(jù)圖2的步驟204。第一介電層310A可具有如圖10所示的先形成的一底部SlOA1，和如圖11所不之后形成的一頂部310A2。第一介電層310A可包含多層的介電層310B。在本發(fā)明一些實施例中，介電層310B可由介電常數(shù)介于2.9和3.8之間的低介電常數(shù)(low-k)材料、介電常數(shù)介于2.5和2.9之間的超低介電常數(shù)(ULK)材料或低介電常數(shù)(low-k)材料的一些組合形成。
[0087]于密封環(huán)區(qū)304中形成一外部密封環(huán)結(jié)構(gòu)318，且內(nèi)嵌于第一部分316A的底部31(^。外部密封環(huán)結(jié)構(gòu)318具有一寬度W4，介于2 μπι和4 μπι之間。于半導(dǎo)體基板301上方形成外部密封環(huán)結(jié)構(gòu)318的同時，于電路區(qū)302中形成內(nèi)連線結(jié)構(gòu)(圖未顯示)。外部密封環(huán)結(jié)構(gòu)318和內(nèi)連線結(jié)構(gòu)可包含不同堆疊的金屬層312和介層孔層314，設(shè)置于一個或多個介電層內(nèi)。內(nèi)連線結(jié)構(gòu)和外部密封環(huán)結(jié)構(gòu)318的層共用相同的金屬層312和介層孔層314?？衫貌煌练e工藝、圖案化工藝和蝕刻工藝形成金屬層312和介層孔層314。
[0088]請參考圖11，依序于圖10所示的底部31A1上形成第一介電層31A的頂部310Α2。利用交錯堆疊金屬層312和介層孔層314的方式，使外部密封環(huán)結(jié)構(gòu)318持續(xù)延伸進(jìn)入第一介電層310Α的頂部310Α2。也利用交錯堆疊金屬層312和介層孔層314的方式，形成密封環(huán)結(jié)構(gòu)316C且使其內(nèi)嵌于頂部31A2之中。密封環(huán)結(jié)構(gòu)316C并沒有伸入第一介電層31A的底部310仏。密封環(huán)結(jié)構(gòu)316C鄰接至電路區(qū)302。密封環(huán)結(jié)構(gòu)316C和電路區(qū)302之間沒有其他的密封環(huán)結(jié)構(gòu)。在本發(fā)明一實施例中，第一介電層310Α的底部SlOA1不包含任何的密封環(huán)結(jié)構(gòu)。
[0089]在本發(fā)明一實施例中，密封環(huán)結(jié)構(gòu)316C具有一寬度W2，介于4μπι和10 μπι之間。外部密封環(huán)結(jié)構(gòu)318借由一寬度W5與密封環(huán)結(jié)構(gòu)316C隔開。寬度W5介于2 μ m和4 μ m之間。
[0090]有益地，沒有伸入第一介電層310A的底部SlOA1的密封環(huán)結(jié)構(gòu)316C可提供額外的空間，以供功能性集成電路和電路繞線之用。本發(fā)明一實施例中，半導(dǎo)體裝置300B可還包括一內(nèi)連線結(jié)構(gòu)、一元件結(jié)構(gòu)或一對準(zhǔn)標(biāo)記(圖未顯示)，設(shè)置于密封環(huán)區(qū)304中，且位于密封環(huán)結(jié)構(gòu)316C下方。上述元件結(jié)構(gòu)例如可包括一個或多個晶體管、電阻和/或電容(圖未顯示)，位于半導(dǎo)體基板301上方。
[0091 ] 請參考圖12，于第一介電層310A上方設(shè)置一第二介電層320A，意即依據(jù)圖2的步驟206。上述第一介電層310A和上述第二介電層320A具有不同的介電常數(shù)。在本發(fā)明一實施例中，上述第一介電層310A的介電常數(shù)小于上述第二介電層320A的介電常數(shù)。上述第二介電層320A可包含多層的介電層320B。在本發(fā)明一實施例中，介電層320B可由氧化物、未摻雜硅玻璃(USG)或二氧化硅形成。
[0092]利用交錯堆疊金屬層312和介層孔層314的方式，使外部密封環(huán)結(jié)構(gòu)318和密封環(huán)結(jié)構(gòu)316C持續(xù)延伸進(jìn)入第二介電層320A。也可利用交錯堆疊金屬層312和介層孔層314的方式，使密封環(huán)結(jié)構(gòu)316C內(nèi)嵌于第一介電層310A的頂部310A2和第二介電層320A兩者之中，意即依據(jù)圖2的步驟208。在本發(fā)明一實施例中，半導(dǎo)體裝置300B可包括形成多個金屬層312，且密封環(huán)結(jié)構(gòu)316C占據(jù)多個金屬層312的最上三層金屬層。在本發(fā)明一實施例中，外部密封環(huán)結(jié)構(gòu)318占據(jù)全部的金屬層312。有益地，從第二介電層320A延伸進(jìn)入第一介電層310A的頂部310A2的密封環(huán)結(jié)構(gòu)316C于密封環(huán)區(qū)304中提供強健的強度以防止任何破裂會沿第一介電層310A和第二介電層320A的界面伸進(jìn)電路區(qū)302中。
[0093]請參考圖13，于第二部分320A的上方依序設(shè)置一保護(hù)層322、一金屬墊324和一聚酰亞胺(polyimide)層326。經(jīng)過上述工藝，形成半導(dǎo)體裝置300B。上述層的制造方法、材料和結(jié)構(gòu)可實質(zhì)上類似于圖9的揭示實施例，在此不再重復(fù)敘述。
[0094]在本發(fā)明一些實施例中，密封環(huán)結(jié)構(gòu)內(nèi)嵌于第二介電層和第一介電層的頂部兩者之中。上述密封環(huán)結(jié)構(gòu)的頂部可防止沿第一介電層和第二介電層的界面產(chǎn)生的破裂、剝落或分層現(xiàn)象。因此，可明顯地提升封裝工藝的良率。在本發(fā)明其他實施例中，密封環(huán)結(jié)構(gòu)的窄于頂部的底部形成于第一介電層中，以于密封環(huán)區(qū)中提供額外的空間以供功能性集成電路和電路繞線之用。
[0095]雖然本發(fā)明已以實施例揭示如上，然而其并非用以限定本發(fā)明，任何本領(lǐng)域技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作些許的更動與潤飾，因此本發(fā)明的保護(hù)范圍當(dāng)視隨附的權(quán)利要求所界定的范圍準(zhǔn)。
【權(quán)利要求】
1.一種半導(dǎo)體裝置，包括: 一基板，包括一電路區(qū)和一密封環(huán)區(qū)，該密封環(huán)區(qū)圍繞該電路區(qū)； 一第一介電層，設(shè)置于該密封環(huán)區(qū)的上方，該第一介電層具有一底部和位于該底部上方的一頂部； 一第二介電層，設(shè)置于該第一介電層的上方，其中該第一介電層和該第二介電層具有不同的介電常數(shù)； 一密封環(huán)結(jié)構(gòu)，內(nèi)嵌于該第二介電層和該第一介電層的該頂部兩者之中，其中該密封環(huán)結(jié)構(gòu)并未延伸至該第一介電層的該底部中；以及 一外部密封環(huán)結(jié)構(gòu)，內(nèi)嵌于該第二介電層和該第一介電層兩者之中，該外部密封環(huán)結(jié)構(gòu)圍繞該密封環(huán)結(jié)構(gòu)，且延伸至該第一介電層的該底部中。
2.如權(quán)利要求1所述的半導(dǎo)體裝置，其中該第一介電層的介電常數(shù)小于該第二介電層的介電常數(shù)。
3.如權(quán)利要求1所述的半導(dǎo)體裝置，其中該半導(dǎo)體裝置在該密封環(huán)結(jié)構(gòu)和該電路區(qū)之間缺乏任何其他密封環(huán)結(jié)構(gòu)。
4.如權(quán)利要求1所述的半導(dǎo)體裝置，還包括多個金屬層，位于該密封環(huán)區(qū)中，其中該密封環(huán)結(jié)構(gòu)占據(jù)所述多個金屬層的最上三層金屬層。
5.如權(quán)利要求1所述的半導(dǎo)體裝置，還包括多個金屬層，位于該密封環(huán)區(qū)中，其中該外部密封環(huán)結(jié)構(gòu)占據(jù)全部的所述多個金屬層。
6.如權(quán)利要求1所述的半導(dǎo)體裝置，還包括多個金屬層，位于該密封環(huán)區(qū)中，其中該外部密封環(huán)結(jié)構(gòu)占據(jù)所述多個金屬層的數(shù)量多于該密封環(huán)結(jié)構(gòu)占據(jù)所述多個金屬層的數(shù)量。
7.如權(quán)利要求1所述的半導(dǎo)體裝置，還包括一內(nèi)連線、一元件結(jié)構(gòu)或一對準(zhǔn)記號，位于該密封環(huán)區(qū)中，且位于該密封環(huán)結(jié)構(gòu)下方。
8.如權(quán)利要求1所述的半導(dǎo)體裝置，其中該密封環(huán)結(jié)構(gòu)具有內(nèi)嵌于該第一介電層的該頂部的一第一部分和內(nèi)嵌于該第二介電層的一第二部分，其中該第一部分包括: 至少一第一金屬層，定義出該第一部分的一第一寬度；以及 至少一第一介層孔層，直接位于該至少一第一金屬層上，該至少一第一介層孔層的一介層孔具有一寬度，其中該寬度小于該第一寬度； 該第二部分包括: 至少一第二金屬層，定義出該第二部分的一第二寬度，其中該第一部分的該第一寬度等于該第二部分的該第二寬度。
9.如權(quán)利要求8所述的半導(dǎo)體裝置，其中該外部密封環(huán)結(jié)構(gòu)具有內(nèi)嵌于該第一介電層的該頂部的一第三部分和內(nèi)嵌于該第二介電層的一第四部分，其中該第三部分包括: 至少一第三金屬層，定義出該第三部分的一第三寬度；以及 至少一第三介層孔層，直接位于該至少一第三金屬層上，該至少一第三介層孔層的一介層孔具有一寬度，其中該寬度小于該第三寬度； 該第四部分包括: 至少一第四金屬層，定義出該第四部分的一第四寬度，其中該第三寬度等于該第四寬度。
10.如權(quán)利要求1所述的半導(dǎo)體裝置，其中該密封環(huán)結(jié)構(gòu)的寬度大于或等于該外部密封環(huán)結(jié)構(gòu)的寬度。
【文檔編號】H01L23/28GK104485313SQ201410602989
【公開日】2015年4月1日 申請日期:2011年5月25日 優(yōu)先權(quán)日:2011年1月11日
【發(fā)明者】楊慶榮, 劉豫文, 唐修敏, 陳憲偉, 楊宗穎, 于宗源 申請人:臺灣積體電路制造股份有限公司
【專利摘要】本發(fā)明提供一種半導(dǎo)體裝置。上述半導(dǎo)體裝置包括一基板，包括一電路區(qū)和一密封環(huán)區(qū)，該密封環(huán)區(qū)圍繞該電路區(qū)；一第一介電層，設(shè)置于該密封環(huán)區(qū)的上方，該第一介電層具有一底部和位于該底部上方的一頂部；一第二介電層，設(shè)置于該第一介電層的上方，其中該第一介電層和該第二介電層具有不同的介電常數(shù)；以及一密封環(huán)結(jié)構(gòu)，內(nèi)嵌于該第二介電層和該第一介電層的該頂部兩者之中，其中該密封環(huán)結(jié)構(gòu)并未延伸至該第一介電層的該底部中；以及一外部密封環(huán)結(jié)構(gòu)，內(nèi)嵌于該第二介電層和該第一介電層兩者之中，該外部密封環(huán)結(jié)構(gòu)圍繞該密封環(huán)結(jié)構(gòu)，且延伸至該第一介電層的該底部中。本發(fā)明可明顯地提升封裝工藝的良率。
【專利說明】半導(dǎo)體裝置
[0001]本申請是申請?zhí)枮?01110148043.0、發(fā)明名稱為“半導(dǎo)體裝置”、申請日為2011年05月25日的發(fā)明專利申請的分案申請。
【技術(shù)領(lǐng)域】
[0002]本發(fā)明涉及一種半導(dǎo)體裝置及其制造方法，特別涉及一種密封環(huán)結(jié)構(gòu)及其形成方法，以保護(hù)集成電路芯片。
【背景技術(shù)】
[0003]在一集成電路(IC)工藝中，會先制造半導(dǎo)體晶片，每一個半導(dǎo)體晶片包括多個半導(dǎo)體芯片。制造半導(dǎo)體晶片之后，切割半導(dǎo)體晶片以分離出半導(dǎo)體芯片，以各別封裝每一個半導(dǎo)體芯片。
[0004]在切割和封裝工藝中，使用一密封環(huán)結(jié)構(gòu)以保護(hù)集成電路不受濕氣衰變、離子污染和損傷的影響。
[0005]在一些配置中，密封環(huán)結(jié)構(gòu)占據(jù)每一個半導(dǎo)體芯片的芯片面積的一巨大寬度。所以會減少每一個半導(dǎo)體芯片提供功能性電路的有效芯片面積。為了增加更多的有效芯片面積，必須增加每一個半導(dǎo)體芯片的芯片面積。因此，同一半導(dǎo)體晶片內(nèi)的芯片總數(shù)會變少，且每一個半導(dǎo)體芯片的成本會變高。
[0006]因此，在此【技術(shù)領(lǐng)域】中，有需要一種半導(dǎo)體裝置及其制造方法，以滿足上述需求且克服公知技術(shù)的缺點。
【發(fā)明內(nèi)容】
[0007]有鑒于此，本發(fā)明一實施例提供一種半導(dǎo)體裝置。上述半導(dǎo)體裝置包括一基板，包括一電路區(qū)和一密封環(huán)區(qū)，上述密封環(huán)區(qū)圍繞上述電路區(qū)。一密封環(huán)結(jié)構(gòu)，設(shè)置于上述密封環(huán)區(qū)的上方，上述密封環(huán)結(jié)構(gòu)具有一第一部分和位于上述第一部分上方的一第二部分，其中上述第一部分具有一寬度Wl，上述第二部分具有一寬度W2，且上述寬度Wl小于上述寬度
W2o
[0008]本發(fā)明另一實施例提供一種半導(dǎo)體裝置。上述半導(dǎo)體裝置一基板，包括一電路區(qū)和一密封環(huán)區(qū)，上述密封環(huán)區(qū)圍繞上述電路區(qū)。一第一介電層，設(shè)置于上述密封環(huán)區(qū)的上方，上述第一介電層具有一底部和位于上述底部上方的一頂部。一第二介電層，設(shè)置于上述第一介電層的上方，其中上述第一介電層和上述第二介電層具有不同的介電常數(shù)。一密封環(huán)結(jié)構(gòu)，內(nèi)嵌于上述第二介電層和上述第一介電層的上述頂部兩者之中，其中上述密封環(huán)結(jié)構(gòu)并未延伸至上述第一介電層的上述底部中。
[0009]本發(fā)明又另一實施例提供一種半導(dǎo)體裝置的制造方法。上述半導(dǎo)體裝置制造方法包括提供一基板，其具有一電路區(qū)和一密封環(huán)區(qū)。于上述密封環(huán)區(qū)的上方形成一第一介電層，上述第一介電層具有一底部和位于上述底部上方的一頂部。于上述第一介電層的上方形成一第二介電層，其中上述第一介電層和上述第二介電層具有不同的介電常數(shù)。形成一密封環(huán)結(jié)構(gòu)，內(nèi)嵌于上述密封環(huán)區(qū)中的上述第二介電層和上述第一介電層的上述頂部兩者之中。
[0010]本發(fā)明又再一實施例提供一種半導(dǎo)體裝置。上述半導(dǎo)體裝置包括一基板，包括一電路區(qū)和一密封環(huán)區(qū)，該密封環(huán)區(qū)圍繞該電路區(qū)；一第一介電層，設(shè)置于該密封環(huán)區(qū)的上方，該第一介電層具有一底部和位于該底部上方的一頂部；一第二介電層，設(shè)置于該第一介電層的上方，其中該第一介電層和該第二介電層具有不同的介電常數(shù)；以及一密封環(huán)結(jié)構(gòu)，內(nèi)嵌于該第二介電層和該第一介電層的該頂部兩者之中，其中該密封環(huán)結(jié)構(gòu)并未延伸至該第一介電層的該底部中；以及一外部密封環(huán)結(jié)構(gòu)，內(nèi)嵌于該第二介電層和該第一介電層兩者之中，該外部密封環(huán)結(jié)構(gòu)圍繞該密封環(huán)結(jié)構(gòu)，且延伸至該第一介電層的該底部中。
[0011 ] 在本發(fā)明的實施例中，密封環(huán)結(jié)構(gòu)內(nèi)嵌于第二介電層和第一介電層的頂部兩者之中。上述密封環(huán)結(jié)構(gòu)的頂部可防止沿第一介電層和第二介電層的界面產(chǎn)生的破裂、剝落或分層現(xiàn)象。因此，可明顯地提升封裝工藝的良率。在本發(fā)明其他實施例中，密封環(huán)結(jié)構(gòu)的窄于頂部的底部形成于第一介電層中，以于密封環(huán)區(qū)中提供額外的空間以供功能性集成電路和電路繞線之用。
【專利附圖】
【附圖說明】
[0012]圖1為依據(jù)本發(fā)明一實施例的具有密封環(huán)結(jié)構(gòu)的半導(dǎo)體裝置的制造方法的流程圖。
[0013]圖2為依據(jù)本發(fā)明另一實施例的具有密封環(huán)結(jié)構(gòu)的半導(dǎo)體裝置的制造方法的流程圖。
[0014]圖3為具有密封環(huán)結(jié)構(gòu)的兩個集成電路裸片的平面上視圖。
[0015]圖4和圖5為從圖3的C-C’切線得到本發(fā)明不同實施例的密封環(huán)結(jié)構(gòu)的剖面圖。
[0016]圖6至圖9為依據(jù)圖4的本發(fā)明實施例的具有密封環(huán)結(jié)構(gòu)的半導(dǎo)體裝置工藝剖面圖。
[0017]圖10至圖13為依據(jù)圖5的本發(fā)明實施例的具有密封環(huán)結(jié)構(gòu)的半導(dǎo)體裝置工藝剖面圖。
[0018]其中，附圖標(biāo)記說明如下:
[0019]100、200 ?方法；
[0020]102、104、106、108、110、202、204、206、208 ?步驟；
[0021]300A.300B?半導(dǎo)體裝置；
[0022]301?半導(dǎo)體基板；
[0023]302?電路區(qū)；
[0024]304?密封環(huán)區(qū)；
[0025]306?切割道區(qū)；
[0026]308?接觸條狀物；
[0027]310A?第一介電層；
[0028]SlOA1 ?底部；
[0029]31A2?頂部；
[0030]310B、320B ?介電層；
[0031]312?金屬層；
[0032]314?介層孔層；
[0033]316A?第一部分；
[0034]316B?第二部分；
[0035]316C?密封環(huán)結(jié)構(gòu)；
[0036]318?外部密封環(huán)結(jié)構(gòu)；
[0037]320A?第二介電層；
[0038]322?保護(hù)層；
[0039]324?金屬墊；
[0040]326?聚酰亞胺層；
[0041]W1、W2、W3、W4、W5 ?寬度。
【具體實施方式】
[0042]以下以各實施例詳細(xì)說明并伴隨著【專利附圖】
【附圖說明】的范例，做為本發(fā)明的參考依據(jù)。在附圖或說明書描述中，相似或相同的部分皆使用相同的圖號。且在附圖中，實施例的形狀或是厚度可擴大，并以簡化或是方便標(biāo)示。再者，附圖中各元件的部分將以分別描述說明之，值得注意的是，圖中未繪出或描述的元件，為所屬【技術(shù)領(lǐng)域】技術(shù)人員所知的形式。
[0043]于一半導(dǎo)體晶片上制造多個裸片。上述裸片借由裸片之間的切割道彼此分開。說明書中的“晶片” 一詞通常與半導(dǎo)體基板有關(guān)，而其上形成有不同層和元件結(jié)構(gòu)。在一些實施例中，半導(dǎo)體基板可包括娃或元素半導(dǎo)體，例如砷化鎵(gallium arsenic)、磷化銦(indium phosphide)、娃鍺(Si/Ge)或碳化娃(silicon carbide)。而上述不同層例如可包括介電層、摻雜層和/或多晶硅層。而上述元件結(jié)構(gòu)例如可包括晶體管、電阻和/或電容，其可能會或可能不會借由一內(nèi)連線層而內(nèi)部連接至額外有源電路。
[0044]請參考圖1，本發(fā)明一實施例的具有密封環(huán)結(jié)構(gòu)的半導(dǎo)體裝置的制造方法100起始于步驟102。步驟102提供一半導(dǎo)體基板。上述半導(dǎo)體基板具有一電路區(qū)和一密封環(huán)區(qū)。上述密封環(huán)區(qū)圍繞上述電路區(qū)。接著，進(jìn)行步驟104，于上述密封環(huán)區(qū)和上述電路區(qū)的上方，意即半導(dǎo)體基板的上方，形成一第一介電層。接著，進(jìn)行步驟106，形成一密封環(huán)結(jié)構(gòu)的一第一部分，且內(nèi)嵌于上述密封環(huán)區(qū)的第一介電層中。接著，進(jìn)行步驟108，于上述第一介電層的上方形成一第二介電層。在本發(fā)明一實施例中，第一介電層和第二介電層具有不同的介電常數(shù)。接著，進(jìn)行步驟110，形成上述密封環(huán)結(jié)構(gòu)的一第二部分，上述第二部分的寬度大于上述第一部分的寬度，且上述第二部分內(nèi)嵌于上述密封環(huán)區(qū)中的上述第一介電層和上述第二介電層兩者之中。上述密封環(huán)結(jié)構(gòu)的上述第二部分位于上述密封環(huán)結(jié)構(gòu)的上述第一部分的上方。也可于方法100的步驟之前、之中或之后提供其他層，導(dǎo)線、介層孔和結(jié)構(gòu)。在本發(fā)明其他實施例中，可以變更上述工藝的順序。
[0045]請參考圖2，本發(fā)明一實施例的具有密封環(huán)結(jié)構(gòu)的半導(dǎo)體裝置的制造方法200起始于步驟202。步驟202提供一半導(dǎo)體基板。上述半導(dǎo)體基板具有一電路區(qū)和一密封環(huán)區(qū)。上述密封環(huán)區(qū)圍繞上述電路區(qū)。接著，進(jìn)行步驟204，于上述密封環(huán)區(qū)和上述電路區(qū)的上方，意即半導(dǎo)體基板的上方，形成一第一介電層。上述第一介電層具有一頂部和一底部。接著，進(jìn)行步驟206，于上述第一介電層的上方形成一第二介電層。在本發(fā)明一實施例中，上述第一介電層和上述第二介電層具有不同的介電常數(shù)。接著，進(jìn)行步驟208，形成一密封環(huán)結(jié)構(gòu)，內(nèi)嵌于上述密封環(huán)區(qū)中的上述第二介電層和上述第一介電層的上述頂部兩者之中。密封環(huán)結(jié)構(gòu)沒有伸入密封環(huán)區(qū)的第一介電層的底部。在本發(fā)明一實施例中，第一介電層的上述底部不包括任何密封環(huán)結(jié)構(gòu)。也可于方法200的步驟之前、之中或之后提供其他層，導(dǎo)線、介層孔和結(jié)構(gòu)。在本發(fā)明其他實施例中，可以變更上述工藝的順序。
[0046]圖3為具有密封環(huán)結(jié)構(gòu)的兩個集成電路(IC)裸片的平面上視圖。一半導(dǎo)體裝置300A或300B包括一電路區(qū)302、一密封環(huán)區(qū)304和一切割道區(qū)306。圖4和圖5為從圖3的C-C’切線得到本發(fā)明不同實施例的密封環(huán)結(jié)構(gòu)的剖面圖。
[0047]請參考圖4，半導(dǎo)體裝置300A可包括一半導(dǎo)體基板301，其具有上述半導(dǎo)體基板具有一密封環(huán)區(qū)304和圍繞一電路區(qū)302的一切割道區(qū)306。在本發(fā)明一實施例中，密封環(huán)區(qū)304用以使一密封環(huán)結(jié)構(gòu)形成于其上，而電路區(qū)302用以形成至少一晶體管。半導(dǎo)體基板301可包括娃或元素半導(dǎo)體，例如砷化鎵(gallium arsenic)、磷化銦(indium phosphide)、娃鍺(Si/Ge)或碳化娃(silicon carbide)。半導(dǎo)體基板301可還包括摻雜區(qū)，例如一 P型阱、一 N型阱和/或一重?fù)诫s有源區(qū)，例如P型重?fù)诫s(P+)有源區(qū)。
[0048]半導(dǎo)體裝置300A可還包括形成于半導(dǎo)體基板301中的隔絕區(qū)，例如淺溝槽隔絕物(STI)或局部氧化隔絕物(LOCOS)，用以將有源區(qū)與半導(dǎo)體基板301的其他區(qū)域隔絕。在本發(fā)明一實施例中，有源區(qū)可來構(gòu)成一 N型金屬氧化物半導(dǎo)體(NMOS)元件或一 P型金屬氧化物半導(dǎo)體(PMOS)元件。
[0049]半導(dǎo)體裝置300A可還包括形成于半導(dǎo)體基板301上方的元件結(jié)構(gòu)，例如晶體管、電阻和/或電容(圖未顯示)。半導(dǎo)體裝置300A可還包括接觸條狀物308，以將半導(dǎo)體基板301電性耦接至后續(xù)形成的密封環(huán)結(jié)構(gòu)318/316A/316B。
[0050]半導(dǎo)體裝置300A包括設(shè)置于密封環(huán)區(qū)304、切割道區(qū)306和電路區(qū)302的上方的一第一介電層310A。第一介電層310A可包含多層的介電層310B。在本發(fā)明一些實施例中，介電層310B可由介電常數(shù)介于2.9和3.8之間的低介電常數(shù)(low_k)材料、介電常數(shù)介于2.5和2.9之間的超低介電常數(shù)(ULK)材料或低介電常數(shù)(low-k)材料的一些組合形成。通常來說，介電層310B的介電常數(shù)愈低，介電層會變得更易碎、更易于產(chǎn)生分層(delaminat1n)或破裂現(xiàn)象。
[0051]于第一介電層310A上方設(shè)置一第二介電層320A。上述第一介電層310A和上述第二介電層320A具有不同的介電常數(shù)。在本發(fā)明一實施例中，上述第一介電層310A的介電常數(shù)小于上述第二介電層320A的介電常數(shù)。上述第二介電層320A具有較第一介電層310A更多的耐受力，以降低對下方的集成電路(IC)的腐蝕或機械損傷。上述第二介電層320A可包含多層的介電層320B。在本發(fā)明一實施例中，介電層320B可由氧化物、未摻雜硅玻璃(USG)或二氧化硅形成。
[0052]請參考圖4，于密封環(huán)區(qū)304上方設(shè)置一密封環(huán)結(jié)構(gòu)316A/316B，且內(nèi)嵌于第一介電層310A和第二介電層320A兩者之中。密封環(huán)結(jié)構(gòu)316A/316B鄰接至電路區(qū)302，且密封環(huán)結(jié)構(gòu)316A/316B和電路區(qū)302之間沒有其他的密封環(huán)結(jié)構(gòu)。密封環(huán)結(jié)構(gòu)316A/316B具有一第一部分316A和位于第一部分316A的上方的一第二部分316B。第一部分316A內(nèi)嵌于第一介電層310A中，而第二部分316B內(nèi)嵌于第一介電層310A和第二介電層320A兩者之中。在本發(fā)明一實施例中，第二部分316B具有一寬度W2，介于4ym和1ym之間。第一部分316A具有一寬度W1，其小于寬度W2。在本發(fā)明一些實施例中，寬度Wl小于寬度W2的75%。本發(fā)明另一實施例中，密封環(huán)結(jié)構(gòu)316A/316B還包括一第三部分(圖未顯示)，位于第一部分316A下方的第三部分具有一寬度W3，其小于寬度Wl。在本發(fā)明一些實施例中，寬度W3小于W2的50%。本發(fā)明又另一實施例中，半導(dǎo)體裝置300A可還包括一內(nèi)連線結(jié)構(gòu)、一元件結(jié)構(gòu)或一對準(zhǔn)標(biāo)記(圖未顯示)，設(shè)置于密封環(huán)區(qū)304中，且位于第二部分316B下方并鄰接至第一部分316A，意即介于第一部分316A和電路區(qū)302之間。上述元件結(jié)構(gòu)例如可包括一個或多個晶體管、電阻和/或電容(圖未顯示)，位于半導(dǎo)體基板301上方。有益地，具有較窄的第一部分316A的密封環(huán)結(jié)構(gòu)316A/316B可于密封環(huán)區(qū)304中提供額外的空間以供功能性集成電路和電路繞線之用。具有較寬的第二部分316B的密封環(huán)結(jié)構(gòu)316A/316B于密封環(huán)區(qū)304中提供強健的強度以防止任何破裂會沿第一介電層310A和第二介電層320A的界面伸進(jìn)電路區(qū)302中。
[0053]半導(dǎo)體裝置300A可還包括一外部密封環(huán)結(jié)構(gòu)318，位于密封環(huán)區(qū)304中。外部密封環(huán)結(jié)構(gòu)318鄰接且圍繞密封環(huán)結(jié)構(gòu)316A/316B。外部密封環(huán)結(jié)構(gòu)318具有一寬度W4，介于2 μπι和4 μπι之間。外部密封環(huán)結(jié)構(gòu)318借由一寬度W5與密封環(huán)結(jié)構(gòu)316Α/316Β隔開。寬度W5介于2 μ m和4 μ m之間。
[0054]在本發(fā)明一些實施例中，于半導(dǎo)體基板301上方形成密封環(huán)結(jié)構(gòu)316A/316B和外部密封環(huán)結(jié)構(gòu)318的同時，于電路區(qū)302中形成內(nèi)連線結(jié)構(gòu)(圖未顯示)。密封環(huán)結(jié)構(gòu)316A/316B、外部密封環(huán)結(jié)構(gòu)318和內(nèi)連線結(jié)構(gòu)可包含不同堆疊的金屬層312和介層孔層314，設(shè)置于一個或多個介電層310B、320B內(nèi)的金屬層312和介層孔層314。金屬層312和介層孔層314可包括一導(dǎo)電金屬，例如鋁、鋁合金、銅、銅合金或上述組合。內(nèi)連線結(jié)構(gòu)和密封環(huán)結(jié)構(gòu)316A/316B的層和外部密封環(huán)結(jié)構(gòu)318共用相同的金屬層312和介層孔層314。內(nèi)連線結(jié)構(gòu)電性連接集成電路，且提供從集成電路至上方層的電性連接。密封環(huán)結(jié)構(gòu)316A/316B和外部密封環(huán)結(jié)構(gòu)318保護(hù)電路區(qū)302中的集成電路不受濕氣和污染的影響。另外，在切割裸片工藝期間，密封環(huán)結(jié)構(gòu)316A/316B和外部密封環(huán)結(jié)構(gòu)318保護(hù)電路區(qū)302不受損傷。在本發(fā)明一些實施例中，可省略外部密封環(huán)結(jié)構(gòu)318，使密封環(huán)結(jié)構(gòu)316A/316B成為電路區(qū)302和切割道區(qū)306之間的唯一密封環(huán)結(jié)構(gòu)。
[0055]在本發(fā)明一實施例中，半導(dǎo)體裝置300A可包括多個金屬層312，且密封環(huán)結(jié)構(gòu)316A/316B的第二部分316B占據(jù)多個金屬層312的數(shù)個最上層金屬層，例如占據(jù)最上三層金屬層。第一部分316A占據(jù)剩余的金屬層312。外部密封環(huán)結(jié)構(gòu)318占據(jù)全部的金屬層312。
[0056]請再參考圖4，于第二部分320A、密封環(huán)結(jié)構(gòu)316A/316B和外部密封環(huán)結(jié)構(gòu)318的上方設(shè)置一保護(hù)層322。保護(hù)層322可包括一或多層，例如氮化硅或氮氧化硅。保護(hù)層322避免或減少集成電路遭受濕氣、機械和福射損害。
[0057]于保護(hù)層322的上方設(shè)置一金屬墊324。金屬墊324延伸穿過保護(hù)層322且與密封環(huán)結(jié)構(gòu)316A/316B的最上層的金屬層312接觸?？捎貌煌练e、圖案化和蝕刻技術(shù)以及工藝形成金屬墊324的結(jié)構(gòu)。金屬墊324提供機械強度以保護(hù)保護(hù)層322和后續(xù)形成的聚酰亞胺(polyimide)層326之間的界面。有益地，金屬墊324具有降低在芯片使用切割工藝時，芯片邊緣破裂或者保護(hù)層322和聚酰亞胺(polyimide)層326之間的界面分層現(xiàn)象。
[0058]請再參考圖4，于保護(hù)層322和金屬墊324的上方設(shè)置一聚酰亞胺(polyimide)層326。聚酰亞胺(polyimide)層326可視為一壓力緩沖物，以降低組合工藝的壓力傳遞至保護(hù)層322。
[0059]有益地，具有較窄的第一部分316A的密封環(huán)結(jié)構(gòu)316A/316B于密封環(huán)區(qū)304中提供強健的強度以防止任何破裂會沿第一介電層310A和第二介電層320A的界面伸進(jìn)電路區(qū)302 中。
[0060]圖5為從圖3的半導(dǎo)體裝置300B的C_C’切線得到本發(fā)明不同實施例的密封環(huán)結(jié)構(gòu)的剖面圖。一部分的結(jié)構(gòu)可實質(zhì)上類似于圖4揭示的實施例，且共用結(jié)構(gòu)的說明在此不再重復(fù)敘述。
[0061]請參考圖5，半導(dǎo)體裝置300B可包括一半導(dǎo)體基板301，其具有上述半導(dǎo)體基板具有一密封環(huán)區(qū)304和圍繞一電路區(qū)302的一切割道區(qū)306。在本發(fā)明一實施例中，密封環(huán)區(qū)304用以使一密封環(huán)結(jié)構(gòu)形成于其上，而電路區(qū)302用以形成至少一晶體管。
[0062]半導(dǎo)體裝置300B可還包括形成于半導(dǎo)體基板301上方的元件結(jié)構(gòu)，例如晶體管、電阻和/或電容(圖未顯示)。半導(dǎo)體裝置300A可還包括接觸條狀物308，以將半導(dǎo)體基板301電性耦接至后續(xù)形成的外部密封環(huán)結(jié)構(gòu)318。
[0063]請再參考圖5，于密封環(huán)區(qū)304、切割道區(qū)306和電路區(qū)302的上方設(shè)置一第一介電層310A。第一介電層310A可具有一底部310AjP—頂部310A 2，且可包含多層的介電層310B。在本發(fā)明一些實施例中，介電層310B可由介電常數(shù)介于2.9和3.8之間的低介電常數(shù)(low-k)材料、介電常數(shù)介于2.5和2.9之間的超低介電常數(shù)(ULK)材料或低介電常數(shù)(low-k)材料的一些組合形成。
[0064]于第一介電層310A上方設(shè)置一第二介電層320A。上述第一介電層310A和上述第二介電層320A具有不同的介電常數(shù)。在本發(fā)明一實施例中，上述第一介電層310A的介電常數(shù)小于上述第二介電層320A的介電常數(shù)。上述第二介電層320A具有較第一介電層310A更多的耐受力，以降低對下方的集成電路(IC)的腐蝕或機械損傷。上述第二介電層320A可包含多層的介電層320B。在本發(fā)明一實施例中，介電層320B可由氧化物、未摻雜硅玻璃(USG)或二氧化硅形成。
[0065]請參考圖5，于密封環(huán)區(qū)304上方設(shè)置一密封環(huán)結(jié)構(gòu)316C，且內(nèi)嵌于第二介電層320A和第一介電層31A的頂部31A2兩者之中。密封環(huán)結(jié)構(gòu)316C并沒有伸入第一介電層310A的底部310Ai。密封環(huán)結(jié)構(gòu)316C鄰接至電路區(qū)302。密封環(huán)結(jié)構(gòu)316C和電路區(qū)302之間沒有其他的密封環(huán)結(jié)構(gòu)。在本發(fā)明一實施例中，第一介電層310A的底部SlOA1不包含任何的密封環(huán)結(jié)構(gòu)。密封環(huán)結(jié)構(gòu)316C具有一寬度W2，介于4μπι和ΙΟμπι之間。本發(fā)明又另一實施例中，半導(dǎo)體裝置300Β可還包括一內(nèi)連線結(jié)構(gòu)、一元件結(jié)構(gòu)或一對準(zhǔn)標(biāo)記(圖未顯示)，設(shè)置于密封環(huán)區(qū)304中，且位于密封環(huán)結(jié)構(gòu)316C下方。上述元件結(jié)構(gòu)例如可包括一個或多個晶體管、電阻和/或電容(圖未顯示)，位于半導(dǎo)體基板301上方。有益地，沒有伸入第一介電層310Α的底部SlOA1的密封環(huán)結(jié)構(gòu)316C可于密封環(huán)結(jié)構(gòu)316C下方提供額外的空間以供功能性集成電路和電路繞線于密封環(huán)區(qū)304中之用。另外，從第二介電層320A延伸進(jìn)入第一介電層310A的頂部310A2的密封環(huán)結(jié)構(gòu)316C于密封環(huán)區(qū)304中提供強健的強度以防止任何破裂會沿第一介電層310A和第二介電層320A的界面伸進(jìn)電路區(qū)302中。
[0066]半導(dǎo)體裝置300B可還包括一外部密封環(huán)結(jié)構(gòu)318，位于密封環(huán)區(qū)304中。外部密封環(huán)結(jié)構(gòu)318鄰接且圍繞密封環(huán)結(jié)構(gòu)316C。外部密封環(huán)結(jié)構(gòu)318具有一寬度W4，介于2 μπι和4μπι之間。外部密封環(huán)結(jié)構(gòu)318借由一寬度W5與密封環(huán)結(jié)構(gòu)316C隔開。寬度W5介于2 μπι和4 μπι之間。
[0067]在本發(fā)明一些實施例中，于半導(dǎo)體基板301上方形成密封環(huán)結(jié)構(gòu)316C和外部密封環(huán)結(jié)構(gòu)318的同時，于電路區(qū)302中形成內(nèi)連線結(jié)構(gòu)(圖未顯示)。密封環(huán)結(jié)構(gòu)316C、外部密封環(huán)結(jié)構(gòu)318和內(nèi)連線結(jié)構(gòu)可包含不同堆疊的金屬層312和介層孔層314，設(shè)置于一個或多個介電層310Β、320Β內(nèi)的金屬層312和介層孔層314。內(nèi)連線結(jié)構(gòu)和密封環(huán)結(jié)構(gòu)316Α/316Β的層和外部密封環(huán)結(jié)構(gòu)318共用相同的金屬層312和介層孔層314。在切割裸片工藝期間，密封環(huán)結(jié)構(gòu)316C和外部密封環(huán)結(jié)構(gòu)318保護(hù)電路區(qū)302不受損傷。在本發(fā)明一些實施例中，外部密封環(huán)結(jié)構(gòu)318圍繞密封環(huán)結(jié)構(gòu)316C以提供抵抗?jié)駳夂颓懈顡p傷。
[0068]在本發(fā)明一實施例中，半導(dǎo)體裝置300Β可于密封環(huán)區(qū)304中包括多個金屬層312，其中密封環(huán)結(jié)構(gòu)316C占據(jù)多個金屬層312的數(shù)個最上層金屬層，例如最上三層金屬層。外部密封環(huán)結(jié)構(gòu)318占據(jù)全部的金屬層312。
[0069]請再參考圖5，于第二部分320Α的上方依序設(shè)置一保護(hù)層322、一金屬墊324和一聚酰亞胺(polyimide)層326。上述層的制造方法、材料和結(jié)構(gòu)可實質(zhì)上類似于圖4的揭示實施例，在此不再重復(fù)敘述。
[0070]有益地，沒有伸入第一介電層310A的底部SlOA1的密封環(huán)結(jié)構(gòu)316C可提供額外的空間以供電路繞線之用，以防止任何破裂進(jìn)入電路區(qū)302中。
[0071]圖6至圖9為圖1和3圖的關(guān)圖，其為依據(jù)圖4的本發(fā)明一或多個實施例的具有密封環(huán)結(jié)構(gòu)的半導(dǎo)體裝置300A的工藝剖面圖。
[0072]圖6顯示依據(jù)圖1的步驟102，提供一半導(dǎo)體基板301。上述半導(dǎo)體基板301具有一密封環(huán)區(qū)304和圍繞一電路區(qū)302的一切割道區(qū)306。半導(dǎo)體基板301可包括硅或元素半導(dǎo)體，例如砷化鎵(gallium arsenic)、磷化銦(indiumphosphide)、娃鍺(Si/Ge)或碳化娃(silicon carbide)。半導(dǎo)體基板301可還包括摻雜區(qū)，例如一 P型講、一 N型講和/或一摻雜有源區(qū)，例如P型重?fù)诫s(P+)有源區(qū)?？捎诎雽?dǎo)體基板301的上方形成例如晶體管、電阻和/或電容(圖未顯示)的元件結(jié)構(gòu)?？尚纬山佑|條狀物308，以將半導(dǎo)體基板301電性耦接至后續(xù)形成的密封環(huán)結(jié)構(gòu)318/316A/316B。
[0073]接著，于密封環(huán)區(qū)304、切割道區(qū)306和電路區(qū)302的上方形成一第一介電層310A，意即依據(jù)圖1的步驟104。第一介電層310A可具有如圖6所示的先形成的一底部SlOA1，和如圖7所示之后形成的一頂部310A2。第一介電層310A可包含多層的介電層310B。在本發(fā)明一實施例中，可利用常用的沉積工藝，例如化學(xué)氣相沉積(CVD)法和/或高密度等離子體CVD法形成介電層310B。在本發(fā)明一些實施例中，介電層310B可由介電常數(shù)介于
2.9和3.8之間的低介電常數(shù)(low-k)材料、介電常數(shù)介于2.5和2.9之間的超低介電常數(shù)(ULK)材料或低介電常數(shù)(low-k)材料的一些組合形成。
[0074]于密封環(huán)區(qū)304的上方形成密封環(huán)結(jié)構(gòu)的第一部分316A，且內(nèi)嵌于第一介電層310A的底部310仏中，意即依據(jù)圖1的步驟106。密封環(huán)結(jié)構(gòu)鄰接至電路區(qū)302，且密封環(huán)結(jié)構(gòu)和電路區(qū)302之間沒有其他的密封環(huán)結(jié)構(gòu)。在本發(fā)明一實施例中，第一部分316A具有一寬度Wl。本發(fā)明另一實施例中，密封環(huán)結(jié)構(gòu)還包括一第三部分(圖未顯示)，位于第一部分316A的下方。第三部分具有一寬度W3，其小于寬度Wl。
[0075]選擇性地于密封環(huán)區(qū)304中形成一外部密封環(huán)結(jié)構(gòu)318。外部密封環(huán)結(jié)構(gòu)318鄰接且圍繞密封環(huán)結(jié)構(gòu)的第一部分316A。外部密封環(huán)結(jié)構(gòu)318具有一寬度W4，介于2 μπι和4 μπι之間。外部密封環(huán)結(jié)構(gòu)318借由一寬度W5與密封環(huán)結(jié)構(gòu)316Α隔開。寬度W5介于2 μπι和4 μπι之間。
[0076]在本發(fā)明一些實施例中，于半導(dǎo)體基板301上方形成密封環(huán)結(jié)構(gòu)的第一部分316Α和外部密封環(huán)結(jié)構(gòu)318的同時，于電路區(qū)302中形成內(nèi)連線結(jié)構(gòu)。密封環(huán)結(jié)構(gòu)的第一部分316Α、外部密封環(huán)結(jié)構(gòu)318和內(nèi)連線結(jié)構(gòu)可包含不同堆疊的金屬層312和介層孔層314，設(shè)置于一個或多個介電層內(nèi)。可利用不同沉積工藝、圖案化工藝和蝕刻工藝形成金屬層312和介層孔層314。金屬層312和介層孔層314可包括一導(dǎo)電金屬，例如銷、銷合金、銅、銅合金或上述組合。
[0077]請參考圖7，于圖6所示的底部SlOA1上形成第一介電層310Α的頂部310Α2。利用交錯堆疊金屬層312和介層孔層314的方式，使外部密封環(huán)結(jié)構(gòu)318持續(xù)延伸進(jìn)入第一介電層310Α的頂部310Α2。于密封環(huán)結(jié)構(gòu)的第一部分316Α上方形成密封環(huán)結(jié)構(gòu)的第二部分316Β。也可利用交錯堆疊金屬層312和介層孔層314的方式，使密封環(huán)結(jié)構(gòu)的第二部分316Β內(nèi)嵌于第一介電層310Α的頂部310Α2中。在本發(fā)明一實施例中，第二部分316Β具有一寬度W2，介于4ym和1ym之間。第一部分316A具有一寬度W1，其小于寬度W2。在本發(fā)明一些實施例中，寬度Wl小于寬度W2的75%。本發(fā)明其他實施例中，第三部分的寬度W3小于W2的50%。
[0078]本發(fā)明又另一實施例中，半導(dǎo)體裝置300A可還包括一內(nèi)連線結(jié)構(gòu)、一元件結(jié)構(gòu)或一對準(zhǔn)標(biāo)記(圖未顯示)，設(shè)置于密封環(huán)區(qū)304中，且位于第二部分316B下方并鄰接至第一部分316A，意即介于第一部分316A和電路區(qū)302之間。上述元件結(jié)構(gòu)例如可包括一個或多個晶體管、電阻和/或電容(圖未顯示)，位于半導(dǎo)體基板301上方。有益地，具有較窄的第一部分316A的密封環(huán)結(jié)構(gòu)316A/316B可提供額外的空間以供功能性集成電路和電路繞線之用。
[0079]請參考圖8，于第一介電層310A的上方設(shè)置一第二介電層320A，意即依據(jù)圖1的步驟108。上述第一介電層310A和上述第二介電層320A具有不同的介電常數(shù)。在本發(fā)明一實施例中，上述第一介電層310A的介電常數(shù)小于上述第二介電層320A的介電常數(shù)。上述第二介電層320A可包含多層的介電層320B。本發(fā)明一實施例中，可利用常用的沉積工藝，例如化學(xué)氣相沉積(CVD)法和/或高密度等離子體CVD法形成介電層320B。在本發(fā)明一實施例中，介電層320B可由氧化物、未摻雜硅玻璃(USG)或二氧化硅形成。
[0080]利用交錯堆疊金屬層312和介層孔層314的方式，使外部密封環(huán)結(jié)構(gòu)318持續(xù)延伸進(jìn)入第二介電層320A。也可利用交錯堆疊金屬層312和介層孔層314的方式，使密封環(huán)結(jié)構(gòu)的第二部分316B內(nèi)嵌于第一介電層310A和第二介電層320A兩者之中，意即依據(jù)圖1的步驟110。在本發(fā)明一實施例中，半導(dǎo)體裝置300A可包括形成多個金屬層312，且密封環(huán)結(jié)構(gòu)的第二部分316B占據(jù)多個金屬層312的最上三層金屬層。第一部分316A占據(jù)剩余的金屬層312。在本發(fā)明另一實施例中，外部密封環(huán)結(jié)構(gòu)318占據(jù)全部的金屬層312。具有較寬的第二部分316B的密封環(huán)結(jié)構(gòu)316A/316B于密封環(huán)區(qū)304中提供強健的強度，以防止任何破裂會沿第一介電層310A和第二介電層320A的界面伸進(jìn)電路區(qū)302中。
[0081]請參考圖9，于第二部分320A、密封環(huán)結(jié)構(gòu)316A/316B和外部密封環(huán)結(jié)構(gòu)318的上方設(shè)置一保護(hù)層322。保護(hù)層322可包括一或多層，例如氮化硅或氮氧化硅。可利用常用的沉積工藝，例如化學(xué)氣相沉積(CVD)法沉積保護(hù)層322。沉積工藝之后的微影和蝕刻工藝以選擇性圖案化想要的結(jié)構(gòu)。保護(hù)層322避免或減少集成電路遭受濕氣、機械和輻射損害。
[0082]于保護(hù)層322的上方設(shè)置一金屬墊324。金屬墊324延伸穿過保護(hù)層322且與密封環(huán)結(jié)構(gòu)316A/316B的最上層的金屬層312接觸?？山栌衫缋娩X、銅或其合金構(gòu)成的濺鍍靶材的濺鍍沉積法的物理氣相沉積(PVD)法來沉積金屬墊324，接著利用微影和蝕刻工藝圖案化沉積層。
[0083]于保護(hù)層322和金屬墊324的上方設(shè)置一聚酰亞胺(polyimide)層326。聚酰亞胺(polyimide)層326可視為一壓力緩沖物，以降低組合工藝的壓力傳遞至保護(hù)層322。
[0084]圖10至圖13為第2和3圖的關(guān)系圖，其為依據(jù)圖5的本發(fā)明一或多個實施例的具有密封環(huán)結(jié)構(gòu)的半導(dǎo)體裝置300B的工藝剖面圖。上述層的制造方法、材料和結(jié)構(gòu)可實質(zhì)上類似于圖6至圖9揭示的實施例，在此不再重復(fù)敘述。
[0085]圖10顯示依據(jù)圖2的步驟202，提供一半導(dǎo)體基板301。上述半導(dǎo)體基板301具有一密封環(huán)區(qū)304和圍繞一電路區(qū)302的一切割道區(qū)306?？捎诎雽?dǎo)體基板301的上方形成例如晶體管、電阻和/或電容(圖未顯示)的元件結(jié)構(gòu)。形成接觸條狀物308，以將半導(dǎo)體基板301電性耦接至后續(xù)形成的密封環(huán)結(jié)構(gòu)318/316A/316B。
[0086]接著，于半導(dǎo)體基板301的密封環(huán)區(qū)304、切割道區(qū)306和電路區(qū)302的上方形成一第一介電層310A，意即依據(jù)圖2的步驟204。第一介電層310A可具有如圖10所示的先形成的一底部SlOA1，和如圖11所不之后形成的一頂部310A2。第一介電層310A可包含多層的介電層310B。在本發(fā)明一些實施例中，介電層310B可由介電常數(shù)介于2.9和3.8之間的低介電常數(shù)(low-k)材料、介電常數(shù)介于2.5和2.9之間的超低介電常數(shù)(ULK)材料或低介電常數(shù)(low-k)材料的一些組合形成。
[0087]于密封環(huán)區(qū)304中形成一外部密封環(huán)結(jié)構(gòu)318，且內(nèi)嵌于第一部分316A的底部31(^。外部密封環(huán)結(jié)構(gòu)318具有一寬度W4，介于2 μπι和4 μπι之間。于半導(dǎo)體基板301上方形成外部密封環(huán)結(jié)構(gòu)318的同時，于電路區(qū)302中形成內(nèi)連線結(jié)構(gòu)(圖未顯示)。外部密封環(huán)結(jié)構(gòu)318和內(nèi)連線結(jié)構(gòu)可包含不同堆疊的金屬層312和介層孔層314，設(shè)置于一個或多個介電層內(nèi)。內(nèi)連線結(jié)構(gòu)和外部密封環(huán)結(jié)構(gòu)318的層共用相同的金屬層312和介層孔層314?？衫貌煌练e工藝、圖案化工藝和蝕刻工藝形成金屬層312和介層孔層314。
[0088]請參考圖11，依序于圖10所示的底部31A1上形成第一介電層31A的頂部310Α2。利用交錯堆疊金屬層312和介層孔層314的方式，使外部密封環(huán)結(jié)構(gòu)318持續(xù)延伸進(jìn)入第一介電層310Α的頂部310Α2。也利用交錯堆疊金屬層312和介層孔層314的方式，形成密封環(huán)結(jié)構(gòu)316C且使其內(nèi)嵌于頂部31A2之中。密封環(huán)結(jié)構(gòu)316C并沒有伸入第一介電層31A的底部310仏。密封環(huán)結(jié)構(gòu)316C鄰接至電路區(qū)302。密封環(huán)結(jié)構(gòu)316C和電路區(qū)302之間沒有其他的密封環(huán)結(jié)構(gòu)。在本發(fā)明一實施例中，第一介電層310Α的底部SlOA1不包含任何的密封環(huán)結(jié)構(gòu)。
[0089]在本發(fā)明一實施例中，密封環(huán)結(jié)構(gòu)316C具有一寬度W2，介于4μπι和10 μπι之間。外部密封環(huán)結(jié)構(gòu)318借由一寬度W5與密封環(huán)結(jié)構(gòu)316C隔開。寬度W5介于2 μ m和4 μ m之間。
[0090]有益地，沒有伸入第一介電層310A的底部SlOA1的密封環(huán)結(jié)構(gòu)316C可提供額外的空間，以供功能性集成電路和電路繞線之用。本發(fā)明一實施例中，半導(dǎo)體裝置300B可還包括一內(nèi)連線結(jié)構(gòu)、一元件結(jié)構(gòu)或一對準(zhǔn)標(biāo)記(圖未顯示)，設(shè)置于密封環(huán)區(qū)304中，且位于密封環(huán)結(jié)構(gòu)316C下方。上述元件結(jié)構(gòu)例如可包括一個或多個晶體管、電阻和/或電容(圖未顯示)，位于半導(dǎo)體基板301上方。
[0091 ] 請參考圖12，于第一介電層310A上方設(shè)置一第二介電層320A，意即依據(jù)圖2的步驟206。上述第一介電層310A和上述第二介電層320A具有不同的介電常數(shù)。在本發(fā)明一實施例中，上述第一介電層310A的介電常數(shù)小于上述第二介電層320A的介電常數(shù)。上述第二介電層320A可包含多層的介電層320B。在本發(fā)明一實施例中，介電層320B可由氧化物、未摻雜硅玻璃(USG)或二氧化硅形成。
[0092]利用交錯堆疊金屬層312和介層孔層314的方式，使外部密封環(huán)結(jié)構(gòu)318和密封環(huán)結(jié)構(gòu)316C持續(xù)延伸進(jìn)入第二介電層320A。也可利用交錯堆疊金屬層312和介層孔層314的方式，使密封環(huán)結(jié)構(gòu)316C內(nèi)嵌于第一介電層310A的頂部310A2和第二介電層320A兩者之中，意即依據(jù)圖2的步驟208。在本發(fā)明一實施例中，半導(dǎo)體裝置300B可包括形成多個金屬層312，且密封環(huán)結(jié)構(gòu)316C占據(jù)多個金屬層312的最上三層金屬層。在本發(fā)明一實施例中，外部密封環(huán)結(jié)構(gòu)318占據(jù)全部的金屬層312。有益地，從第二介電層320A延伸進(jìn)入第一介電層310A的頂部310A2的密封環(huán)結(jié)構(gòu)316C于密封環(huán)區(qū)304中提供強健的強度以防止任何破裂會沿第一介電層310A和第二介電層320A的界面伸進(jìn)電路區(qū)302中。
[0093]請參考圖13，于第二部分320A的上方依序設(shè)置一保護(hù)層322、一金屬墊324和一聚酰亞胺(polyimide)層326。經(jīng)過上述工藝，形成半導(dǎo)體裝置300B。上述層的制造方法、材料和結(jié)構(gòu)可實質(zhì)上類似于圖9的揭示實施例，在此不再重復(fù)敘述。
[0094]在本發(fā)明一些實施例中，密封環(huán)結(jié)構(gòu)內(nèi)嵌于第二介電層和第一介電層的頂部兩者之中。上述密封環(huán)結(jié)構(gòu)的頂部可防止沿第一介電層和第二介電層的界面產(chǎn)生的破裂、剝落或分層現(xiàn)象。因此，可明顯地提升封裝工藝的良率。在本發(fā)明其他實施例中，密封環(huán)結(jié)構(gòu)的窄于頂部的底部形成于第一介電層中，以于密封環(huán)區(qū)中提供額外的空間以供功能性集成電路和電路繞線之用。
[0095]雖然本發(fā)明已以實施例揭示如上，然而其并非用以限定本發(fā)明，任何本領(lǐng)域技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作些許的更動與潤飾，因此本發(fā)明的保護(hù)范圍當(dāng)視隨附的權(quán)利要求所界定的范圍準(zhǔn)。
【權(quán)利要求】
1.一種半導(dǎo)體裝置，包括: 一基板，包括一電路區(qū)和一密封環(huán)區(qū)，該密封環(huán)區(qū)圍繞該電路區(qū)； 一第一介電層，設(shè)置于該密封環(huán)區(qū)的上方，該第一介電層具有一底部和位于該底部上方的一頂部； 一第二介電層，設(shè)置于該第一介電層的上方，其中該第一介電層和該第二介電層具有不同的介電常數(shù)； 一密封環(huán)結(jié)構(gòu)，內(nèi)嵌于該第二介電層和該第一介電層的該頂部兩者之中，其中該密封環(huán)結(jié)構(gòu)并未延伸至該第一介電層的該底部中；以及 一外部密封環(huán)結(jié)構(gòu)，內(nèi)嵌于該第二介電層和該第一介電層兩者之中，該外部密封環(huán)結(jié)構(gòu)圍繞該密封環(huán)結(jié)構(gòu)，且延伸至該第一介電層的該底部中。
2.如權(quán)利要求1所述的半導(dǎo)體裝置，其中該第一介電層的介電常數(shù)小于該第二介電層的介電常數(shù)。
3.如權(quán)利要求1所述的半導(dǎo)體裝置，其中該半導(dǎo)體裝置在該密封環(huán)結(jié)構(gòu)和該電路區(qū)之間缺乏任何其他密封環(huán)結(jié)構(gòu)。
4.如權(quán)利要求1所述的半導(dǎo)體裝置，還包括多個金屬層，位于該密封環(huán)區(qū)中，其中該密封環(huán)結(jié)構(gòu)占據(jù)所述多個金屬層的最上三層金屬層。
5.如權(quán)利要求1所述的半導(dǎo)體裝置，還包括多個金屬層，位于該密封環(huán)區(qū)中，其中該外部密封環(huán)結(jié)構(gòu)占據(jù)全部的所述多個金屬層。
6.如權(quán)利要求1所述的半導(dǎo)體裝置，還包括多個金屬層，位于該密封環(huán)區(qū)中，其中該外部密封環(huán)結(jié)構(gòu)占據(jù)所述多個金屬層的數(shù)量多于該密封環(huán)結(jié)構(gòu)占據(jù)所述多個金屬層的數(shù)量。
7.如權(quán)利要求1所述的半導(dǎo)體裝置，還包括一內(nèi)連線、一元件結(jié)構(gòu)或一對準(zhǔn)記號，位于該密封環(huán)區(qū)中，且位于該密封環(huán)結(jié)構(gòu)下方。
8.如權(quán)利要求1所述的半導(dǎo)體裝置，其中該密封環(huán)結(jié)構(gòu)具有內(nèi)嵌于該第一介電層的該頂部的一第一部分和內(nèi)嵌于該第二介電層的一第二部分，其中該第一部分包括: 至少一第一金屬層，定義出該第一部分的一第一寬度；以及 至少一第一介層孔層，直接位于該至少一第一金屬層上，該至少一第一介層孔層的一介層孔具有一寬度，其中該寬度小于該第一寬度； 該第二部分包括: 至少一第二金屬層，定義出該第二部分的一第二寬度，其中該第一部分的該第一寬度等于該第二部分的該第二寬度。
9.如權(quán)利要求8所述的半導(dǎo)體裝置，其中該外部密封環(huán)結(jié)構(gòu)具有內(nèi)嵌于該第一介電層的該頂部的一第三部分和內(nèi)嵌于該第二介電層的一第四部分，其中該第三部分包括: 至少一第三金屬層，定義出該第三部分的一第三寬度；以及 至少一第三介層孔層，直接位于該至少一第三金屬層上，該至少一第三介層孔層的一介層孔具有一寬度，其中該寬度小于該第三寬度； 該第四部分包括: 至少一第四金屬層，定義出該第四部分的一第四寬度，其中該第三寬度等于該第四寬度。
10.如權(quán)利要求1所述的半導(dǎo)體裝置，其中該密封環(huán)結(jié)構(gòu)的寬度大于或等于該外部密封環(huán)結(jié)構(gòu)的寬度。
【文檔編號】H01L23/28GK104485313SQ201410602989
【公開日】2015年4月1日 申請日期:2011年5月25日 優(yōu)先權(quán)日:2011年1月11日
【發(fā)明者】楊慶榮, 劉豫文, 唐修敏, 陳憲偉, 楊宗穎, 于宗源 申請人:臺灣積體電路制造股份有限公司
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