一種FinFET制備方法
【專利摘要】本發(fā)明公開了一種FinFET制備方法，包括如下步驟：在一半導(dǎo)體襯底頂部依次沉積第一硬掩模層和第二硬掩模層；刻蝕第二硬掩模層，在第一硬掩模層之上保留有剩余第二硬掩模層；在剩余第二硬掩模層的側(cè)壁制備側(cè)墻；利用具有側(cè)墻的剩余第二硬掩模層為刻蝕掩模向下刻蝕至半導(dǎo)體襯底中，以在半導(dǎo)體襯底中形成若干鰭狀結(jié)構(gòu)；移除側(cè)墻，以將部分剩余的第一硬掩模層的上表面予以暴露；沉積氧化層并進(jìn)行平坦化處理，以使該氧化層的上表面與剩余第二硬掩模層的頂部平面齊平；移除剩余第二硬掩模層；回蝕氧化層，以將各鰭狀結(jié)構(gòu)的部分側(cè)壁予以外露。本發(fā)明通過引入spacer作為掩膜的一部分，優(yōu)化雙層硬質(zhì)掩膜的結(jié)構(gòu)，最終得到平坦的FinFET STI OX recess結(jié)構(gòu)。
【專利說明】-種FinFET制備方法

【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及半導(dǎo)體制備領(lǐng)域，具體涉及一種FinFET制備方法。

【背景技術(shù)】
[0002] 隨著半導(dǎo)體技術(shù)的不斷發(fā)展，傳統(tǒng)的平面性器件已經(jīng)不能滿足人們對(duì)高性能器件 的需求。Fin陽T (Fin Field-Effect Transistor,錯(cuò)式場效應(yīng)晶體管）是一種立體型器件， 包括在襯底上豎直形成的錯(cuò)W及與錯(cuò)相交的堆疊柵。該種設(shè)計(jì)可W大幅改善電路控制并減 少漏電流（leakage)，也可W大幅縮短晶體管的間長。由于FinFET具有功耗低，面積小的優(yōu) 點(diǎn)，目前已被各晶圓廠商所廣泛應(yīng)用。
[000引圖1為Fin陽T的立體結(jié)構(gòu)圖，1為襯底，2為刻蝕襯底1所形成的錯(cuò)狀結(jié)構(gòu)（Fin)， 3為填充在相鄰錯(cuò)狀結(jié)構(gòu)之間的氧化層，柵電極材料層4覆蓋在錯(cuò)狀結(jié)構(gòu)2和氧化層3之 上。在FinFET器件中，需要氧化層3具有較為平整的上表面。但是在目前工藝中，氧化層 3的頂面平整度很難滿足技術(shù)人員的需求。該是由于在采用濕法回蝕形成圖1所示的氧化 層3后，由于濕法刻蝕對(duì)氧化層的刻蝕比較高，在刻蝕過程中很難控制，導(dǎo)致氧化層的表面 不平整。
[0004] 因此，如何有效的改善錯(cuò)狀結(jié)構(gòu)之間的氧化層的平坦性一直為本領(lǐng)域技術(shù)人員致 力研究的方向。


【發(fā)明內(nèi)容】

[0005] 本發(fā)明提供了一種Fin陽T制備方法，其中，包括如下步驟：
[0006] 提供一半導(dǎo)體襯底，在所述半導(dǎo)體襯底頂部自下而上依次沉積有第一硬掩模層和 第二硬掩模層；
[0007] 進(jìn)行圖案化處理并刻蝕所述第二硬掩模層，在所述第一硬掩模層之上保留有剩余 第二硬掩模層；
[0008] 在所述剩余第二硬掩模層的側(cè)壁制備側(cè)墻；
[0009] 利用具有側(cè)墻的剩余第二硬掩模層為刻蝕掩模向下刻蝕至所述半導(dǎo)體襯底中，W 在所述半導(dǎo)體襯底中形成若干錯(cuò)狀結(jié)構(gòu)；
[0010] 移除所述側(cè)墻，W將部分剩余的第一硬掩模層的上表面予W暴露；
[0011] 沉積氧化層并進(jìn)行平坦化處理，W使該氧化層的上表面與剩余第二硬掩模層的頂 部平面齊平；
[0012] 移除剩余第二硬掩模層；
[0013] 回蝕所述氧化層，W將各所述錯(cuò)狀結(jié)構(gòu)的部分側(cè)壁予W外露。
[0014] 上述的方法，其中，所述第一硬掩模層為SiN。
[0015] 上述的方法，其中，所述第二硬掩模層為SiN、SiON、BN、無定形碳、TiN中的任意一 種材料。
[0016] 上述的方法，其中，所述第一硬掩模層和所述第二硬掩模層的厚度均大于looA。
[0017] 上述的方法，其中，所述側(cè)墻厚度至少大于5nm。
[0018] 上述的方法，其中，形成所述側(cè)墻的步驟包括：
[0019] 沉積一層側(cè)墻材料層，將第一硬掩模層和剩余第二硬掩模層暴露的表面進(jìn)行覆 蓋；
[0020] 對(duì)所述側(cè)墻材料層進(jìn)行刻蝕，并保留位于剩余第二硬掩模層側(cè)壁處的側(cè)墻材料層 W作為所述側(cè)墻。
[0021] 上述的方法，其中，采用濕法刻蝕工藝或者等離子刻蝕工藝回蝕所述氧化層。
[0022] 上述的方法，其中，所述平坦化處理為化學(xué)機(jī)械研磨。
[0023] 上述的方法，其中，所述方法還包括：
[0024] 移除所述第一硬掩模層，并沉積柵極材料層。

【專利附圖】

【附圖說明】
[00巧]通過閱讀參照W下附圖對(duì)非限制性實(shí)施例所作的詳細(xì)描述，本發(fā)明及其特征、外 形和優(yōu)點(diǎn)將會(huì)變得更明顯。在全部附圖中相同的標(biāo)記指示相同的部分。并未刻意按照比例 繪制附圖，重點(diǎn)在于示出本發(fā)明的主旨。
[0026] 圖1為Fin陽T器件的立體結(jié)構(gòu)圖；
[0027] 圖2A - 2H為本發(fā)明提供的一種Fin陽T制備方法的流程圖。

【具體實(shí)施方式】
[0028] 在下文的描述中，給出了大量具體的細(xì)節(jié)W便提供對(duì)本發(fā)明更為徹底的理解。然 而，對(duì)于本領(lǐng)域技術(shù)人員而言顯而易見的是，本發(fā)明可W無需一個(gè)或多個(gè)該些細(xì)節(jié)而得W 實(shí)施。在其他的例子中，為了避免與本發(fā)明發(fā)生混淆，對(duì)于本領(lǐng)域公知的一些技術(shù)特征未進(jìn) 行描述。
[0029] 為了徹底理解本發(fā)明，將在下列的描述中提出詳細(xì)的步驟W及詳細(xì)的結(jié)構(gòu)，W便 闡釋本發(fā)明的技術(shù)方案。本發(fā)明的較佳實(shí)施例詳細(xì)描述如下，然而除了該些詳細(xì)描述外，本 發(fā)明還可W具有其他實(shí)施方式。
[0030] 本發(fā)明提供了一種用于形成錯(cuò)式場效應(yīng)晶體管的方法，具體如下。
[0031] 首先，參照圖2A所示，提供一半導(dǎo)體襯底100,在該半導(dǎo)體襯底100的頂部自下而 上依次制備有第一硬掩模層101和第二硬掩模層102?？蛇x但非限制，第一硬掩模層101為 SiN ;第二硬掩模層102為SiN、SiON、BN、無定形碳、TiN中的任意一種材料。進(jìn)一步優(yōu)選的， 上述的第一硬掩模層101和第二硬掩模層102厚度均大于IGG應(yīng)。
[0032] 之后，進(jìn)行圖案化處理并刻蝕第二硬掩模層102,在第一硬掩模層101之上保留有 剩余第二硬掩模層102'，如圖2B所示。具體的，可在第二硬掩模層102頂部涂覆一層光刻 膠，進(jìn)行曝光顯影工藝，在光刻膠中形成若干開口，并W具有開口的光刻膠向下進(jìn)行刻蝕至 第一硬掩模層101的上表面停止，W形成圖2B所示的結(jié)構(gòu)。
[0033] 在剩余第二硬掩模層102'的側(cè)壁制備側(cè)墻103,如圖2C所示。具體的，制備側(cè)墻 103的步驟包括；沉積一層側(cè)墻材料層，將第一硬掩模層101和剩余第二硬掩模層102'暴 露的表面進(jìn)行覆蓋；之后對(duì)側(cè)墻材料層進(jìn)行刻蝕，并保留位于剩余第二硬掩模層102'側(cè)壁 處的側(cè)墻材料層W作為側(cè)墻103?？蛇x但非限制，該側(cè)墻103的厚度至少大于5nm。
[0034] 利用具有側(cè)墻103的剩余第二硬掩模層102'為刻蝕掩模向下刻蝕至半導(dǎo)體襯底 100中，W在半導(dǎo)體襯底100中形成若干錯(cuò)狀結(jié)構(gòu)（Fin) 100a，如圖2D所示。
[00巧]移除側(cè)墻103, W將部分剩余的第一硬掩模層101的上表面予W暴露，如圖2E所 示。在本發(fā)明中，由于側(cè)墻103與第一硬掩模層101、剩余第二硬掩模層102'的材質(zhì)均不相 同，因此在移除側(cè)墻103的過程中，錯(cuò)狀結(jié)構(gòu)100a、第一硬掩模層101和剩余第二硬掩模層 102'受到的損傷較小。
[0036] 沉積氧化層104并進(jìn)行平坦化處理，W使該氧化層104的上表面與剩余第二硬掩 模層102'的頂部平面齊平，如圖2F所示?？蛇x但非限制，可選用化學(xué)機(jī)械研磨（CMP)來對(duì) 氧化層104進(jìn)行平坦化處理至剩余第二硬掩模層102'的頂部平面。
[0037] 移除剩余第二硬掩模層102'，如圖2G所示。由于剩余第二硬掩模層102'的材質(zhì) 與氧化層104明顯不同，例如當(dāng)剩余第二硬掩模層102'為無定形碳時(shí)，可在高溫下通入氧 氣，無定形碳與氧氣生成氣態(tài)的二氧化碳即可實(shí)現(xiàn)移除剩余第二硬掩模層102'。
[003引回蝕氧化層104, W將各錯(cuò)狀結(jié)構(gòu)100a的側(cè)壁予W外露，同時(shí)在相鄰錯(cuò)狀結(jié)構(gòu) 100a之間區(qū)域的底部保留部分氧化層104,如圖2H所示。可選但非限制，可采用濕法刻蝕 工藝或者等離子刻蝕工藝回蝕氧化層104。在回蝕氧化層104的過程中，由于在頂部保留有 剩余的第一硬掩模層101，因此可保護(hù)錯(cuò)狀結(jié)構(gòu)100a免受刻蝕損傷，同時(shí)氧化層104經(jīng)回蝕 時(shí)，也能具有一較為平坦的表面。
[0039] 完成上述步驟后，可選的進(jìn)行如下步驟：移除剩余的一硬掩模層101，之后沉積柵 極材料層，進(jìn)而可形成圖1所示的結(jié)構(gòu)。
[0040] 綜上所述，由于本發(fā)明采用了如上技術(shù)方案，通過引入spacer作為掩模的一部 分，優(yōu)化雙層硬質(zhì)掩模的結(jié)構(gòu)，最終得到平坦的Fin陽T STI 0X recess結(jié)構(gòu)。
[0041] W上對(duì)本發(fā)明的較佳實(shí)施例進(jìn)行了描述。需要理解的是，本發(fā)明并不局限于上述 特定實(shí)施方式，其中未盡詳細(xì)描述的設(shè)備和結(jié)構(gòu)應(yīng)該理解為用本領(lǐng)域中的普通方式予W實(shí) 施；任何熟悉本領(lǐng)域的技術(shù)人員，在不脫離本發(fā)明技術(shù)方案范圍情況下，都可利用上述掲示 的方法和技術(shù)內(nèi)容對(duì)本發(fā)明技術(shù)方案做出許多可能的變動(dòng)和修飾，或修改為等同變化的等 效實(shí)施例，該并不影響本發(fā)明的實(shí)質(zhì)內(nèi)容。因此，凡是未脫離本發(fā)明技術(shù)方案的內(nèi)容，依據(jù) 本發(fā)明的技術(shù)實(shí)質(zhì)對(duì)W上實(shí)施例所做的任何簡單修改、等同變化及修飾，均仍屬于本發(fā)明 技術(shù)方案保護(hù)的范圍內(nèi)。
【權(quán)利要求】
1. 一種FinFET制備方法，其特征在于，包括如下步驟： 提供一半導(dǎo)體襯底，在所述半導(dǎo)體襯底頂部自下而上依次沉積有第一硬掩模層和第二 硬掩模層； 進(jìn)行圖案化處理并刻蝕所述第二硬掩模層，在所述第一硬掩模層之上保留有剩余第二 硬掩模層； 在所述剩余第二硬掩模層的側(cè)壁制備側(cè)墻； 利用具有側(cè)墻的剩余第二硬掩模層為刻蝕掩模向下刻蝕至所述半導(dǎo)體襯底中，以在所 述半導(dǎo)體襯底中形成若干鰭狀結(jié)構(gòu)； 移除所述側(cè)墻，以將部分剩余的第一硬掩模層的上表面予以暴露； 沉積氧化層并進(jìn)行平坦化處理，以使該氧化層的上表面與剩余第二硬掩模層的頂部平 面齊平； 移除剩余第二硬掩模層； 回蝕所述氧化層，以將各所述鰭狀結(jié)構(gòu)的部分側(cè)壁予以外露。
2. 如權(quán)利要求1所述的方法，其特征在于，所述第一硬掩模層為SiN。
3. 如權(quán)利要求1所述的方法，其特征在于，所述第二硬掩模層為SiN、SiON、BN、無定形 碳、TiN中的任意一種材料。
4. 如權(quán)利要求1所述的方法，其特征在于，所述第一硬掩模層和所述第二硬掩模層的 厚度均大于1〇〇Α"
5. 如權(quán)利要求1所述的方法，其特征在于，所述側(cè)墻厚度至少大于5nm。
6. 如權(quán)利要求1所述的方法，其特征在于，形成所述側(cè)墻的步驟包括： 沉積一層側(cè)墻材料層，將第一硬掩膜層和剩余第二硬掩模層暴露的表面進(jìn)行覆蓋； 對(duì)所述側(cè)墻材料層進(jìn)行刻蝕，并保留位于剩余第二硬掩模層側(cè)壁處的側(cè)墻材料層以作 為所述側(cè)墻。
7. 如權(quán)利要求1所述的方法，其特征在于，采用濕法刻蝕工藝或者等離子刻蝕工藝回 蝕所述氧化層。
8. 如權(quán)利要求1所述的方法，其特征在于，所述平坦化處理為化學(xué)機(jī)械研磨。
9. 如權(quán)利要求1所述的方法，其特征在于，所述方法還包括： 移除所述第一硬掩膜層，并沉積柵極材料層。
【文檔編號(hào)】H01L29/78GK104465398SQ201410710202
【公開日】2015年3月25日 申請日期:2014年11月28日 優(yōu)先權(quán)日:2014年11月28日
【發(fā)明者】鮑宇 申請人:上海華力微電子有限公司