內(nèi)嵌式封裝體結(jié)構(gòu)的制作方法
【專利摘要】本實(shí)用新型揭露一種內(nèi)嵌式封裝體結(jié)構(gòu)，其包括：至少一封裝體，所述封裝體包括至少一內(nèi)嵌座體，所述內(nèi)嵌座體具有至少一連接端口，所述連接端口開放于所述封裝體外側(cè)。本實(shí)用新型特點(diǎn)在于，改進(jìn)現(xiàn)有系統(tǒng)級(jí)封裝結(jié)構(gòu)將多顆IC封裝整合于同一封裝體時(shí)所發(fā)生因單一IC故障而導(dǎo)致整顆封裝體報(bào)廢的缺失，可方便組裝、擴(kuò)充、測(cè)試與替換IC零件，同時(shí)具有縮短工藝時(shí)間、降低積熱、節(jié)省成本以及增加良率的功效。
【專利說明】內(nèi)嵌式封裝體結(jié)構(gòu)
【技術(shù)領(lǐng)域】
[0001]本實(shí)用新型涉及一種封裝體結(jié)構(gòu)，尤其涉及一種具有內(nèi)嵌座體的整合式封裝體結(jié)構(gòu)。
【背景技術(shù)】
[0002]近年來的半導(dǎo)體封裝技術(shù)包括有二維的系統(tǒng)單芯片(System on Chip ；SoC)，目的在于將電子系統(tǒng)集成于單一芯片的集成電路，并具有低功耗、高性能、實(shí)裝面積小的優(yōu)點(diǎn)，但系統(tǒng)單芯片的設(shè)計(jì)時(shí)間太長，且不同元件封裝于同一顆IC上，其所生產(chǎn)的1C，仍占有相當(dāng)大面積，其應(yīng)用范圍有限。
[0003]而系統(tǒng)級(jí)封裝(System in Package ;SiP)為新型的封裝技術(shù),可將一個(gè)系統(tǒng)或子系統(tǒng)的全部或大部分電子功能配置在整合型基板，相較于SOC更具有小型化、高功能、開發(fā)周期短、低價(jià)格的優(yōu)點(diǎn)，其中，系統(tǒng)級(jí)封裝包括三維整合型的系統(tǒng)級(jí)封裝(SiP) 3D IC,以及同為3D整合型的硅穿孔(Through Silicon Via ；TSV) 3D IC等3種技術(shù)。
[0004]但硅穿孔3D IC技術(shù)，技術(shù)門檻與制造成本仍太高，應(yīng)用尚未廣泛，故目前以如多芯片封裝(Mult1-chip Package ;MCP)技術(shù)、芯片堆疊(Stack Die)、層疊封裝(Package onPackage ;PoP)、PiP (Package in Package)、內(nèi)埋式基板(Embedded Substrate)等技術(shù)為業(yè)界主流技術(shù)。
[0005]前述如MCP等技術(shù)的系統(tǒng)極封裝工藝，皆是將多顆IC整合于一封裝體內(nèi)，惟，整合前的IC通常并非皆為已知的良好芯片(known good die)，欲將所有IC整合必然面臨整合前后的復(fù)雜測(cè)試過程以及散熱的問題，更甚者，當(dāng)任一 IC故障，則所述3D IC只能整顆報(bào)廢。
[0006]因此，如何在目前的系統(tǒng)級(jí)封裝技術(shù)提出一解決方案，實(shí)為一亟欲解決的問題。實(shí)用新型內(nèi)容
[0007]有鑒于現(xiàn)有技術(shù)的缺失，本實(shí)用新型的目的在于提供一種便于組裝、擴(kuò)充、測(cè)試與替換的封裝結(jié)構(gòu)。
[0008]為達(dá)上述目的，本實(shí)用新型提供一種內(nèi)嵌式封裝體結(jié)構(gòu)，其包括:
[0009]至少一封裝體，所述封裝體包括至少一第一內(nèi)嵌座體，所述第一內(nèi)嵌座體具有至少一連接端口，所述連接端口開放于所述封裝體外側(cè)。
[0010]上述的內(nèi)嵌式封裝體結(jié)構(gòu)，其中所述封裝體更包括至少一第一電路基板與所述第一內(nèi)嵌座體連接。
[0011]上述的內(nèi)嵌式封裝體結(jié)構(gòu)，其中更包括至少一中介層及至少一連接件，所述中介層設(shè)于所述封裝體一表面以連接一第一電子載體，所述連接件電性連接個(gè)別的所述封裝體與所述第一電子載體。
[0012]上述的內(nèi)嵌式封裝體結(jié)構(gòu)，其中所述第一電子載體為電路板或芯片或電子元件或封裝元件，所述第一電子載體與所述封裝體的所述連接端口電性連接。[0013]上述的內(nèi)嵌式封裝體結(jié)構(gòu)，其中所述中介層為散熱膏或硅基板或墊片或薄膜。
[0014]上述的內(nèi)嵌式封裝體結(jié)構(gòu)，其中所述連接件為導(dǎo)電膠或電線或運(yùn)用線路重布技術(shù)的鍍線。
[0015]上述的內(nèi)嵌式封裝體結(jié)構(gòu)，其中所述內(nèi)嵌座體為固態(tài)封模材料或射出成型的公座或母座。
[0016]上述的內(nèi)嵌式封裝體結(jié)構(gòu)，其中所述至少一第一電子載體或所述封裝體上更包括一濺鍍處理層，或所述封裝體或所述至少一第一電子載體之間更包括一金屬材質(zhì)層。
[0017]上述的內(nèi)嵌式封裝體結(jié)構(gòu)，其中所述電路基板為能夠移除的金屬載板或可圖案化的金屬載板。
[0018]上述的內(nèi)嵌式封裝體結(jié)構(gòu)，其中所述封裝體更包括設(shè)于所述連接端口中而與內(nèi)嵌座體接合的至少一端子，所述端子與所述電路基板的金屬接點(diǎn)電性連接。
[0019]本實(shí)用新型特色在于，改進(jìn)現(xiàn)有將IC整個(gè)于同一顆封裝體內(nèi)卻導(dǎo)致單一 IC故障而整顆IC報(bào)廢的缺失，以高腳數(shù)(high pin count)的內(nèi)嵌式封裝體為載體，并通過將周邊IC插接于連接端口，通過可依照不同功能的需求而插接周邊1C、模塊、控制器(ContiOller)，亦或以排線連接至其他系統(tǒng)或裝置，進(jìn)而達(dá)到方便組裝、擴(kuò)充、測(cè)試與替換IC零件的優(yōu)點(diǎn)，因此，本實(shí)用新型具有縮短工藝時(shí)間、降低積熱、節(jié)省成本以及增加良率的功效。
[0020]以下結(jié)合附圖和具體實(shí)施例對(duì)本實(shí)用新型進(jìn)行詳細(xì)描述，但不作為對(duì)本實(shí)用新型的限定。
【專利附圖】

【附圖說明】
[0021]圖1-1:為本發(fā)明工藝第一實(shí)施例的組裝示意圖(一)；
[0022]圖1-2:為本發(fā)明工藝第一實(shí)施例的組裝示意圖(二)；
[0023]圖2:為本發(fā)明工藝第一實(shí)施例以另一態(tài)樣的內(nèi)嵌座體來實(shí)施的組裝示意圖(一)；
[0024]圖3:為本發(fā)明工藝第一實(shí)施例以另一態(tài)樣的內(nèi)嵌座體來實(shí)施的組裝示意圖(二)；
[0025]圖4:為本發(fā)明工藝第一實(shí)施例的組裝示意圖(三)；
[0026]圖5:為本發(fā)明工藝第一實(shí)施例以另一態(tài)樣的封裝體來實(shí)施的組裝示意圖(一)；
[0027]圖6:為本發(fā)明工藝第一實(shí)施例以另一態(tài)樣的封裝體來實(shí)施的組裝示意圖(二)；
[0028]圖7:為本發(fā)明工藝第二實(shí)施例的組裝示意圖(一)；
[0029]圖8:為本發(fā)明工藝第二實(shí)施例的組裝示意圖(二)；
[0030]圖9:為本發(fā)明工藝第二實(shí)施例的組裝示意圖(三)；
[0031]圖10:為本發(fā)明工藝第三實(shí)施例的組裝示意圖；
[0032]圖11:為本發(fā)明結(jié)構(gòu)第三實(shí)施例再擴(kuò)充示意圖；
[0033]圖12:為本發(fā)明結(jié)構(gòu)的組合圖。
[0034]其中，附圖標(biāo)記
[0035]連接端口.ll、llb、llc、lld、lle、llf、lly、llz
[0036]第一內(nèi)嵌座體.l、la、lb、ld、le、lf、lz
[0037]第二內(nèi)嵌座體.1c
[0038]金屬接點(diǎn).21、21z、22[0039]第一電路基板.2、2b、2d、2e、2f、2z
[0040]第二電路基板.2c
[0041]封裝體.3、3a、3b、3d、3e、3f、3z
[0042]中介層.4
[0043]第一電子載體.5、5a
[0044]第二電子載體.7、7a
[0045]第三電子載體.8
[0046]Micro-USB接頭.a連接組件.b芯片.c
[0047]電子元件.d端子.P
【具體實(shí)施方式】
[0048]為了能更進(jìn)一步了解本實(shí)用新型的特征及技術(shù)內(nèi)容，請(qǐng)參閱以下有關(guān)本實(shí)用新型的詳細(xì)說明與附圖，然而所附的附圖僅提供參考與說明用，并非用來對(duì)本實(shí)用新型加以限制。
[0049]首先請(qǐng)參照?qǐng)D1-1至圖6，說明本實(shí)用新型內(nèi)嵌式封裝體結(jié)構(gòu)的第一實(shí)施例，而為使本實(shí)用新型內(nèi)容更易于了解，底下以制作一種USB3.0 / MiciO-USB雙接頭快閃存儲(chǔ)碟的步驟為例說明。
[0050]如圖1-1所示，本實(shí)用新型結(jié)構(gòu)包括一封裝體3，所述封裝體包括具有多個(gè)連接端口 11的一第一內(nèi)嵌座體I及一電路基板2,所述電路基板2具有快閃記憶體芯片(圖未不出)、控制電路(圖未示出)及USB2.0、USB3.0金屬接點(diǎn)21、22，所述第一內(nèi)嵌座體I可為固態(tài)封模材料(Epoxy Molding Compound,EMC)或射出成型的公座或母座，以下則皆以母座為實(shí)施來說明；此時(shí)，這些連接端口 11尚未外露于所述封裝體3外側(cè)；
[0051]如圖1-2所示，所述封裝體的連接端口 11是可采用切割的方式外露，亦可通過將第一內(nèi)嵌座體I放置在可使這些連接端口 IlUla外露而開放于所述封裝體3外側(cè)的特定位置，則這些連接端口 11分別開放于所述封裝體3外側(cè)；
[0052]此外，第一內(nèi)嵌座體I以如圖2所示的另一種態(tài)樣實(shí)施，其與圖1-1差異在于此是以分別具有一連接端口 Ila的多個(gè)第一內(nèi)嵌座體Ia與第一電路基板2連接后再封裝來形成一封裝體3a，接續(xù)如圖3所示，此封裝體3a經(jīng)切割后，這些內(nèi)嵌座體Ia分別的連接端口Ila外露于封裝體3a;
[0053]至此，即可輕易地如圖1-2或圖3所示將Micro-USB接頭a插接于這些連接端口11 (或連接端口 11a)，后續(xù)再進(jìn)一步如圖4所示，以SMT技術(shù)或以卡合、接合后(亦可再選擇性地灌膠)的組裝式技術(shù)將USB3.0連接組件b與所述封裝體3連接(詳細(xì)組裝方式已揭露于中國臺(tái)灣專利證書號(hào)第M439795號(hào)說明書內(nèi)文，所述說明書內(nèi)文主要包括將原USB2.0接口的存儲(chǔ)碟升級(jí)為可用于USB3.0接口存儲(chǔ)碟的技術(shù)特征)，形成一以內(nèi)嵌式封裝體工藝所完成的USB3.0 / Micro-USB的雙接口接頭快閃存儲(chǔ)碟的內(nèi)嵌式封裝體結(jié)構(gòu)；
[0054]前述的封裝體3更可另以具有端子P的一封裝體3z實(shí)施，即，如圖5、圖6所示，多個(gè)端子P得以射出包覆成型、卡勾或表面粘著技術(shù)設(shè)于連接端口 Ilz中而與第一內(nèi)嵌座體Iz接合，此處以表面粘著技術(shù)(SMT)填膠為實(shí)施，并且，在接合后，這些端子P的一端分別延伸而外露于所述內(nèi)嵌座體Iz —側(cè)，這些端子P分別與所述金屬接點(diǎn)21z接觸而與第一電路基板2z電性連接,最后,通過封裝形成一封裝體3z,于此,可再接續(xù)安裝Micro-USB接頭a以供電源或數(shù)據(jù)的傳輸，完成一內(nèi)嵌式封裝體結(jié)構(gòu)。
[0055]現(xiàn)有一般多芯片封裝技術(shù)是將兩種以上的記憶體芯片，通過水平放置與(或)堆疊(垂直)方式整合而封裝在同一個(gè)BGA封裝里，而本實(shí)用新型的第二實(shí)施例則針對(duì)多芯片封裝技術(shù)的創(chuàng)新應(yīng)用結(jié)構(gòu)，請(qǐng)參照?qǐng)D7至圖9，以一可為高腳數(shù)的球柵陣列(BGA)或格柵陣列(LGA)的封裝體3b實(shí)施，本實(shí)施例的封裝體3b以一 BGA的封裝體3b為實(shí)施，其包括多個(gè)第一內(nèi)嵌座體Ib及一第一電路基板2b,這些第一內(nèi)嵌座體Ib分別設(shè)于所述第一電路基板2b 一側(cè)，其中，這些第一內(nèi)嵌座體Ib分別具有多個(gè)連接端口 11b，所述第一電路基板2b具有多個(gè)芯片a或電子元件b，所述第一電路基板2b上的引腳接引至各單邊，這些第一內(nèi)嵌座體Ib對(duì)應(yīng)接引至各單邊的引腳而分設(shè)于所述第一電路基板2b的四側(cè)；
[0056]其中，本實(shí)用新型結(jié)構(gòu)在工藝中是將第一內(nèi)嵌座體Ib預(yù)先設(shè)置于特定位置后再封裝，故這些連接端口 Ilb外露而開放于所述封裝體3b的四周緣；
[0057]接續(xù)，本實(shí)用新型更包括設(shè)于所述封裝體3b —側(cè)的中介層4，通過所述中介層4，所述封裝體3b可進(jìn)一步與一第一電子載體5堆疊連接，其中所述中介層4進(jìn)一步為散熱膏、硅基板、墊片或薄膜，而所述電子載體5可為任意電路基板或任意種類的封裝體，而本實(shí)施例的中介層4、第一電子載體5分別以一散熱膏及如圖8所不的LGA封裝體為實(shí)施；而為了防止堆疊后產(chǎn)生電磁干擾(EMI)，封裝體3b的第一電路基板2b上或第一電子載體5上可具有濺鍍處理層(圖未示出)，或者，堆疊的封裝體或電子載體之間更包括一金屬材質(zhì)層。藉此，使本實(shí)用新型為一組裝容易、快速、成本低且改善散熱問題的內(nèi)嵌式封裝體結(jié)構(gòu)；
[0058]于此所述封裝體3b更可進(jìn)一步應(yīng)用而包括具有插接頭的至少一第二電子載體7，此第二電子載體7為具有插接頭的另一電路板或芯片或電子元件或封裝元件或作為傳輸用的線路接頭，例如周邊1C、控制器、LGA或BGA封裝體、排線，信號(hào)線、傳輸線，所述第二電子載體7插接于所述步驟2的封裝體3b的這些連接端口 11b，形成一由內(nèi)嵌式封裝體堆疊插接周邊IC的系統(tǒng)級(jí)封裝產(chǎn)品。
[0059]再如圖10所示意，用以說明本實(shí)用新型第三實(shí)施例，其是將第一實(shí)施例中以LGA封裝體實(shí)施的第一電子載體5以另一以LGA封裝的第一電子載體5a(即此第一電子載體5a包括相互連接的至少一第二內(nèi)嵌座體Ic與一第二電路基板2c，所述第二內(nèi)嵌座體Ic具有多個(gè)連接端口 lie)來實(shí)施；進(jìn)一步來說，本實(shí)施例的封裝體3b與所述電子載體5a堆疊連接后，更進(jìn)一步包括至少一連接件6,所述連接件6電性連接于所述連接端口 Ilc及所述連接端口 Ilb,而所述連接件6可為電線或?qū)щ娔z或運(yùn)用線路重布(redistribution layer,RDL)技術(shù)的鍍線；
[0060]此外，若這些水平插接于所述第一電子載體5a的第二電子載體7還具有連接端口lly，則這些第二電子載體7亦可再供其他如圖11具有插接頭的至少一第三電子載體8(其可為具插接頭的電路板、芯片、電子元件、封裝元件)進(jìn)行水平的插接而達(dá)到更佳的擴(kuò)充度，并且，每一第二電子載體7或第三電子載體8亦皆可再通過中介層4進(jìn)行垂直的堆疊，由于本實(shí)用新型的結(jié)構(gòu)是極具彈性的混合式應(yīng)用(即水平擺放與垂直堆疊兼具的擴(kuò)充方式)，因此，本實(shí)用新型的結(jié)構(gòu)深具良好的應(yīng)用性與擴(kuò)充性。
[0061]再者，如圖12中所示，為本實(shí)用新型第四實(shí)施例的堆疊為三層的結(jié)構(gòu)，其是包括多個(gè)封裝體3d、3e、3f (封裝體3d以BGA封裝為實(shí)施、封裝體3e、3f以LGA封裝為實(shí)施)，這些封裝體3(1、36、3€分別通過多個(gè)中介層4連接多個(gè)第一電路基板2(1、26、26所述封裝體3d、3e、3f內(nèi)分別具有一第一內(nèi)嵌座體ld、le、lf，這些第一內(nèi)嵌座體Id、le、If分別具有多個(gè)連接端口 lid、lie、llf，這些連接端口 lld、lle、llf分別開放于所述封裝體3d、3e、3f?外側(cè)，續(xù)此，本實(shí)用新型內(nèi)嵌式封裝體結(jié)構(gòu)更包括至少一第二電子載體7a，所述第二電子載體7a與所述封裝體3d的所述連接端口 Ild電性連接，而所述第二電子載體7a與前述電子載體7相同，得以具有插接頭的的一電路板或具有插接頭的一封裝元件或作為傳輸用的線路實(shí)施。
[0062]如上所述，當(dāng)本實(shí)用新型以第一實(shí)施例實(shí)施時(shí)，本實(shí)用新型結(jié)構(gòu)則更包括由中介層連接分別封裝體的堆疊結(jié)構(gòu)，據(jù)此堆疊結(jié)構(gòu)，亦以一連接件電性連接所述分別的封裝體相對(duì)應(yīng)的連接端口，以完成應(yīng)用于系統(tǒng)級(jí)封裝的內(nèi)嵌式封裝體結(jié)構(gòu)。
[0063]本實(shí)用新型在實(shí)際產(chǎn)品的應(yīng)用上，可將同類型的產(chǎn)品進(jìn)行連接，如快閃記憶體產(chǎn)品的堆疊，或者，將達(dá)上千腳數(shù)的高腳數(shù)產(chǎn)品或較為復(fù)雜或應(yīng)用在高頻(如3D封裝產(chǎn)品、MCP、eMCP)的產(chǎn)品作為載體(例如一無線通訊模塊)，再進(jìn)一步串連其他的周邊IC封裝體(例如串接一 GPS定位模塊及一多媒體模塊)。
[0064]綜上所述，本實(shí)用新型應(yīng)用在如3D IC的系統(tǒng)級(jí)封裝時(shí)，得以垂直堆疊、水平插接、堆疊與插接混合或水平插接后再堆疊與插接等方式來實(shí)施，可達(dá)到良好的應(yīng)用性，不僅解決現(xiàn)有將所有IC整合于同一堆疊上的缺失而提高良率，更具有節(jié)省時(shí)間、方便組裝與方便測(cè)試的功效。
[0065]當(dāng)然，本實(shí)用新型還可有其它多種實(shí)施例，在不背離本實(shí)用新型精神及其實(shí)質(zhì)的情況下，熟悉本領(lǐng)域的技術(shù)人員當(dāng)可根據(jù)本實(shí)用新型作出各種相應(yīng)的改變和變形，但這些相應(yīng)的改變和變形都應(yīng)屬 于本實(shí)用新型所附的權(quán)利要求的保護(hù)范圍。
【權(quán)利要求】
1.一種內(nèi)嵌式封裝體結(jié)構(gòu)，其特征在于，包括: 至少一封裝體，所述封裝體包括至少一第一內(nèi)嵌座體，所述第一內(nèi)嵌座體具有至少一連接端口，所述連接端口開放于所述封裝體外側(cè)。
2.根據(jù)權(quán)利要求1所述的內(nèi)嵌式封裝體結(jié)構(gòu)，其特征在于，所述封裝體更包括至少一第一電路基板與所述第一內(nèi)嵌座體連接。
3.根據(jù)權(quán)利要求1或2所述的內(nèi)嵌式封裝體結(jié)構(gòu)，其特征在于，更包括至少一中介層及至少一連接件，所述中介層設(shè)于所述封裝體一表面以連接一第一電子載體，所述連接件電性連接個(gè)別的所述封裝體與所述第一電子載體。
4.根據(jù)權(quán)利要求3所述的內(nèi)嵌式封裝體結(jié)構(gòu)，其特征在于，所述第一電子載體為電路板或芯片或電子元件或封裝元件，所述第一電子載體與所述封裝體的所述連接端口電性連接。
5.根據(jù)權(quán)利要求3所述的內(nèi)嵌式封裝體結(jié)構(gòu)，其特征在于，所述中介層為散熱膏或硅基板或墊片或薄膜。
6.根據(jù)權(quán)利要求1或2所述的內(nèi)嵌式封裝體結(jié)構(gòu)，其特征在于，所述連接件為導(dǎo)電膠或電線或運(yùn)用線路重布技術(shù)的鍍線。
7.根據(jù)權(quán)利要求1或2所述的內(nèi)嵌式封裝體結(jié)構(gòu)，其特征在于，所述內(nèi)嵌座體為固態(tài)封模材料或射出成型的公座或母座。
8.根據(jù)權(quán)利要求3所述的內(nèi)嵌式封裝體結(jié)構(gòu)，其特征在于，所述至少一第一電子載體或所述封裝體上更包括一濺鍍處理層，或所述封裝體或所述至少一第一電子載體之間更包括一金屬材質(zhì)層。
9.根據(jù)權(quán)利要求2所述的內(nèi)嵌式封裝體結(jié)構(gòu)，其特征在于，所述電路基板為能夠移除的金屬載板或可圖案化的金屬載板。
10.根據(jù)權(quán)利要求9所述的內(nèi)嵌式封裝體結(jié)構(gòu)，其特征在于，所述封裝體更包括設(shè)于所述連接端口中而與內(nèi)嵌座體接合的至少一端子，所述端子與所述電路基板的金屬接點(diǎn)電性連接。
【文檔編號(hào)】H01L23/31GK203800042SQ201420053465
【公開日】2014年8月27日 申請(qǐng)日期:2014年1月27日 優(yōu)先權(quán)日:2013年7月1日
【發(fā)明者】龍振炫, 呂建賢, 鄭雅云, 林國華 申請(qǐng)人:群豐科技股份有限公司