溝槽式肖特基半導體器件的制作方法
【專利摘要】本實用新型公開一種溝槽式肖特基半導體器件，其導電多晶硅體嵌入所述柵溝槽內，位于導電多晶硅體中下部的多晶硅中下部位于柵溝槽內且與外延層之間設有第一二氧化硅氧化層；位于所述單晶硅凸臺內并在溝槽四周側表面具有第二導電類型摻雜區(qū)，此第二導電類型摻雜區(qū)頂部與外延層上表面之間具有重摻雜第二導電類型摻雜區(qū)，相鄰肖特基勢壘二極管單胞各自的第二導電類型摻雜區(qū)之間且位于具有第一導電類型的外延分層，此外延分層深度小于所述第二導電類型摻雜區(qū)深度，此外延分層位于外延層上部且外延分層的摻雜濃度大于外延層的摻雜濃度。本實用新型改善了器件的可靠性，電勢線密度將在溝槽的頂部降低，且使得器件正向壓降和器件損耗均得到了減小，且在器件反向關斷時，進一步降低了器件的漏電。
【專利說明】溝槽式肖特基半導體器件

【技術領域】
[0001]本實用新型涉及整流器件，特別涉及一種溝槽式肖特基半導體器件。

【背景技術】
[0002]肖特基勢壘二極管作為整流器件已經(jīng)在電源應用領域使用了數(shù)十年。相對于PN結二極管而言，肖特基勢壘二極管具有正向開啟電壓低和開關速度快的優(yōu)點，這使其非常適合應用于開關電源以及高頻場合。肖特基勢壘二極管的反向恢復時間非常短，該時間主要由器件的寄生電容決定，而不像PN結二極管那樣由少子復合時間決定。因此，肖特基勢壘二極管整流器件可以有效的降低開關功率損耗。
[0003]肖特基勢壘二極管是利用金屬與半導體接觸形成的金屬一半導體結原理制作的。傳統(tǒng)的平面型肖特基勢壘二極管器件通常由位于下方的高摻雜濃度的N +襯底和位于上方的低摻雜濃度的N —外延生長層構成，高摻雜濃度的N +襯底底面沉積下金屬層形成歐姆接觸，構成肖特基勢壘二極管的陰極；低摻雜濃度的N—外延生長層頂面沉積上金屬層形成肖特基勢壘接觸，構成肖特基勢壘二極管的陽極。金屬與N型單晶硅的功函數(shù)差形成勢壘，該勢壘的高低決定了肖特基勢壘二極管的特性，較低的勢壘可以減小正向導通開啟電壓，但是會使反向漏電增大，反向阻斷電壓降低；反之，較高的勢壘會增大正向導通開啟電壓，同時使反向漏電減小，反向阻斷能力增強。然而，與Pn結二極管相比，傳統(tǒng)的平面型肖特基勢壘二極管總體來說反向漏電大，反向阻斷電壓低。
[0004]溝槽式肖特基勢壘二極管的顯著特點是在N-外延層中存在類似溝槽式MOS器件的柵結構，即垂直于硅片表面、延伸入N-外延層中的溝槽，覆蓋在溝槽表面的柵氧化層，以及填充其中的導電材料構成的柵。器件結構如圖1所示，制作器件的硅片由高摻雜的N+襯底I和較低摻雜的N-外延層2構成,一系列溝槽3制備于N —外延層2中,溝槽3之間為N型單晶硅凸臺結構4，溝槽3側壁生長有二氧化硅層5，上金屬層6覆蓋在整個結構的上表面，并與單晶硅凸臺結構4的頂面接觸形成肖特基接觸面，構成肖特基二極管整流器件的陽極。在N+襯底I底面沉積有下金屬層8構成肖特基二極管整流器件的陰極。器件結構和電場強度分布曲線如圖2所示，針對不同的溝槽深度，器件反向偏置時候的電場強度分布曲線被計算出來。電場強度曲線所包圍的面積對應器件的反向電壓阻斷能力。由于溝槽柵結構的存在，器件反向偏置時電場分布發(fā)生變化，在柵溝槽底部達到最強，到達肖特基勢壘界面的電場強度降低，從而增強了該器件的電壓反向阻斷能力，減小了反向漏電流。除了柵溝槽深度，柵氧化層厚度和凸臺結構區(qū)域摻雜濃度都可以調制器件反向偏置時候的電場分布。
[0005]然而，這種結構設計所暴露出的主要問題是器件反向電壓阻斷能力提升有限。如圖2中電場強度曲線所示，隨溝槽深度變化，電場強度峰值位置隨之變化，但是電場強度曲線所包圍面積變化不顯著，即器件反向電壓阻斷能力無顯著改變。另外，溝槽內填充的金屬與上金屬層相同，當溝槽寬度較窄時，由于上金屬層材料的縫隙填充能力不好，有可能留下空洞，影響器件的可靠性。為此，如何解決上述問題成為本領域普通技術人員努力的方向。


【發(fā)明內容】

[0006]本實用新型目的是提供一種溝槽式肖特基半導體器件，該溝槽式肖特基半導體器件改善了器件的可靠性，電勢線密度將在溝槽的頂部降低，且使得器件正向壓降和器件損耗均得到了減小，且在器件反向關斷時，進一步降低了器件的漏電。
[0007]為達到上述目的，本實用新型采用的技術方案是:一種溝槽式肖特基半導體器件，在俯視平面上，該器件的有源區(qū)由若干個肖特基勢壘二極管單胞并聯(lián)構成，此肖特基勢壘二極管單胞的縱向截面上，每個肖特基勢壘二極管單胞包括位于硅片背面下金屬層，位于所述下金屬層上方重摻雜第一導電類型的襯底層，此襯底層與下金屬層之間形成歐姆接觸，位于所述襯底層上方設有輕摻雜第一導電類型的外延層，位于所述外延層上方設有上金屬層，一溝槽從所述外延層上表面并延伸至外延層中部，相鄰溝槽之間外延層區(qū)域形成第一導電類型的單晶硅凸臺，此單晶硅凸臺頂面與上金屬層之間形成肖特基勢魚接觸面；其特征在于:一柵溝槽位于所述溝槽內，一導電多晶硅體嵌入所述柵溝槽內，位于導電多晶硅體中下部的多晶硅中下部位于柵溝槽內且與外延層之間設有第一二氧化硅氧化層，位于導電多晶硅體上部的多晶硅上部位于上金屬層內，且多晶硅上部四周與上金屬層之間設有第二二氧化硅氧化層，所述多晶硅上部上表面與上金屬層之間形成歐姆接觸面；
[0008]位于所述單晶硅凸臺內并在溝槽四周側表面具有第二導電類型摻雜區(qū)，此第二導電類型摻雜區(qū)頂部與外延層上表面之間具有重摻雜第二導電類型摻雜區(qū)，所述第二導電類型摻雜區(qū)和重摻雜第二導電類型摻雜區(qū)均與外延層形成pn結界面；
[0009]相鄰肖特基勢壘二極管單胞各自的第二導電類型摻雜區(qū)之間且位于具有第一導電類型的外延分層，此外延分層深度小于所述第二導電類型摻雜區(qū)深度，此外延分層位于外延層上部且外延分層的摻雜濃度大于外延層的摻雜濃度。
[0010]上述技術方案中進一步改進的技術方案如下:
[0011]1.作為優(yōu)選方案，所述第二導電類型摻雜區(qū)與單晶硅外延層的接觸面為弧形面。
[0012]2.作為優(yōu)選方案，所述第二導電類型摻雜區(qū)的深度小于柵溝槽的深度。
[0013]3.作為優(yōu)選方案，所述導電多晶硅體中多晶硅上部與多晶硅中下部的高度比為1:5?7。
[0014]由于上述技術方案運用，本實用新型與現(xiàn)有技術相比具有下列優(yōu)點和效果:
[0015]1.本實用新型溝槽式肖特基半導體器件，其在高于溝槽底部的單晶硅凸臺一側引入第二導電類型摻雜區(qū)，且肖特基勢壘二極管單胞各自的第二導電類型摻雜區(qū)之間且位于具有第一導電類型的外延分層，調制器件反向偏置時候的電場分布，增強器件反向電壓阻斷能力，同時，可針對不同的第二導電類型摻雜區(qū)摻雜濃度，調整與之對應的單晶硅凸臺另外一側的N型區(qū)域摻雜濃度，為器件性能調整提供更多靈活性；其次，本實用新型結構對電場分布進一步調制，電場強度在溝槽底部附近出現(xiàn)峰值后，可以繼續(xù)維持較高的值，提高了方向阻斷電壓。
[0016]2.本實用新型溝槽式肖特基半導體器件，其導電多晶硅體嵌入柵溝槽內，位于導電多晶娃體中下部的多晶娃中下部位于柵溝槽內且與外延層之間設有第一二氧化娃氧化層，位于導電多晶硅體上部的多晶硅上部位于上金屬層內，且多晶硅上部四周與上金屬層之間設有第二二氧化硅氧化層，多晶硅上部上表面與上金屬層之間形成歐姆接觸面，改善了器件的可靠性，電勢線密度將在溝槽的頂部降低，進一步降低了器件的漏電；其次，位于所述單晶硅凸臺內并在溝槽四周側表面具有第二導電類型摻雜區(qū)，此第二導電類型摻雜區(qū)頂部與外延層上表面之間具有重摻雜第二導電類型摻雜區(qū)，第二導電類型摻雜區(qū)和重摻雜第二導電類型摻雜區(qū)均與外延層形成pn結界面，使得器件正向壓降和器件損耗均得到了減小，且在器件反向關斷時，第二導電類型區(qū)域耗盡夾斷，保護了器件表面的肖特基勢壘，器件漏電流降低。

【專利附圖】

【附圖說明】
[0017]附圖1為現(xiàn)有肖特基半導體器件的結構示意圖；
[0018]附圖2為現(xiàn)有器件中電場強度分布曲線圖；
[0019]附圖3為本實用新型溝槽式肖特基半導體器件結構示意圖；
[0020]附圖4為本實用新型器件與現(xiàn)有溝槽結構器件反向偏置電場強度分布曲線對比圖。
[0021]以上附圖中，1、肖特基勢壘二極管單胞；2、下金屬層；3、襯底層；4、外延層；5、上金屬層；6、溝槽；7、單晶硅凸臺；8、柵溝槽；9、導電多晶硅；91、多晶硅中下部；92、多晶硅上部；101、第一二氧化硅氧化層；102、第二二氧化硅氧化層；11、第二導電類型摻雜區(qū)；12、重摻雜第二導電類型摻雜區(qū)；13、外延分層；14、歐姆接觸面；15、肖特基勢壘接觸面。

【具體實施方式】
[0022]下面結合附圖及實施例對本實用新型作進一步描述:
[0023]實施例:一種溝槽式肖特基半導體器件，在俯視平面上，該器件的有源區(qū)由若干個肖特基勢壘二極管單胞I并聯(lián)構成，此肖特基勢壘二極管單胞I的縱向截面上，每個肖特基勢壘二極管單胞I包括位于硅片背面下金屬層2，位于所述下金屬層2上方重摻雜第一導電類型的襯底層3，此襯底層3與下金屬層2之間形成歐姆接觸，位于所述襯底層3上方設有輕摻雜第一導電類型的外延層4，位于所述外延層4上方設有上金屬層5，一溝槽6從所述外延層4上表面并延伸至外延層4中部，相鄰溝槽6之間外延層4區(qū)域形成第一導電類型的單晶硅凸臺7，此單晶硅凸臺7頂面與上金屬層5之間形成肖特基勢壘接觸面15 ;—柵溝槽8位于所述溝槽6內，一導電多晶娃體9嵌入所述柵溝槽8內，位于導電多晶娃體9中下部的多晶硅中下部91位于柵溝槽8內且與外延層4之間設有第一二氧化硅氧化層101，位于導電多晶硅體9上部的多晶硅上部92位于上金屬層5內，且多晶硅上部92四周與上金屬層5之間設有第二二氧化娃氧化層102,所述多晶娃上部92上表面與上金屬層5之間形成歐姆接觸面14 ；
[0024]位于所述單晶硅凸臺7內并在溝槽6四周側表面具有第二導電類型摻雜區(qū)11，此第二導電類型摻雜區(qū)11頂部與外延層4上表面之間具有重摻雜第二導電類型摻雜區(qū)12，所述第二導電類型摻雜區(qū)11和重摻雜第二導電類型摻雜區(qū)12均與外延層4形成pn結界面；
[0025]相鄰肖特基勢壘二極管單胞I各自的第二導電類型摻雜區(qū)11之間且位于具有第一導電類型的外延分層13，此外延分層13深度小于所述第二導電類型摻雜區(qū)11深度，此外延分層13位于外延層4上部且外延分層13的摻雜濃度大于外延層4的摻雜濃度。
[0026]上述第二導電類型摻雜區(qū)11與單晶硅的外延層4的接觸面為弧形面。
[0027]上述第二導電類型摻雜區(qū)11的深度小于柵溝槽8的深度。
[0028]上述導電多晶硅體9中多晶硅上部92與多晶硅中下部91的高度比為1:6。
[0029]采用上述溝槽式肖特基半導體器件時，調制器件反向偏置時候的電場分布，增強器件反向電壓阻斷能力，為器件性能調整提供更多靈活性，本實用新型結構對電場分布進一步調制，電場強度在溝槽底部附近出現(xiàn)峰值后，可以繼續(xù)維持較高的值，提高了方向阻斷電壓；其次，其改善了器件的可靠性，電勢線密度將在溝槽的頂部降低，進一步降低了器件的漏電；再次，其使得器件正向壓降和器件損耗均得到了減小，且在器件反向關斷時，第二導電類型區(qū)域耗盡夾斷，保護了器件表面的肖特基勢壘，器件漏電流降低。
[0030]上述實施例只為說明本實用新型的技術構思及特點，其目的在于讓熟悉此項技術的人士能夠了解本實用新型的內容并據(jù)以實施，并不能以此限制本實用新型的保護范圍。凡根據(jù)本實用新型精神實質所作的等效變化或修飾，都應涵蓋在本實用新型的保護范圍之內。
【權利要求】
1.一種溝槽式肖特基半導體器件，在俯視平面上，該器件的有源區(qū)由若干個肖特基勢壘二極管單胞(I)并聯(lián)構成，此肖特基勢壘二極管單胞(I)的縱向截面上，每個肖特基勢壘二極管單胞(I)包括位于硅片背面下金屬層(2 )，位于所述下金屬層(2 )上方重摻雜第一導電類型的襯底層(3)，此襯底層(3)與下金屬層(2)之間形成歐姆接觸，位于所述襯底層(3)上方設有輕摻雜第一導電類型的外延層(4)，位于所述外延層(4)上方設有上金屬層(5)，一溝槽(6)從所述外延層(4)上表面并延伸至外延層(4)中部，相鄰溝槽(6)之間外延層(4)區(qū)域形成第一導電類型的單晶硅凸臺(7)，此單晶硅凸臺(7)頂面與上金屬層(5)之間形成肖特基勢壘接觸面(15);其特征在于:一柵溝槽(8)位于所述溝槽(6)內，一導電多晶硅體(9 )嵌入所述柵溝槽(8 )內，位于導電多晶硅體(9 )中下部的多晶硅中下部(91)位于柵溝槽(8)內且與外延層(4)之間設有第一二氧化娃氧化層(101),位于導電多晶娃體(9)上部的多晶硅上部(92)位于上金屬層(5)內，且多晶硅上部(92)四周與上金屬層(5)之間設有第二二氧化硅氧化層(102)，所述多晶硅上部(92)上表面與上金屬層(5)之間形成歐姆接觸面(14)； 位于所述單晶硅凸臺(7)內并在溝槽(6)四周側表面具有第二導電類型摻雜區(qū)(11)，此第二導電類型摻雜區(qū)(11)頂部與外延層(4)上表面之間具有重摻雜第二導電類型摻雜區(qū)(12)，所述第二導電類型摻雜區(qū)(11)和重摻雜第二導電類型摻雜區(qū)(12)均與外延層(4)形成pn結界面(此處暫未發(fā)現(xiàn)錯誤)； 相鄰肖特基勢壘二極管單胞(I)各自的第二導電類型摻雜區(qū)(11)之間且位于具有第一導電類型的外延分層(13)，此外延分層(13)深度小于所述第二導電類型摻雜區(qū)(11)深度，此外延分層(13)位于外延層(4)上部且外延分層(13)的摻雜濃度大于外延層(4)的摻雜濃度。
2.根據(jù)權利要求1所述的溝槽式肖特基半導體器件，其特征在于:所述第二導電類型摻雜區(qū)(11)與外延層(4)的接觸面為弧形面。
3.根據(jù)權利要求1所述的溝槽式肖特基半導體器件，其特征在于:所述第二導電類型摻雜區(qū)(11)的深度小于柵溝槽(8)的深度。
4.根據(jù)權利要求1所述的溝槽式肖特基半導體器件，其特征在于:所述導電多晶硅體(9)中多晶硅上部(92)與多晶硅中下部(91)的高度比為1:5?7。
【文檔編號】H01L29/872GK203983296SQ201420407588
【公開日】2014年12月3日 申請日期:2014年7月22日 優(yōu)先權日:2014年7月22日
【發(fā)明者】徐吉程, 毛振東, 薛璐 申請人:蘇州硅能半導體科技股份有限公司