本發(fā)明涉及一種半導體裝置，并涉及有效地應用于例如半導體芯片等多個半導體部件經由中介部彼此電連接的半導體裝置的技術。

背景技術：

在日本特表2010-538358號公報(專利文獻1)、日本特開2013-138177號公報(專利文獻2)、日本特開2014-11169號公報(專利文獻3)、美國專利第8653676號說明書(專利文獻4)以及日本特開2014-11284號公報(專利文獻5)中記載有多個半導體芯片經由中介部彼此電連接的半導體裝置。

現(xiàn)有技術文獻

專利文獻

專利文獻1：日本特表2010-538358號公報

專利文獻2：日本特開2013-138177號公報

專利文獻3：日本特開2014-11169號公報

專利文獻4：美國專利第8653676號說明書

專利文獻5：日本特開2014-11284號公報

技術實現(xiàn)要素：

發(fā)明要解決的課題

存在一種經由中介部將多個半導體部件彼此電連接的技術。并且，在將中介部搭載在作為半導體封裝體的基材的配線基板上的情況下，能夠通過配線基板確保封裝強度，因此能夠提高形成于中介部的多個配線的配置密度。并且，如果在中介部設置多個配線層，則能夠進一步增加連接多個半導體部件之間的配線數(shù)。但是，可知的是，在中介部設置有多個配線層的情況下，從信號傳輸?shù)目煽啃缘挠^點來看存在課題。

例如，根據構成中介部的基材的構件相對于高頻信號的絕緣性的程度，存在如下情況：流過信號傳輸路徑的電流的一部分被中介部的基材消耗而成為信號衰減的原因。

另外，例如，在經由中介部在多個半導體部件之間傳輸信號的情況下，優(yōu)選縮短形成于中介部的信號傳輸路徑。

另外，例如，在中介部設置多個配線層的情況下，各配線層的厚度變薄，因此需要使信號傳輸路徑的阻抗值持續(xù)地達到預定的值的技術。

其他課題和新的特征根據本說明書的記載以及附圖而變得明確。

用于解決課題的技術方案

一實施方式的半導體裝置，包括搭載在搭載于配線基板的中介部上且經由中介部而彼此電連接的第一及第二半導體部件。并且，上述中介部具有基材和配置在上述基材的主面上的多個配線層。上述多個配線層具有第一配線層、第二配線層以及第三配線層，上述第二配線層比上述第一配線層遠離上述基材的主面，上述第三配線層比上述第二配線層遠離上述主面。并且，在俯視視角下，在上述中介部的夾在上述第一半導體部件和上述第二半導體部件之間的第一區(qū)域中，作為構成基準電位的傳輸路徑的一部分的基準電位用配線的比例，上述第三配線層中的上述基準電位用配線的比例比上述第一配線層中的上述基準電位用配線的比例大。并且，在上述第一區(qū)域中，作為構成信號的傳輸路徑的一部分的信號用配線的比例，上述第一配線層中的上述信號用配線的比例比上述第三配線層中的上述信號用配線的比例大。

發(fā)明效果

根據上述一實施方式，能夠提高半導體裝置的可靠性。

附圖說明

圖1是作為一實施方式的半導體裝置的俯視圖。

圖2是圖1所示的半導體裝置的仰視圖。

圖3是沿著圖1的A-A線的剖視圖。

圖4是示出將圖1～圖3所示的半導體裝置搭載于安裝基板時的電路結構例的說明圖。

圖5是圖3的A部的放大剖視圖。

圖6是圖3的B部的放大剖視圖。

圖7是示出信號傳輸路徑的工作頻率與信號損失的關系的說明圖。

圖8是示意性地示出電流在硅基板中流動的狀態(tài)的主要部分剖視圖。

圖9是放大地示出圖1所示的邏輯芯片和存儲芯片之間的區(qū)域周圍的放大俯視圖。

圖10是示出在圖5以及圖6所示的中介部的各配線層中按照傳輸對象的種類的配置比例的例子的主要部分剖視圖。

圖11是示出在作為與圖10不同的研究例的中介部的各配線層中按照傳輸對象的種類的配置比例的例子的主要部分剖視圖。

圖12是圖1所示的B部的放大俯視圖。

圖13是作為相對于圖6的變形例的半導體裝置的放大剖視圖。

圖14是相對于圖12的變形例，并且是圖13所示的半導體裝置的放大俯視圖。

圖15是沿著圖14的A-A線的放大剖視圖。

圖16是相對于圖10的變形例，并且是示出在圖5以及圖6所示的中介部的各配線層中按照傳輸對象的種類的配置比例的例子的主要部分剖視圖。

圖17是示出圖6所示的中介部的形成有多個表面電極的層的靠下一層的配線層的構造例的放大俯視圖。

圖18是相對于圖10的變形例，并且是示出中介部的各配線層之間的距離以及按照傳輸對象的種類的配置比例的例子的主要部分剖視圖。

圖19是示出相對于圖10的其他變形例的主要部分剖視圖。

圖20是示出使用圖1～圖19說明的半導體裝置的制造工序的概要的說明圖。

圖21是作為相對于圖6的變形例的半導體裝置的放大剖視圖。

圖22是相對于圖10的變形例，并且是示出在圖21所示的中介部的各配線層中按照傳輸對象的種類的配置比例的例子的主要部分剖視圖。

圖23是相對于圖22的變形例，并且是示出在中介部的各配線層中按照傳輸對象的種類的配置比例的例子的主要部分剖視圖。

具體實施方式

(本申請中的記載形式、基本用語、用法的說明)

在本申請中，為便于說明，實施方式的記載內容根據需要分成多個部分等而記載，除去特別明示不是那樣的情況，它們不是彼此獨立的，而不限于記載的前后順序，是單一例的各部分、一方是另一方的一部分的詳細內容或者一部分或者全部的變形例等。并且，在原則上，同樣的部分省略重復說明。并且，實施方式中的各構成要素除去特別明示不是那樣的情況、在理論上限定為該數(shù)的情況以及根據上下文明確為不是那樣的情況之外，并不是必須的。

同樣地，在實施方式等的記載中，關于材料、組成等，即使敘述為“由A構成的X”等，除去特別明示不是那樣的情況以及根據上下文明確為不是那樣的情況之外，也不能排除包含A以外的要素的情況。例如涉及成分來說，是指“包含A來作為主要成分的X”等的意思。例如，即使敘述為“硅部件”等，也不是限定為純粹的硅，當然也包括含有SiGe(硅、鍺)合金或其他以硅為主要成分的多元合金、其他添加物等的部件。并且，即使敘述為鍍金、Cu層、鍍鎳等，除去特別明示不是那樣的情況，不僅包含純粹的物質，還包含分別以金、Cu、鎳等為主要成分的部件。

進而，在提及特定的數(shù)值、數(shù)量時，除去特別明示不是那樣的情況、在理論上限定為該數(shù)的情況以及根據上下文明確為不是那樣的情況之外，也可以是大于該特定的數(shù)值的數(shù)值，也可以是小于該特定的數(shù)值的數(shù)值。

并且，在實施方式的各圖中，同一部分或者同樣的部分由同一記號或者類似的標號或者參考編號示出，在原則上不重復說明。

并且，在附圖中，在復雜的情況或者明確與空隙的區(qū)別的情況下，存在即使是剖面反而省略陰影線等的情況。與此相關聯(lián)地，在根據說明等而明確的情況下等，存在即使俯視是閉合的孔，也省略背景的輪廓線的情況。進而，即使不是剖面，為了明示不是空隙的情況，或者，為了明示區(qū)域的邊界，有時會標注陰影線或點狀圖案。

(實施方式1)

在本實施方式中，作為多個半導體部件經由中介部彼此電連接的半導體裝置的例子，列舉說明多個半導體芯片搭載于在硅基板形成有多個配線層的所謂的硅中介部的實施方式。詳細地說，在本實施方式中例示性地列舉說明的半導體裝置具有存儲芯片和邏輯芯片，所述存儲芯片形成有存儲電路，所述邏輯芯片形成有控制存儲芯片的控制電路、運算處理電路。并且，存儲芯片和邏輯芯片經由硅中介部電連接，并在一個封裝體內形成有系統(tǒng)。這樣在一個封裝體內形成有系統(tǒng)的半導體裝置被稱為SiP(System in Package，系統(tǒng)級封裝)。并且，在一個封裝體內搭載有多個半導體芯片的半導體裝置被稱為MCM(Multi Chip Module，多芯片模塊)。

＜半導體裝置的概要＞

首先，使用圖1～圖4對本實施方式的半導體裝置的構造的概要進行說明。圖1是本實施方式的半導體裝置的俯視圖、圖2是圖1所示的半導體裝置的仰視圖。并且，圖3是沿著圖1的A-A線的剖視圖。并且，圖4是示出將圖1～圖3所示的半導體裝置搭載于安裝基板時的電路結構例的說明圖。

另外，在圖2以及圖3中，為了便于觀察，示出了端子數(shù)較少的情況的實施方式。但是，除了圖2以及圖3所示的形態(tài)之外，端子的數(shù)量還有各種變形例。例如，圖2所示的焊球11的數(shù)量也可以比圖2所示的數(shù)量多。并且，在圖3中，為了便于觀察，例示性地示出形成于各配線層的多根配線13中的一根。并且，在圖4所示的例子中，例示性地示出半導體裝置PKG1所具有的多條傳輸路徑中的代表性的傳輸路徑。

如圖1以及圖3所示，本實施方式的半導體裝置PKG1具有配線基板(封裝基板)10、搭載在配線基板10上的中介部(中繼基板)20A以及搭載在中介部20A上的多個半導體芯片30。多個半導體芯片30并列地搭載在中介部20A上。

并且，如圖2所示，在作為半導體裝置PKG1的安裝面的配線基板10的下表面10b呈矩陣狀(陣列狀、矩陣(matrix)狀)地配置有作為外部端子的多個焊球(外部端子、電極、外部電極)11。多個焊球11分別與焊接區(qū)(外部端子、電極、外部電極)12(參照圖3)連接。

將如半導體裝置PKG1這樣地在安裝面?zhèn)瘸示仃嚑畹嘏渲糜卸鄠€外部端子(焊球11、焊接區(qū)12)的半導體裝置稱為面陣型的半導體裝置。面陣型的半導體裝置PKG1能夠將配線基板10的安裝面(下表面10b)側有效利用為外部端子的配置空間，因此在即使外部端子數(shù)增大也能夠抑制半導體裝置PKG1的安裝面積的增大這一點上是優(yōu)選的。即，能夠以節(jié)省空間的方式安裝隨著高功能化、高集成化而外部端子數(shù)增大的半導體裝置PKG1。

并且，如圖3所示，配線基板10具有：隔著中介部20A而搭載有多個半導體芯片30的上表面(表面、芯片搭載面)10t；與上表面10t相反一側的下表面(表面、安裝面)10b；以及配置在上表面10t和下表面10b之間的側面10s。并且，配線基板10如圖1所示地形成為俯視四邊形的外形形狀。

并且，如圖3所示，中介部20A具有搭載有多個半導體芯片(半導體部件)30的上表面(表面、芯片搭載面)20t、與上表面10t相反一側的下表面(表面、安裝面)20b以及配置在上表面20t和下表面20b之間的側面20s。并且，中介部20A如圖1所示地形成為俯視四邊形的外形形狀。

并且，如圖3所示，多個半導體芯片30中的每一個具有表面(主面、上表面)30t、與表面30t相反一側的背面(主面、下表面)30b、以及位于表面30t和背面30b之間的側面30s。并且，多個半導體芯片30中的每一個如圖1所示地形成為俯視四邊形的外形形狀。

在圖1以及圖3所示的例子中，多個半導體芯片30中的一個是具備存儲電路的存儲芯片30A，另一個是具備對存儲電路進行控制的控制電路的邏輯芯片30B。并且，在圖1以及圖3所示的例子中，存儲芯片30A以及邏輯芯片30B分別與中介部20A直接地連接。換句話說，在存儲芯片30A和中介部20A之間以及在邏輯芯片30B和中介部20A之間未插入基板或其他芯片部件。

并且，如圖4所示，本實施方式的半導體裝置PKG1具備通過在邏輯芯片30B和存儲芯片30A之間傳輸信號而工作的系統(tǒng)。存儲芯片30A具備儲存在與邏輯芯片30B之間通信的數(shù)據的主儲存電路(儲存電路)。并且，在邏輯芯片30B中具備對存儲芯片30A的主儲存電路的動作進行控制的控制電路。并且，邏輯芯片30B具備對所輸入的數(shù)據信號進行運算處理的運算處理電路。在圖4中，作為一例，示出將運算處理電路、控制電路等主要的電路作為核心電路(主電路)CORE1。其中，核心電路CORE1所包含的電路也可以包含上述以外的電路。例如，也可以在邏輯芯片30B中形成有例如暫時地儲存數(shù)據的高速緩沖存儲器等儲存容量比存儲芯片30A的主儲存電路小的輔助儲存電路(儲存電路)。

并且，在邏輯芯片30B中形成有在與外部設備40之間進行信號的輸入輸出的外部接口電路(輸入輸出電路、外部輸入輸出電路)IF1。外部接口電路IF1與在邏輯芯片30B和外部設備40之間傳輸信號的信號線SIG連接。并且，外部接口電路IF1也與核心電路CORE1連接，核心電路CORE1經由外部接口電路IF1而能夠在與外部設備40之間傳輸信號。

并且，在邏輯芯片30B中形成有在與內部設備(例如存儲芯片30A)之間進行信號的輸入輸出的內部接口電路(輸入輸出電路、內部輸入輸出電路)IF2。內部接口電路IF2與傳輸數(shù)據信號的數(shù)據線(信號線)DQ以及傳輸?shù)刂沸盘?、指令信號等控制用的?shù)據信號的控制信號線(信號線)CMD連接。數(shù)據線DQ以及控制信號線CMD分別與存儲芯片30A的內部接口電路IF2連接。

并且，在邏輯芯片30B中具備供給用于驅動核心電路CORE1和輸入輸出電路的電位的電源電路DRV1。在圖4所示的例子中，電源電路DRV1與供給電源電位的電源線VD1和供給基準電位的基準電位線VS1連接。

另外，在圖4中，示出了一對電源線VD1和基準電位線VS1與邏輯芯片30B連接的例子，但供給至邏輯芯片30B的電位不限定于上述兩種。例如，電源電路DRV1也可以包含供給對邏輯芯片30B的外部接口電路IF1進行驅動的電壓的外部接口用電源電路和供給對邏輯芯片30B的核心電路CORE1進行驅動的電壓的核心用電源電路。并且，電源電路DRV1也可以包含供給對邏輯芯片30B的內部接口電路IF2進行驅動的電壓的內部接口用電源電路。在該情況下，邏輯芯片30B與供給彼此不同的多個電源電位的多個電源線VD1連接。

并且，供給至圖4所示的基準電位線VS1的電位例如是接地電位。但是，由于驅動電壓由彼此不同的第一電位和第二電位之差規(guī)定，因此供給至基準電位線VS1的電位也可以是接地電位以外的電位。

如邏輯芯片30B這樣將某裝置或系統(tǒng)的工作所需的電路集成在一個半導體芯片30中而形成的構件稱為SoC(System on a Chip，片上系統(tǒng))。另外，如果在邏輯芯片30B中形成圖4所示的主儲存電路，則能夠以一個邏輯芯片30B構成系統(tǒng)。但是，根據使其工作的裝置或系統(tǒng)，需要的主儲存電路的容量不同。因此，通過將主儲存電路形成于除了邏輯芯片30B以外的半導體芯片30(即存儲芯片30A)，能夠提高邏輯芯片30B的通用性。并且，根據所要求的主儲存電路的儲存容量，通過連接多個存儲芯片30A，系統(tǒng)所具備的儲存電路的容量在設計上的自由度得到提高。

并且，在圖4所示的例子中，存儲芯片30A具備主儲存電路。在圖4中，將主儲存電路作為存儲芯片30A的核心電路(主電路)CORE2而示出。其中，核心電路CORE2所包含的電路也可以包含主儲存電路以外的電路。

并且，在存儲芯片30A中形成有在與內部設備(例如邏輯芯片30B)之間進行信號的輸入輸出的內部接口電路(內部輸入輸出電路)IF2。

并且，在存儲芯片30A中具備供給用于驅動核心電路CORE2的電位的電源電路(驅動電路)DRV2。在圖4所示的例子中，電源電路DRV2與供給電源電位的電源線VD2和供給基準電位的基準電位線VS1連接。在圖4所示的例子中，供給至電源線VD1的電源電位以及供給至電源線VD2的電源電位分別從設置于半導體裝置PKG1的外部的電源50供給。

另外，在圖4中，示出一對電源線VD2和基準電位線VS1與存儲芯片30A連接的例子。并且，在圖4所示的例子中，邏輯芯片30B和存儲芯片30A分別經由供給對內部接口電路IF2進行驅動的電源電位的電源線VD3以及基準電位線VS2而電連接。其中，對存儲芯片30A供給電位的方式除了上述以外還存在各種變形例。例如也可以是，驅動邏輯芯片30B的內部接口電路IF2的電源電位和驅動存儲芯片30A的內部接口電路IF2的電源電位分別獨立地被供給。在該情況下，圖4所示的電源50和存儲芯片30A經由電源線VD3電連接。

并且，在圖4所示的例子中，在將邏輯芯片30B和存儲芯片30A電連接的多個傳輸路徑中，除了數(shù)據線DQ以及控制信號線CMD之外，還包括基準電位線VS2。該基準電位線VS2是例如傳輸由數(shù)據線DQ傳輸?shù)臄?shù)據信號的參考信號(reference signal)的路徑。對參考用的基準電位線VS2供給例如接地電位來作為基準電位。在將接地電位分別供給至基準電位線VS2以及基準電位線VS1的情況下，將基準電位線VS2和基準電位線VS1連接時電位更穩(wěn)定。因此，如在圖4中標注虛線而示出地，優(yōu)選基準電位線VS2和基準電位線VS1在中介部20A中連接。其中，如果能夠降低傳輸路徑中的電位的偏差，則也可以對參考用的基準電位線VS2供給接地電位以外的電位。例如也可以將輸入輸出用電源電路的電源電位用作參考用的基準電位。

并且，在圖4所示的例子中，將電源電位供給至存儲芯片30A的電源線VD2以及將基準電位供給至存儲芯片30A的基準電位線VS1各自以不經由邏輯芯片30B的方式與存儲芯片30A連接。其中，作為相對于圖4的變形例，也可以是，電源線VD1以及基準電位線VS2經由邏輯芯片30B與存儲芯片30A連接。

＜各部件的結構＞

接著，按照順序對構成圖1～圖4所示的半導體裝置PKG1的主要的部件進行說明。圖5是圖3的A部的放大剖視圖。并且，圖6是圖3的B部的放大剖視圖。

圖1～圖5所示的配線基板10是具備在半導體裝置PKG1和安裝基板60(參照圖4)之間供給電信號和電位的傳輸路徑的基板。配線基板10具有將上表面10t側和下表面10b側電連接的多個配線層(在圖3所示的例子中是8層)。設置于各配線層的多個配線13被將多個配線13之間以及相鄰的配線層之間絕緣的絕緣層14覆蓋。

圖3所示的配線基板10具有層疊的多個絕緣層14，正中間的絕緣層14是例如使環(huán)氧樹脂等樹脂材料含浸于玻璃纖維等纖維材料而成的芯層(芯材)。并且，分別形成于芯層的上表面以及下表面的絕緣層14通過例如層積工藝形成。其中，作為相對于圖3的變形例，也可以使用不具有成為芯層的絕緣層14的所謂的無芯基板。

并且，配線基板10具有設置在各配線層之間并沿厚度方向連接被層疊的配線層的層間導電路徑即通孔配線15。并且，在配線基板10的上表面10t形成有多個接合焊盤(端子、芯片搭載面?zhèn)榷俗?、電極)16。另外，設置于配線基板10所具有的多個配線層中的最上層的配線層(最靠上表面10t側的配線層)的配線13與接合焊盤16一體地形成。換句話說，接合焊盤16能夠認為是配線13的一部分。并且，在將接合焊盤16和配線13區(qū)分地考慮的情況下，能夠將在配線基板10的上表面10t從絕緣膜17露出的部分定義為接合焊盤16，并將被絕緣膜17覆蓋的部分定義為配線13。

另一方面，在配線基板10的下表面10b形成有多個焊接區(qū)(端子、釬焊連接用焊盤)12。多個焊接區(qū)12各自與焊球11連接，圖4所示的安裝基板60和半導體裝置PKG1經由圖3所示的焊球11電連接。即，多個焊球11作為半導體裝置PKG1的外部連接端子而發(fā)揮功能。

這些多個焊球11以及多個焊接區(qū)12經由配線基板10的多個配線13與上表面10t側的多個接合焊盤16電連接。另外，設置于配線基板10所具有的多個配線層中的最下層的配線層(最靠下表面10b側的配線層)的配線13與焊接區(qū)12一體地形成。換句話說，焊接區(qū)12能夠認為是配線13的一部分。并且，在將焊接區(qū)12和配線13區(qū)分地考慮的情況下，能夠將在配線基板10的下表面10b從絕緣膜17露出的部分定義為焊接區(qū)12，并將在配線基板10的下表面10b被絕緣膜17覆蓋的部分定義為配線13。

并且，作為相對于圖3的變形例，也存在使焊接區(qū)12自身作為外部連接端子而發(fā)揮功能的情況。在該情況下，焊接區(qū)12不與焊球11連接，多個焊接區(qū)12各自在配線基板10的下表面10b從絕緣膜17露出。并且，作為相對于圖3的另一變形例，也存在如下情況：連接較薄的焊錫膜來代替球形狀的焊球11，使該焊錫膜作為外部連接端子而發(fā)揮功能。

并且，配線基板10的上表面10t以及下表面10b被絕緣膜(阻焊膜)17覆蓋。形成于配線基板10的上表面10t的配線13被絕緣膜17覆蓋。在絕緣膜17形成有開口部，在該開口部中，多個接合焊盤16中的至少一部分(接合區(qū)域)從絕緣膜17露出。并且，形成于配線基板10的下表面10b的配線13被絕緣膜17覆蓋。在絕緣膜17形成有開口部，在該開口部中，多個焊接區(qū)12中的至少一部分(與焊球11的接合部)從絕緣膜17露出。

并且，如圖5所示，半導體裝置PKG1具備搭載在配線基板10上的中介部20A。中介部20A是夾設在配線基板10和多個半導體芯片30之間的中繼基板。在本實施方式中，中介部20A包括具有主面21t的硅基板(基材)21以及配置在主面21t上的多個配線層M1、M2、M3。如圖5所示，如果將形成有多個表面電極25的層看作是配線層M4，則在圖5所示的例子中層疊有四層配線層。在多個配線層M1、M2、M3各自中形成有多個配線(導體圖案)22。多個配線22被將多個配線22之間以及相鄰的配線層之間絕緣的絕緣層23覆蓋。絕緣層23是由例如氧化硅(SiO)等半導體材料的氧化物構成的無機絕緣層。

并且，在中介部20A的配線層M3上形成有多個表面電極(電極焊盤、端子)25。多個表面電極25各自的一部分在中介部20A的上表面20t從作為保護絕緣膜的鈍化膜26露出。并且，表面電極25經由連接于表面電極25的露出部分的凸點電極35而與半導體芯片30的電極(表面電極、焊盤)33電連接。

并且，在中介部20A的下表面20b形成有多個背面電極(電極、焊盤、端子)27。多個背面電極27在中介部20A的位于硅基板21的與主面21t相反一側的下表面20b處露出。并且，背面電極27經由連接于背面電極27的凸點電極28而與配線基板10的接合焊盤16電連接。

并且，中介部20A具備沿厚度方向(從主面21t以及下表面20b中的一面朝向另一面的方向)貫通硅基板21的多個貫通電極24。多個貫通電極24是通過將例如銅(Cu)等導體埋入貫通孔而形成的導電路徑，所述貫通孔以沿厚度方向貫通硅基板21的方式形成。多個貫通電極24各自的一方的端部與背面電極27連接，另一方的端部與配線層M1的配線22連接。即，中介部20A的多個表面電極25和多個背面電極27經由多個配線22以及多個貫通電極24而分別電連接。

上述的配線基板10是半導體裝置PKG1的支撐基材。為了發(fā)揮作為支撐基板的功能，優(yōu)選提高剛性、強度。因此，形成于配線基板10的多個配線13難以進行精細加工。

另一方面，由于中介部20A是搭載在配線基板10上的中繼基板，因此基板的剛性、強度也可以比配線基板10低。因此，與配線基板10的配線13相比較，形成于中介部20A的多個配線22能夠提高配線密度。

特別是，如圖5所示，本實施方式的中介部20A具有作為半導體基板的硅基板(基材)21，并具有在硅基板21的主面21t上層疊有多個配線層M1、M2、M3的構造。這樣一來，在半導體基板上形成多個配線22的情況下，通過使用與在半導體晶圓形成配線的工序同樣的工藝而能夠提高配線密度。

在使用了在半導體晶圓形成配線的制造工藝的情況下，各配線層的厚度以及配線層之間的距離也變小。例如，圖5以及圖6所示的配線層M1、M2、M3的厚度即多個配線22各自的厚度比配線基板10的配線13的厚度小。在圖5以及圖6中，為了將配線基板10的配線13和中介部20A的配線22記載在同一圖中，配線13的厚度為配線22的厚度的二倍以下。但是，配線13的厚度是上述的配線22的厚度的值的數(shù)倍至數(shù)十倍左右。

并且，配線層M1、M2、M3各自的分隔距離以及硅基板21的主面21t與配線層M1的分隔距離比配線22的厚度小。配線層M1、M2、M3各自的分隔距離以及硅基板21的主面21t與配線層M1的分隔距離是形成于配線層M1、M2、M3的配線22的厚度的一半左右。另外，形成有多個表面電極25的最上層的配線層M4與配線層M3的分隔距離比配線層M1、M2、M3各自的分隔距離大。例如，配線層M4與配線層M3的分隔距離與配線22的厚度大致相同。

這樣一來，與配線基板10相比較，中介部20A能夠提高配線密度，因此在使連結多個半導體芯片30之間的信號傳輸路徑的數(shù)量增加的情況下特別有效。特別是，如本實施方式的圖4所示的例子示出地，在增加將邏輯芯片30B和存儲芯片30A連接的信號傳輸路徑的數(shù)量的情況下，通過設置中介部20A，能夠降低形成于配線基板10的配線13(參照圖3)的數(shù)量。

另外，在本實施方式中，將在半導體晶圓的制造工藝中廣泛使用的硅基板21用作基材。因此，圖5所示的硅基板21以作為半導體材料的硅為母材(主要成分)。并且，在用于半導體芯片制造的半導體基板中，在作為母材的半導體材料中摻雜有構成p型或n型的導電特性的雜質元素的情況是較常見的。因此，在使用了通用的半導體晶圓來作為硅基板21的情況下，在硅基板21中含有構成p型或n型的導電特性的雜質元素。

其中，對本實施方式的硅基板21能夠應用各種變形例。例如，作為半導體基板，也可以將硅以外的半導體材料作為母材。并且，也能夠將在半導體材料中未摻雜雜質元素的半導體用作半導體基板。

并且，如圖6所示，半導體裝置PKG1具備搭載在中介部20A的上表面20t上的多個半導體芯片30。多個半導體芯片30分別包括具有主面31t的硅基板(基材)31以及配置在主面31t上的配線層32。另外，在圖5以及圖6中，為了便于觀察，示出了一層配線層32，但例如在圖5以及圖6所示的配線層32中層疊有厚度比中介部20A的配線層M1、M2、M3薄的多個配線層。并且，為了便于觀察而省略了圖示，但在多個的配線層32各自中形成有多個配線。并且，多個配線被將多個配線之間以及相鄰的配線層之間絕緣的絕緣層覆蓋。絕緣層是由例如氧化硅(SiO)等半導體材料的氧化物構成的無機絕緣層。

并且，在多個半導體芯片30分別具備的硅基板31的主面31t形成有例如晶體管元件或者二極管元件等多個半導體元件。多個半導體元件經由配線層32的多個配線而與形成于表面30t側的多個電極33電連接。

并且，在本實施方式中，多個半導體芯片30各自以表面30t與中介部20A的上表面20t相對的狀態(tài)搭載在中介部20A的上表面20t上。這樣的安裝方式被稱為倒裝安裝方式或者倒裝連接方式。在倒裝連接方式中，如下所述地將半導體芯片30與中介部20A電連接。

在半導體芯片30的配線層32上形成有多個電極(表面電極、焊盤、端子)33。多個電極33各自的一部分在半導體芯片30的表面30t從作為保護絕緣膜的鈍化膜34露出。并且，電極33經由連接于電極33的露出部分的凸點電極35而與中介部20A的表面電極25電連接。

并且，在本實施方式中，如圖4所示，連接于存儲芯片30A的多個傳輸路徑中的一部分在不與配線基板10連接的情況下經由中介部20A與邏輯芯片30B連接。在圖4所示的例子中，數(shù)據線DQ以及控制信號線CMD與配線基板10電分離。另一方面，連接于存儲芯片30A的多個傳輸路徑中的供給用于驅動存儲芯片30A的電路的電源電位的電源線VD2以及基準電位線VS1與配線基板10電連接。另外，將邏輯芯片30B和存儲芯片30A電連接的傳輸路徑中的用于信號線的參考的基準電位線VS2也可以與配線基板10分離。

＜將半導體芯片之間電連接的傳輸路徑的詳細內容＞

接著，對如圖4所示地將邏輯芯片30B和存儲芯片30A電連接的信號傳輸路徑的詳細內容進行說明。

作為SiP型半導體裝置的代表性的例子，具有如本實施方式地將邏輯芯片30B和存儲芯片30A搭載在一個封裝體內的結構。為了提高這樣的結構的SiP型半導體裝置的性能，要求提高將邏輯芯片30B和存儲芯片30A連接的信號傳輸路徑的傳輸速度的技術。例如，圖4所示的信號傳輸路徑中的多個數(shù)據線DQ分別被設計成以1Gbps(每秒1吉比特)以上的傳輸速度傳輸數(shù)據信號。為了使多個信號傳輸路徑各自的傳輸速度高速化，需要增加每單位時間的傳輸次數(shù)(在下文中記載為高時鐘化)。

并且，作為提高邏輯芯片30B和存儲芯片30A之間的信號傳輸速度的其他方法，存在增大內部接口的數(shù)據總線的寬度而增加一次傳輸?shù)臄?shù)據量的方法(在下文中記載為總線寬度擴大化)。并且，存在組合地應用上述的總線寬度擴大化和高時鐘化的方法。在該情況下，需要較多數(shù)量的高速的信號傳輸路徑。因此，如本實施方式地經由中介部20A將邏輯芯片30B和存儲芯片30A電連接的方法是有效的。

例如，圖4所示的存儲芯片30A是具備512bit以上的數(shù)據總線的寬度的所謂的寬幅輸入輸出接口存儲器。詳細地說，存儲芯片30A具備例如四個數(shù)據總線的寬度為128bit的通道，總計該四通道的總線寬度達到512bit。并且，各通道的每單位時間的傳輸次數(shù)被高速時鐘化，例如分別達到1Gbps以上。

但是，本申請發(fā)明人對經由具備多個配線層的中介部將邏輯芯片30B和存儲芯片30A電連接的結構進行了研究，其結果是，可知從信號傳輸?shù)目煽啃缘挠^點來看存在課題。

首先，根據本申請發(fā)明人的研究，可知在具有硅基板的中介部上進行了高速信號傳輸?shù)那闆r下，存在信號的能量的一部分轉換成熱能量并被消耗而產生傳輸損失(在下文中稱為信號損失)的情況。這時，如圖7所示，可知的是，在信號的頻率較低的狀態(tài)下，信號損失的程度較小，但如果信號的頻率變高，則信號損失的程度急劇變大。

圖7是示出信號傳輸路徑的工作頻率和信號損失的關系的說明圖。并且，圖8是示意性地示出電流在硅基板中流動的狀態(tài)的主要部分剖視圖。在圖7中，在橫軸以對數(shù)示出進行信號傳輸?shù)念l率，在縱軸示出各頻率下的信號損失的程度。并且，在圖7中，將圖4所示的數(shù)據線DQ的工作頻帶示出為頻帶F2，將控制信號線CMD的工作頻帶示出為頻帶F1。并且，在圖8中，為了明示配線層M4是用于形成表面電極25的層，因此以虛線示出表面電極25。

在此，對信號電流在圖8所示的配線22中流動的情況下的動態(tài)進行研究。與圖5所示的本實施方式的中介部20A所具有的硅基板21同樣地，圖8所示的硅基板21包含構成p型或n型的導電特性的雜質元素。

如果信號電流在圖8所示的配線22中流動，則在配線22的周圍產生電磁場。在配線22中流動的信號電流的頻率較低的情況下，圖8所示的電流CF在硅基板21中難以流動。因此，例如，在以圖7所示的頻帶F1傳輸信號電流的情況下，即使頻率變化，信號損失的程度也不易變化。

但是，根據本申請發(fā)明人的研究，可知例如在如圖7所示的頻帶F2那樣以較高的頻率傳輸信號電流的情況下，電流CF易于在圖8所示的硅基板21中流動。并且，由于硅基板21通過在作為母材的半導體材料中摻雜雜質而獲得導電性，因此與配線22等導體相比較，電流CF在硅基板21中流動的情況下的電阻值較大。因此，通過電流CF流動而產生的電能(電磁場以及與此相伴產生的電流CF)轉換為熱能并被消耗。其結果是，流過配線22的信號電流的電流值下降。即，在信號傳輸路徑中產生信號損失。根據本申請發(fā)明人的研究，如果信號傳輸路徑的工作頻率達到1GHz(吉赫茲)以上，則信號損失的程度急劇變大。

因此，從提高信號傳輸?shù)目煽啃缘挠^點來看，優(yōu)選在信號損失的程度變大的頻帶F2下實施抑制信號損失增大的對策。根據本實施方式，能夠抑制上述的信號損失的增大。在下文中，按照順序對其理由進行說明。

圖9是放大地示出圖1所示的邏輯芯片和存儲芯片之間的區(qū)域周圍的放大俯視圖。并且，圖10是在沿著圖9的A-A線的剖面中示出按照傳輸對象的種類的配線的配置例的主要部分剖視圖。另外，在圖9中，以虛線示出將存儲芯片30A和邏輯芯片30B電連接的多個配線22以及與配線22的兩端連接的中介部20A的多個表面電極25。在圖9中示意性地示出存儲芯片30A和邏輯芯片30B經由多個配線22電連接的情況，配線22、表面電極25的數(shù)量和位置不限定于圖9所示的形態(tài)。并且，在圖9中，以雙點劃線示出夾在相鄰的半導體芯片之間的區(qū)域22A以及形成有將相鄰的半導體芯片電連接的多個配線22的區(qū)域22B的周緣部。并且，由于區(qū)域22A與區(qū)域22B重疊，為了便于觀察，對區(qū)域22A標注花紋。另外，圖10是剖視圖，但為了辨別多個配線22所構成的傳輸路徑的種類，根據傳輸對象的種類而標注不同的花紋。詳細地說，對構成圖4所示的數(shù)據線DQ的一部分的數(shù)據信號用配線22DQ標注陰影線，對構成圖4所示的控制信號線CMD的一部分的控制信號用配線22CMD標注點狀圖案。另外，對成為基準電位的傳輸路徑的基準電位用配線22VS不標注花紋而形成為空白。另外，對硅基板21也不標注花紋而形成為空白。并且，在圖10中，為了明示配線層M4是用于形成表面電極25的層，以虛線示出表面電極25。

首先，對從提高相鄰的半導體芯片之間的信號傳輸?shù)目煽啃缘挠^點來看需要進行配線構造的研究的區(qū)域進行說明。如圖9所示，本實施方式的半導體裝置PKG1所具有的存儲芯片30A和邏輯芯片30B經由中介部20A的多個配線22而電連接。并且，在進行高速信號傳輸?shù)那闆r下，優(yōu)選縮短信號傳輸路徑。因此，在俯視視角下，將存儲芯片30A和邏輯芯片30B電連接的配線22主要配置在中介部20A的夾在存儲芯片30A和邏輯芯片30B之間的區(qū)域22A中。因此，在研究配線22的電特性的情況下，研究圖9所示的區(qū)域22A中的配線構造即可，其他區(qū)域的配線構造不特別限定。

另外，關于連接有將存儲芯片30A和邏輯芯片30B電連接的多個配線22的區(qū)域，嚴格來說，如圖9所示，是與多個配線22的兩端連接的多個表面電極25之間的區(qū)域22B。但是，為了縮短信號傳輸路徑，與多個配線22的兩端連接的多個表面電極25分別以靠近相鄰的半導體芯片彼此相對的側邊的方式形成的情況較多。在該情況下，如圖9所示，區(qū)域22B的大部分與區(qū)域22A重疊。因此，通過至少改善區(qū)域22A的配線構造，能夠提高相鄰的半導體芯片之間的信號傳輸?shù)目煽啃浴Ｆ渲?，例如在連接相鄰的半導體芯片之間的配線22的長度較長而多個表面電極25各自遠離相鄰的半導體芯片彼此相對的邊的情況下，也存在優(yōu)選考慮區(qū)域22B中的配線構造的情況。

在下文中，對圖9所示的區(qū)域22A中的配線構造進行說明。其中，在下文中說明的配線構造也應用于考慮區(qū)域22B中的配線構造的情況。

如圖10所示，本實施方式的半導體裝置PKG1所具備的中介部20A具有配線層M1、比配線層M1遠離硅基板21的主面21t的配線層M2以及比配線層M2遠離主面21t的配線層M3。

并且，在區(qū)域22A(參照圖9)中，關于多個配線22中的構成基準電位的傳輸路徑的一部分的基準電位用配線22VS的比例(占有率)，配線層M3中的基準電位用配線22VS的比例比配線層M1中的基準電位用配線22VS的比例(占有率)大。上述的配線層M1(或者配線層M3)中的基準電位用配線22VS的比例是指基準電位用配線22VS相對于形成于配線層M1(或者配線層M3)的導體圖案的平面面積的合計值的占有率。并且，配線層M1(或者配線層M3)中的信號用配線的比例是指信號用配線相對于形成于配線層M1(或者配線層M3)的導體圖案的平面面積的合計值的占有率。以下，在本說明書中，在記載為某配線層中的某種類的配線的比例的情況下，除去特別地說明了以不同的意思使用的情況之外，是指與上文同樣的意思。

并且，在區(qū)域22A(參照圖9)中，關于多個配線22中的構成信號的傳輸路徑的一部分的信號用配線(數(shù)據信號用配線22DQ以及控制信號用配線22CMD)的比例(占有率)，配線層M1中的信號用配線的比例比配線層M3中的信號用配線的比例(占有率)大。

本實施方式的中介部20A的結構也能夠以如下的方式表述。即，在距硅基板21的主面21t的距離相對較近的配線層M1中，主要設置有信號用配線(數(shù)據信號用配線22DQ或者控制信號用配線22CMD)，在距硅基板21的主面21t的距離相對較遠的配線層M3中，主要設置有基準電位用配線22VS。由此，能夠獲得如下的效果。

即，能夠通過基準電位用配線22VS對信號在配線22中流動時產生的電磁場的分布進行控制。在設置于信號電流流過的配線22的下方的基準電位用配線22VS的面積較小且設置于配線22的上方的基準電位用配線22VS的面積較大的情況下，電磁場主要分布于與配線22同一層或者配線22的上方。因此，即使在配線22中流動的信號電流是高頻信號的情況下，也能夠抑制因電流CF(參照圖8)在硅基板21中流動而引起的信號損失。

另外，供給至圖10所示的基準電位用配線22VS的基準電位是與供給至例如圖4所示的基準電位線VS1的電位(例如接地電位)相同的電位。另外，也可以是，供給接地電位以外的電位的傳輸路徑對信號在配線22中流動時產生的電磁場的分布進行控制。例如也可以是供給用于對圖4所示的輸入輸出電路的驅動的電源電位。

另外，作為抑制信號損失的其他方法，本申請發(fā)明人對圖11所示的研究例進行了研究。圖11是示出在作為與圖10不同的研究例的中介部的各配線層中按照傳輸對象的種類的配置比例的例子的主要部分剖視圖。圖11所示的中介部20H在如下的方面與圖10所示的中介部20A不同。即，在距硅基板21的主面21t的距離相對較近的配線層M1中，主要設置有基準電位用配線22VS，在距硅基板21的主面21t的距離相對較遠的配線層M3中，主要設置有信號用配線。換句話說，在圖11所示的中介部20H中，在多個信號用配線和硅基板21之間設置有基準電位用配線22VS。

本申請發(fā)明人對如下結構進行了研究：通過將基準電位用配線22VS設置在多個信號用配線和硅基板21之間，從而利用基準電位用配線22VS來屏蔽高頻信號在信號用配線中流動時產生的電磁場。但是，在圖11所示的中介部20H的情況下，為了便于制造而將屏蔽件形成為網眼形狀，削減了屏蔽效果，因此，與圖10所示的中介部20A相比較，難以抑制信號損失。以下說明其理由。

在硅基板21上層疊多個配線層的情況下，通過使用在半導體晶圓上形成配線層的工藝，能夠實現(xiàn)配線22的高密度化。但是，在作為基底的各配線層的表面的平坦性較低的情況下，無法充分減小配線22的配線寬度。因此，作為用于層疊配線層的準備，需要將作為基底的配線層平坦化。作為平坦化的技術，例如存在被稱為CMP(Chemical Mechanical Polishing，化學機械研磨)的研磨技術。由于CMP是通過使柔軟的絕緣層23(參照圖6)埋入金屬圖案之間而使研磨面平坦化的技術，因此在金屬圖案之間需要供絕緣層23埋入的間隙。因此，例如網眼圖案等的在金屬膜之間設置多個間隙的金屬膜的被覆率(形成有金屬膜的面中的金屬膜的占有率)需要控制在例如50％左右。

為了通過基準電位用配線22VS對高頻信號在圖11所示的信號用配線(例如數(shù)據信號用配線22DQ)中流動時產生的電磁場進行屏蔽，需要增大設置于配線層M1的基準電位用配線22VS的面積，但難以將基準電位用配線22VS的平面形狀形成為片狀。因此，上述的電磁場從構成基準電位用配線22VS的導體圖案的間隙朝向硅基板21迂回。即，難以通過基準電位用配線22VS獲得足夠的屏蔽效果。

另一方面，在圖10所示的本實施方式中，基準電位用配線22VS被用作用于控制電磁場的分布的導體圖案。因此，即使在例如圖10所示的基準電位用配線22VS的平面形狀是如在圖9中以虛線示出的配線22那樣從存儲芯片30A以及邏輯芯片30B中的一方朝向另一方延伸的線形的圖案的情況下，也能夠抑制信號損失。并且，即使例如圖10所示的基準電位用配線22VS的平面形狀是網眼圖案，也能夠抑制信號損失。圖10所示的基準電位用配線22VS不需要專門用于控制電磁場的分布。因此，也可以是，上述電磁場的一部分被基準電位用配線22VS屏蔽。并且，也可以是，圖10所示的基準電位用配線22VS構成高速信號的電流歸路路徑的一部分。

另外，在使用圖10說明的配線構造的表述中，在“A的比例比B的比例大”這樣的表述中也包括B的比例是0％的情況。并且，在“A的比例比B的比例小”這樣的表述中也包括A的比例是0％的情況。在下文中，在本說明書中使用“A的比例比B的比例大(或者小)”這樣的表述的情況下是同樣的意思。例如，在圖10所示的例子中，在配線層M1中未形成基準電位用配線22VS，形成于區(qū)域22A(參照圖9)的配線層M1的配線22中的信號用配線的比例是100％。

其中，作為相對于圖10的變形例，也可以將基準電位用配線22VS形成于區(qū)域22A(參照圖9)的配線層M1。在該情況下，如上所述，關于多個配線22中的構成基準電位的傳輸路徑的一部分的基準電位用配線22VS的比例(占有率)，配線層M3中的基準電位用配線22VS的比例比配線層M1中的基準電位用配線22VS的比例(占有率)大。由此，使得進行高速信號傳輸時產生的電磁場主要分布于與配線22同一層或者配線22的上方，能夠抑制信號損失。

另外，圖10所示的中介部20A的配線構造也能夠以如下的方式表述。另外，在配置于配線層M1的多個配線(導體圖案)22中，構成基準電位的傳輸路徑的一部分的基準電位用配線(基準電位用導體)22VS的比例比構成信號的傳輸路徑的一部分的信號用配線(數(shù)據信號用配線22DQ或者控制信號用配線22CMD)的比例小。另外，在配置于配線層M3的多個配線22中，構成基準電位的傳輸路徑的一部分的基準電位用配線22VS的比例比構成信號的傳輸路徑的一部分的信號用配線的比例大。

在滿足上述的條件的情況下，可以說“在距硅基板21的主面21t的距離相對較近的配線層M1中，主要設置有信號用配線(數(shù)據信號用配線22DQ或者控制信號用配線22CMD)，在距硅基板21的主面21t的距離相對較遠的配線層M3中，主要設置有基準電位用配線22VS”。因此，使得進行高速信號傳輸時產生的電磁場主要分布于與配線22同一層或者配線22的上方。其結果是，根據上述結構，能夠抑制信號損失。

并且，如圖10所示，在本實施方式中，多個信號用配線包含以相對較低的頻帶F1(參照圖7)傳輸信號的控制信號用配線22CMD以及以比控制信號用配線22CMD高的頻帶F2(參照圖7)傳輸信號的數(shù)據信號用配線22DQ。例如，在圖4所示的例子中，通過控制信號線CMD傳輸?shù)牡刂沸盘柡椭噶钚盘柕瓤刂朴玫臄?shù)據信號以通過數(shù)據線DQ傳輸?shù)臄?shù)據信號的一半以下的頻率進行傳輸。觀察圖7可知，與頻帶F2相比較，在頻帶F1下信號損失的程度較低。

如本實施方式所示，在具有三層以上的配線層且根據信號的種類而頻率不同的情況下，考慮圖7所示的結果，優(yōu)選如下的結構。即，以高頻傳輸?shù)臄?shù)據信號用配線22DQ優(yōu)選設置于距硅基板21的主面21t的距離相對較遠的配線層M2、M3。另一方面，優(yōu)選將信號損失的程度較低的控制信號用配線22CMD設置于距硅基板21的主面21t的距離相對較近的配線層M1。

另外，配線層M1與硅基板21的主面21t的分隔距離比配線層M1的配線22的厚度薄，例如是0.5μm～0.6μm左右。換句話說，配線層M1和硅基板21的主面21t之間的絕緣層23的厚度比配線層M1的配線22的厚度薄，例如是0.5μm～0.6μm左右。因此，從降低信號損失的觀點來看，特別優(yōu)選如圖10所示地不將數(shù)據信號用配線22DQ形成于配線層M1。但是，例如為了增大信號線的數(shù)量，也可以考慮將數(shù)據信號用配線22DQ形成于配線層M1的情況。在該情況下，優(yōu)選增大配線層M1與硅基板21的主面21t的分隔距離。

詳細地說，在配置于配線層M1的多個信號用配線(導體圖案)中，以第一頻帶(例如頻帶F1)傳輸信號(控制用信號)的控制信號用配線22CMD的比例比以高于第一頻帶的第二頻帶(例如頻帶F2)傳輸信號(數(shù)據信號)的數(shù)據信號用配線22DQ的比例大。并且，在配置于配線層M2的多個信號用配線中，以第一頻帶(例如頻帶F1)傳輸信號(控制用信號)的控制信號用配線22CMD的比例比以第二頻帶(例如頻帶F2)傳輸信號(數(shù)據信號)的數(shù)據信號用配線22DQ的比例小。

另外，如上所述，在“A的比例比B的比例大”這樣的表述中也包括B的比例是0％的情況。并且，在“A的比例比B的比例小”這樣的表述中也包括A的比例是0％的情況。例如，在圖10所示的例子中，在配線層M1中未形成數(shù)據信號用配線22DQ，形成于區(qū)域22A(參照圖9)的配線層M1的配線22中的控制信號用配線CMD的比例是100％。并且，在圖10所示的例子中，在配線層M2、M3中未形成數(shù)據信號用配線22DQ。

并且，根據本實施方式，能夠縮短通過圖4所示的數(shù)據線DQ傳輸?shù)臄?shù)據信號的電流歸路路徑(返回路徑)。

例如，如圖6所示，在經由中介部20A在多個半導體芯片30之間傳輸信號的情況下，優(yōu)選縮短形成于中介部20A的電流歸路路徑。換句話說，將半導體芯片30彼此連接的電流歸路路徑優(yōu)選設置在靠近半導體芯片30的位置。圖4所示的參考用的基準電位線VS2例如被供給接地電位，但與此同時地，也是通過數(shù)據線DQ傳輸?shù)臄?shù)據信號的電流歸路路徑。

在圖10所示的基準電位用配線22VS構成參考用的基準電位線VS2的一部分的情況下，能夠通過將基準電位用配線22VS設置在靠近圖6所示的半導體芯片30的位置而縮短歸路電流的路徑長度。

在此，在圖10所示的本實施方式的中介部20A中，在與表面電極25靠近的配線層M3中主要形成有基準電位用配線22VS。因此，與圖11所示的中介部20H相比較，能夠縮短參考信號的傳輸距離。

并且，在圖10所示的例子中，在比配線層M1距表面電極25更近的配線層M2中主要形成有主要以較高的頻帶F2(參照圖7)傳輸?shù)臄?shù)據信號用配線22DQ。因此，即使在配線層M3中主要形成有基準電位用配線22VS的情況下，也能夠抑制高頻信號的傳輸距離變長。

并且，從改善與圖6所示的邏輯芯片30B連接的傳輸路徑的電特性的觀點來看，優(yōu)選如下的結構。圖12是圖1所示的B部的放大俯視圖。另外，在圖12中，為了示出半導體芯片30和中介部20A的連接部分的平面形狀，以虛線示出存儲芯片30A的電極33A、邏輯芯片30B的電極33B以及中介部20A的表面電極25的輪廓。并且，在圖12所示的例子中，電極33A的輪廓和連接于電極33A的表面電極25的輪廓大致重疊，電極33B的輪廓和連接于電極33B的表面電極25的輪廓大致重疊。并且，如上所述，在覆蓋中介部20A的表面的鈍化膜26設置有多個開口部，在開口部中，表面電極25的一部分從鈍化膜26露出。在圖12中，以實線的圓示出使中介部20A的表面電極25的一部分露出的開口部的輪廓。

如圖4所示，邏輯芯片30B除了具有在與存儲芯片30A之間輸入或者輸出信號的內部接口電路IF2之外，還具有在與外部設備40之間輸入或者輸出信號的外部接口電路IF1。因此，與邏輯芯片30B連接的信號線(信號線SIG、數(shù)據線DQ以及控制信號線CMD)的數(shù)量比與存儲芯片30A連接的信號線(數(shù)據線DQ以及控制信號線CMD)的數(shù)量多。并且，圖4所示的信號線SIG的傳輸速度比數(shù)據線DQ的傳輸速度快。因此，與邏輯芯片30B連接的信號線SIG或者供給邏輯芯片30B用的驅動電壓的電源線VD1以及VS1需要強化傳輸路徑。

因此，在本實施方式的例子中，如圖5以及圖6所示，在邏輯芯片30B所具有的多個電極33的情況下，對一個電極33連接有多個(在圖6中，兩個)貫通電極24。另一方面，如圖6所示，在存儲芯片30A所具有的多個電極33的情況下，對一個電極33連接有一個貫通電極24。即，與邏輯芯片30B的多個電極33各自連接的貫通電極24的數(shù)量比與存儲芯片30A的多個電極33各自連接的貫通電極24的數(shù)量多。由此，在將多個貫通電極24(參照圖6)并聯(lián)連接作為圖4所示的信號線SIG的傳輸路徑的情況下，能夠降低電信號的傳輸路徑的電阻，因此能夠抑制信號的輸入輸出電壓的下降。并且，在將多個貫通電極24(參照圖6)并聯(lián)連接作為對邏輯芯片30B供給驅動電壓的圖4所示的電源線VD1、基準電位線VS1等的傳輸路徑的情況下，能夠降低電源電位、基準電位的傳輸路徑的電阻，因此能夠抑制驅動電壓的電壓下降。能夠抑制電壓降。另外，如圖6所示，多個電極33中數(shù)據線DQ等在半導體芯片之間進行信號傳輸?shù)穆窂轿磁c貫通電極24連接。

并且，從強化傳輸路徑的觀點來看，與圖4所示的邏輯芯片30B連接的信號線SIG或者供給邏輯芯片30B用的驅動電壓的電源線VD1以及VS1優(yōu)選如下的結構。如圖12所示，優(yōu)選邏輯芯片30B的電極33B的表面電極25B的面積比存儲芯片30A的電極33A的表面電極25A的面積大。通過增大表面電極25B的平面面積，能夠實現(xiàn)一個電極33B與中介部20A的多個傳輸路徑連接。

詳細地說，邏輯芯片30B的電極(表面電極、焊盤)33B的直徑D1比存儲芯片30A的電極(表面電極、焊盤)33A的直徑D2大。另外，在圖12中，示出電極33A以及電極33B的平面形狀是四邊形的情況，將四邊形的對角線設為直徑D2或者直徑D1的值。其中，電極33A以及電極33B的平面形狀也可以是四邊形以外的形狀。例如，在電極33A以及電極33B的平面形狀是圓形的情況下，圓的直徑成為直徑D2或者直徑D1的值。

并且，多個電極33B中的相鄰的電極33B的分隔距離P1比多個電極33A中的相鄰的電極33A的分隔距離P2大。另外，在具有較多數(shù)量的電極33B以及較多數(shù)量的電極33A且分隔距離P1以及分隔距離P2取多個值的情況下，上述的分隔距離P1以及分隔距離P2以各分隔距離的最小值進行評價。

如圖12所示，在邏輯芯片30B的電極33B的直徑D1較大的情況下，如圖6所示，也能夠增大與邏輯芯片30B的電極33連接的中介部20A的表面電極25的直徑。由此，如圖6所示，能夠對邏輯芯片30B所具有的一個電極33連接多個(在圖6中，兩個)貫通電極24。

＜變形例1＞

接著，對本實施方式的變形例進行說明。首先，作為變形例1，對在形成有多個表面電極25的最上層的配線層(電極焊盤層)M4中形成有構成基準電位的傳輸路徑的一部分的基準電位用配線22VS的實施方式進行說明。圖13是作為相對于圖6的變形例的半導體裝置的放大剖視圖。并且，圖14是相對于圖12的變形例，并且是圖13所示的半導體裝置的放大俯視圖。并且，圖15是相對于圖10的變形例，并且是示出在圖5以及圖6所示的中介部的各配線層中按照傳輸對象的種類的配置比例的例子的主要部分剖視圖。并且，圖16是示出相對于圖10的其他變形例的主要部分剖視圖。并且，圖17是示出圖6所示的中介部的形成有多個表面電極的層的靠下一層的配線層的構造例的放大俯視圖。

在圖14中，為了示出半導體芯片30和中介部20B的連接部分的平面形狀，以虛線示出與存儲芯片30A連接的中介部20B的表面電極25A、與邏輯芯片30B連接的中介部20B的表面電極25B以及基準電位用配線22VS的輪廓。并且，在覆蓋中介部20B的表面的鈍化膜26(參照圖13)設置有多個開口部，在開口部中，表面電極25的一部分從鈍化膜26露出。在圖14中，以實線的圓示出使中介部20B的表面電極25的一部分露出的開口部的輪廓，對各露出部分所構成的傳輸路徑的種類標注下劃線而記載。并且，在圖14以及圖17中，為了便于觀察構成基準電位用配線22VS的導體圖案和構成其他傳輸路徑的導體圖案的邊界，對基準電位用配線22VS標注花紋(點狀圖案)。

圖13所示的半導體裝置PKG2的中介部20B的配線布局與圖6所示的半導體裝置PKG1不同。詳細地說，半導體裝置PKG2所具有的中介部20B在如下這一點上與與圖6所示的中介部20A不同：在形成有多個表面電極25的最上層的配線層M4中形成有構成基準電位的傳輸路徑的一部分的基準電位用配線22VS。

換句話說，在中介部20B中，在基準電位用配線22VS大部分與多個表面電極25形成于同一層這一點上與中介部20A不同。

并且，在夾在相鄰的半導體芯片30之間的區(qū)域22A(參照圖14)中，在配置于中介部20B的配線層M4的配線22中，構成基準電位的傳輸路徑的一部分的基準電位用配線22VS的比例比構成信號的傳輸路徑的一部分的信號用配線的比例大。在圖14所示的例子中，在區(qū)域22A中未形成基準電位用配線22VS以外的導體圖案。

在本變形例中，在最上層即作為形成于距硅基板21的主面21t最遠的位置的配線層的配線層M4中，在未配置表面電極25的區(qū)域中設置有構成基準電位線VS2(參照圖14)的基準電位用配線22VS。

并且，如圖14所示，構成中介部20B的基準電位線VS2的表面電極25以及基準電位用配線22VS一體地形成。換句話說，構成基準電位線VS2的表面電極25以及基準電位用配線22VS彼此連結。因此，在中介部20B的最上層的配線層M4的區(qū)域22A中，以覆蓋配線層M3(參照圖13)的大部分的方式形成有基準電位用配線22VS，基準電位用配線22VS的一部分作為基準電位傳輸用的表面電極25而發(fā)揮功能。并且，在區(qū)域22A的周圍區(qū)域中，在配置有構成基準電位線VS2以外的傳輸路徑例如圖4所示的信號線SG用或者電源線VD1、VD2用的傳輸路徑的表面電極25的位置處，在基準電位用配線22VS2形成有開口部，在開口部內形成有表面電極25。

在中介部20B的情況下，通過將基準電位用配線22VS設置于最上層，能夠與使用圖10說明的中介部20A同樣地使電磁場分布于上方。因此，能夠抑制電流CF(參照圖8)在硅基板21中流動。

并且，在中介部20B的情況下，將配線層M4應用為基準電位的傳輸路徑，因此，如圖15所示，能夠在配線層M2以及配線層M3中增大作為高速傳輸路徑的數(shù)據信號用配線22DQ的配線數(shù)。例如，在圖15所示的例子中，在區(qū)域22A(參照圖14)中，在配線層M2以及配線層M3的每一個中未形成基準電位用配線22VS而僅配置有數(shù)據信號用配線22DQ。因此，與圖10所示的中介部20A相比，圖15所示的中介部20B能夠增大數(shù)據信號用配線22DQ的配線數(shù)。

其中，作為相對于圖15所示的例子的變形例，也可以將基準電位用配線22VS配置于配線層M2和配線層M3。即使在該情況下，分別設置于配線層M2以及配線層M3的數(shù)據信號用配線22DQ的配線數(shù)也能夠形成為比圖10所示的中介部20A多。并且，由于控制信號用配線22CMD主要設置于配線層M1，因此也能夠充分確保控制信號用配線22CMD的配線數(shù)。并且，作為相對于圖15所示的例子的變形例，也可以將控制信號用配線22CMD配置于配線層M2和配線層M3。

并且，如圖16所示的半導體裝置PKG3所具有的中介部20C那樣，在將配線層M4應用為基準電位用配線22VS的供給空間的情況下，能夠增大設置于配線層M2以及配線層M3的多個數(shù)據信號用配線22DQ的分隔距離。

在中介部20C中，在配線層M4形成有基準電位用配線22VS且高速的信號傳輸路徑用的配線與其他配線的距離變大。詳細地說，設置于配線層M2的數(shù)據信號用配線22DQ以與形成于配線層M1的控制信號用配線22CMD在厚度方向上不重疊的方式設置。并且，設置于配線層M2的數(shù)據信號用配線22DQ以與形成于配線層M1的控制信號用配線22CMD在厚度方向上不重疊的方式配置。由此，能夠減少數(shù)據信號的傳輸路徑與其他信號的傳輸路徑的串擾。即，圖16所示的中介部20C是重視對進行高速信號傳輸?shù)呐渚€的串擾的抑制的情況下的構成例。

另外，在形成于配線層M3的數(shù)據信號用配線22DQ和形成于配線層M1的控制信號用配線22CMD之間設置有配線層M2，因此也可以使形成于配線層M3的數(shù)據信號用配線22DQ與形成于配線層M1的控制信號用配線22CMD重疊。并且，配線層M4是形成表面電極25(參照圖6)的最上層的配線層，因此配線層M3與配線層M4的分隔距離B34比配線層M1與配線層M2的分隔距離B12、配線層M2與配線層M3的分隔距離B23大。因此，也可以使形成于配線層M3的數(shù)據信號用配線22DQ與形成于配線層M4的基準電位用配線22VS在厚度方向上重疊。

并且，如圖15和圖16所示，配線層M4是最上層的配線層，因此形成于配線層M4的基準電位用配線22VS不需要進行平坦化處理。因此，如圖14所示，也可以是，在設置有基準電位以外的傳輸路徑用的表面電極25的開口部以外不設置開口部，能夠形成均勻擴展的片狀的導體圖案。

另外，即使在不將基準電位用配線22VS形成于配線層M4的情況下，也能夠例如圖17所示的半導體裝置PKG4的中介部20D那樣將面積較寬的基準電位用配線22VS形成于配線層M3。圖23所示的中介部20D的基準電位用配線的面積比其他配線22的面積大。其中，由于需要在作為最上層的配線層M4(參照圖10)形成多個表面電極25(參照圖10)，因此形成于非最上層的配線層M3的導體圖案難以形成為片狀。例如，如圖17所示，中介部20D的基準電位用配線22VS是線性地延伸的多個導體圖案彼此交叉的呈網眼形狀的導體圖案(網眼圖案)。

但是，如果考慮電路的電特性，則與網眼圖案相比，更優(yōu)選形成為片狀。例如，如圖14所示地形成為片狀的基準電位用配線22VS的電阻比如圖17所示地形成為網眼形狀的基準電位用配線22VS的電阻低。因此，在將基準電位用配線22VS用作參考用的基準電位線VS2(參照圖4)的情況下，片狀的基準電位用配線22VS更能夠降低信號線路特性的偏差。

并且，在將基準電位用配線22VS用作供給驅動電壓用的基準電位的基準電位線VS1(參照圖4)的情況下，通過降低基準電位用配線22VS的電阻，能夠抑制電壓下降。

并且，在考慮到使基準電位用配線22VS作為電磁場的屏蔽層而發(fā)揮功能的情況下，片狀的基準電位用配線22VS比網眼形狀的基準電位用配線22VS更易于屏蔽電磁場。因此，能夠降低信號損失。

＜變形例2＞

接著，作為變形例2，對將配線層之間的分隔距離設為針對每層而不同的值的實施方式進行說明。圖18是相對于圖10的變形例，并且是示出中介部的各配線層之間的距離以及按照傳輸對象的種類的配置比例的例子的主要部分剖視圖。并且，圖19是示出相對于圖10的其他變形例的主要部分剖視圖。另外，圖18以及圖19與圖10所示的放大剖視圖同樣地對硅基板21、構成各配線層的配線22以及表面電極25進行圖示，并且省略覆蓋各配線層的絕緣層23(參照圖6)的圖示。

圖18所示的半導體裝置PKG5的中介部20E的配線層之間的距離與圖10所示的半導體裝置PKG1不同。詳細地說，半導體裝置PKG5所具有的中介部20E在配線層M3與配線層M2的分隔距離B23比配線層M2與配線層M1的分隔距離B12大這一點上與圖10所示的中介部20A不同。并且，在圖18所示的例子中，配線層M4與配線層M3的分隔距離B34還比配線層M3與配線層M2的分隔距離B23大。換句話說，在中介部20D中，距硅基板21的距離越遠，則配線層之間的分隔距離越大。

在硅基板21層疊配線層的方法例如以如下的方法進行。首先，在硅基板21的主面21t上沉積絕緣層23(參照圖6)(絕緣層沉積工序)。接著，在絕緣層23形成開口部，將導體埋入到開口部內(導體埋入工序)。接著，通過例如CMP對埋入有導體的絕緣層的上表面?zhèn)?遠離硅基板21的主面21t的面)進行研磨而使其平坦化(研磨工序)。由此，形成第一層的配線層M1。接著，在第一層的配線層M1上沉積絕緣層(絕緣層沉積工序)。此后，以同樣的方式重復地進行導體埋入工序、研磨工序以及絕緣層沉積工序，層疊多個配線層。

在以上述的方法層疊配線層的情況下，為了提高配線層上表面的平坦性，優(yōu)選減小配線層之間的分隔距離以及配線層自身的厚度。并且，在層疊多個配線層的情況下，與上層的配線層相比，下層的配線層被要求更高的平坦性。因此，在距硅基板21相對較近的位置處，優(yōu)選減小配線層之間的分隔距離。另一方面，在距最上層的配線層M4相對較近的位置處，也能夠如圖10所示的例子地將分隔距離B23和分隔距離B12設為相同的值，但也可以如圖18所示的變形例地使分隔距離B23比分隔距離B12大。

并且，通過使分隔距離B23形成為比分隔距離B12大，能夠獲得如下的效果。

上述的中介部20A、20B、20C、20D分別能夠通過使用與在半導體晶圓形成配線的工序同樣的工藝而使多個配線22的配線密度相對于例如圖6所示的配線基板10的配線13的配線密度來說得到提高。例如，配線22的厚度是1μm～1.2μm左右，所層疊的配線層M1、M2、M3各自的分隔距離是配線22的厚度的一半左右。

但是，如果將多個配線22各自的厚度變薄，則配線電阻變高。因此，產生難以使各個信號傳輸路徑的阻抗值靠近預定的值這樣的課題。

例如，在圖4所示的數(shù)據線DQ的特性阻抗的設計值是50Ω[Ohm]時，在使用圖10、圖18所示的數(shù)據信號用配線22DQ的配線路徑中以及在使用參考用的基準電位用配線22VS的配線路徑中優(yōu)選各自靠近50Ω。

如果將由連接數(shù)據線DQ的輸入輸出電路所具備的寄生電路和配線電阻構成的時間常數(shù)設為τ，則定義如下：

τ＝(信號配線電阻+基準電位線電阻)×(輸出電路的寄生電容+輸入電路的寄生電容)。

在此，在數(shù)據信號用配線22DQ以及基準電位用配線22VS的配線電阻較大的情況下，τ的值變大，因此成為信號波形鈍化的原因。

另一方面，由于以√(電感/電容)定義的特性阻抗的電容分量與配線層之間的分隔距離成反比例，因此在分隔距離較小的情況下，特性阻抗的電容分量成為較大的值。因此，如果為了降低上述的配線電阻而擴大配線寬度，則特性阻抗的電容分量進一步增加而使特性阻抗與50Ω相比過小。由此，成為信號波形鈍化的原因。

這樣一來，在配線層的厚度較薄且配線層之間的分隔距離較小的情況下，對特性阻抗的電阻分量和電容分量進行調整的余量變小。該特性阻抗的電阻分量和電容分量處于折衷選擇的關系，如果對電阻分量和電容分量進行調整的余量變小，則特性阻抗的調整變得困難，難以使信號傳輸路徑的阻抗靠近預定的值。

因此，如圖18所示，在使分隔距離B23比分隔距離B12大的情況下，上述的折衷選擇的關系被改善。即，通過增大主要設置有數(shù)據信號用配線22DQ的配線層M2與主要設置有基準電位用配線22VS的配線層M3的分隔距離B23，即使擴大配線寬度，也使特性阻抗的電容分量不易下降。其結果是，使得使用數(shù)據信號用配線22DQ的配線路徑中以及使用參考用的基準電位用配線22VS的配線路徑中的特性阻抗易于靠近例如50Ω。

并且，在圖18所示的例子中，配線層M4與配線層M3的分隔距離B34還比配線層M3與配線層M2的分隔距離B23大。由于配線層M4是最上層的配線層，因此最上層的表面電極25的平坦度也可以比其他層的配線22的平坦度低。因此，分隔距離B34能夠特別地增大。如圖18所示，在區(qū)域22A(參照圖9)中的配線層M4中未形成配線22的情況下，根據調整配線路徑的特性阻抗的觀點，圖7所示的分隔距離B34的大小的影響較小。但是，在如圖19所示的變形例的半導體裝置PKG6所具有的中介部20F那樣在配線層M4中形成有基準電位用配線22VS的情況下，能夠獲得如下的效果。

在圖19所示的中介部20F中，在區(qū)域22A(參照圖9)中，在形成于最遠離硅基板21的主面21t的位置的配線層即配線層M4中設置有構成基準電位線VS的基準電位用配線22VS。并且，在配線層M3中主要形成有以高速(例如圖7所示的頻帶F2)傳輸數(shù)據信號的數(shù)據信號用配線22DQ。即，在中介部20E中，在最上層的配線層M4中主要設置基準電位用配線22VS，在配線層M3中主要設置高速傳輸?shù)臄?shù)據信號用配線22DQ。

上述的配線構造也能夠以如下的方式表述。即，在區(qū)域22A(參照圖9)中，在配置于中介部20F的配線層M4的配線22中，構成基準電位的傳輸路徑的一部分的基準電位用配線22VS的比例比構成信號的傳輸路徑的一部分的信號用配線的比例大。并且，在配置于配線層M3的多個信號用配線中，以第一頻帶(例如頻帶F1)傳輸信號(控制用信號)的控制信號用配線22CMD的比例比以第二頻帶(例如頻帶F2)傳輸信號(數(shù)據信號)的數(shù)據信號用配線22DQ的比例小。

在上述的“A的比例比B的比例大”這樣的表述中，也包括B的比例是0％的情況。并且，在“A的比例比B的比例小”這樣的表述中，也包括A的比例是0％的情況。例如，在圖19所示的例子中，與圖14所示的中介部20B同樣地，在區(qū)域22A(參照圖14)中的配線層M4(圖19參照)中僅呈片狀形成有基準電位用配線22VS，未形成其他配線22。并且，在圖19所示的例子中，在區(qū)域22A(參照圖9)的配線層M3中未形成控制信號用配線22CMD以及基準電位用配線22VS。

在如中介部20F那樣在配線層M4中設置基準電位用配線22VS并在配線層M3中設置以高頻率進行信號傳輸?shù)臄?shù)據信號用配線22DQ的情況下，通過基準電位用配線22VS與數(shù)據信號用配線22DQ的分隔距離而使信號傳輸路徑的特性阻抗變化。該數(shù)據信號用配線22DQ與基準電位用配線22VS的距離由配線層M4與配線層M3的分隔距離B34規(guī)定。

因此，如圖19所示，通過使分隔距離B34比分隔距離B23還大，使數(shù)據信號用配線22DQ的特性阻抗的值易于靠近預定的值(例如50Ω)。

并且，與其他配線層M1、M2、M3相比較，最上層的配線層M4能夠增大配線22的厚度。因此，根據降低基準電位用配線22VS的配線電阻的觀點優(yōu)選中介部20F。

并且，在使高頻下的信號傳輸路徑的特性阻抗易于靠近預定的值這一點上，也優(yōu)選在上述的＜變形例1＞中使用圖16說明的中介部20C的構造。即，在圖16所示的例子中，在區(qū)域22A(參照圖9)中，設置于配線層M2的多個數(shù)據信號用配線22DQ各自與設置于配線層M1的多個配線22以及設置于配線層M3的多個配線22在厚度方向上不重疊。在該情況下，能夠拉開數(shù)據信號用配線22DQ與其他配線22的距離，因此使信號傳輸路徑的特性阻抗易于靠近預定的值。

另一方面，在圖19所示的半導體裝置PKG6所具有的中介部20F的情況下，配線層M2與配線層M3的分隔距離B23比分隔距離B12大。因此，能夠降低由于配線層M2的數(shù)據信號用配線22DQ和配線層M3的數(shù)據信號用配線22DQ在厚度方向上重疊而引起的對特性阻抗的影響。并且，在中介部20F的情況下，配線層M2的數(shù)據信號用配線22DQ和配線層M3的數(shù)據信號用配線22DQ在厚度方向上重疊，因此與圖16所示的中介部20C相比較，能夠增加數(shù)據信號用配線22DQ的數(shù)量。

＜半導體裝置的制造方法＞

接著，對使用圖1～圖19說明的半導體裝置PKG1、PKG2、PKG3、PKG4、PKG5的制造工序進行說明。其中，上述的半導體裝置PKG1、PKG2、PKG3、PKG4、PKG5除了在中介部層疊配線層時的工序不同之外以同樣的制造方法制造。因此，在下文的說明中，說明半導體裝置PKG1的制造方法以作為代表例。并且，在下文的說明中，根據需要，參照示出制造工序的流程的流程圖和圖1～圖19進行說明。圖20是示出使用圖1～圖19說明的半導體裝置的制造工序的概要的說明圖。

＜準備中介部＞

首先，在中介部準備工序中，準備圖10所示的中介部20A、圖15所示的中介部20B、圖16所示的中介部20C、圖18所示的中介部20D或者圖19所示的中介部20E。在中介部20A、20B、20C、20D、20E(在下文中，在制造工序的說明中，代表性地記載為中介部20A)的制造方法中，準備作為半導體晶圓的硅基板21，并在硅基板21上層疊多個配線層。關于配線層的層疊方法，例如，通過如上所述地重復絕緣層沉積工序、導體埋入工序以及研磨工序而進行。

在本工序中，將多個中介部20A一并形成于一片半導體晶圓。并且，在層疊配線層并進行了電氣試驗后，沿切割線切斷半導體晶圓，獲得多個中介部20A。

＜芯片接合＞

接著，在芯片接合工序中，如圖3所示，在中介部20A上搭載多個半導體芯片30。在本工序中，以使多個半導體芯片30的表面30t與中介部20A的上表面20t各自相對的方式依次搭載多個半導體芯片30。搭載順序不特別地限定，但在多個半導體芯片30的厚度具有差別的情況下，優(yōu)選先搭載厚度相對較薄的半導體芯片30。

例如，在本實施方式中，存儲芯片30A是單片的，但也可以使用層疊多片存儲芯片30A而成的層疊體來作為存儲芯片30A。在該情況下，與邏輯芯片30B相比，存儲芯片30A的層疊體的厚度更容易變厚，因此優(yōu)選先搭載邏輯芯片30B。

并且，在本工序中，如圖6所示，半導體芯片30的多個電極33和中介部20A的多個表面電極25經由多個凸點電極35而電連接。

另外，在圖3、圖5以及圖6中，多個凸點電極35露出，但也可以是，以覆蓋多個凸點電極35的周圍的方式將底部填充樹脂(省略圖示)配置在半導體芯片30和中介部20A之間。底部填充樹脂是絕緣性樹脂，能夠通過覆蓋多個凸點電極35的周圍來保護凸點電極35。

＜搭載中介部＞

接著，在中介部搭載工序中，如圖3所示，準備作為封裝基板的配線基板10，將搭載有多個半導體芯片30的中介部20A搭載在配線基板10上。在本工序中，以使中介部20A的下表面20b與配線基板10的上表面10t相對的方式進行搭載。

并且，在本工序中，如圖6所示，中介部20A的多個背面電極和配線基板10的多個接合焊盤16經由凸點電極28電連接。

另外，在圖3、圖5以及圖6中，多個凸點電極28露出，但也可以是，以覆蓋多個凸點電極28的周圍的方式將底部填充樹脂(省略圖示)配置在中介部20A和配線基板10之間。底部填充樹脂是絕緣性樹脂，能夠通過覆蓋多個凸點電極28的周圍而保護凸點電極28。

＜焊球安裝＞

接著，在焊球安裝工序中，如圖3所示，形成于配線基板10的下表面10b的多個焊接區(qū)12與成為外部端子的多個焊球11接合。

在本工序中，在使配線基板10的下表面10b以朝向上方的方式配置后，在配線基板10的下表面10b露出的多個焊接區(qū)12的各焊接區(qū)12上配置焊球11。此后，通過加熱多個焊球11而將多個焊球11和焊接區(qū)12接合。通過本工序，多個焊球11經由配線基板10與多個半導體芯片30(邏輯芯片30B以及存儲芯片30A)電連接。其中，在本實施方式中說明的技術不是僅應用于呈陣列狀與焊球11接合的所謂的BGA(Ball Grid Array，焊球陣列封裝)型的半導體裝置的技術。例如，作為相對于本實施方式的變形例，能夠應用于以不形成焊球11而使焊接區(qū)12露出的狀態(tài)或者將釬焊膏以比焊球11薄的方式涂敷于焊接區(qū)12的狀態(tài)出廠的所謂的LGA(Land Grid Array，觸點陣列封裝)型的半導體裝置。在LGA型的半導體裝置的情況下，能夠省略焊球安裝工序。

(實施方式2)

在上述實施方式中，對使用在硅基板21上形成有多個配線層的硅中介部作為中介部的實施方式進行了說明。在硅中介部的情況下，能夠如在上述實施方式1中說明地利用與在半導體晶圓形成配線的工序同樣的工藝，因此存在易于提高配線密度這樣的優(yōu)點。

不過，近年來，隔著有機絕緣層來層疊多個配線層而成的多層樹脂基板的細線化技術逐漸進步，即使是多層樹脂基板也能夠實現(xiàn)逼近硅中介部的配線寬度、配線層厚度或者層間絕緣膜的厚度。因此，在本實施方式中，對將在上述實施方式1中說明的技術應用于多層樹脂基板的實施方式進行說明。

圖21是作為相對于圖6的變形例的半導體裝置的放大剖視圖。并且，圖22是相對于圖10的變形例，并且是示出在圖21所示的中介部的各配線層中按照傳輸對象的種類的配置比例的例子的主要部分剖視圖。

圖21所示的半導體裝置PKG7的中介部20G的構造與圖6所示的半導體裝置PKG1不同。詳細地說，中介部20G在覆蓋多個配線層的各配線層的絕緣層是有機絕緣層29這一點上與圖6所示的中介部20A不同。

并且，中介部20G沒有圖6所示的硅基板21，中介部20G的下表面20b由被稱為阻焊膜的有機絕緣膜即絕緣膜17覆蓋。其中，在絕緣膜17形成有多個開口部，在開口部中露出背面電極27的一部分。并且，同樣地，中介部20G的上表面20t由絕緣膜17覆蓋，在形成于絕緣膜17的多個開口部中露出多個表面電極25的一部分。

并且，例如在中介部20G中，從配線基板10的上表面10t側依次層疊有最下層的配線層M0、配線層M1、配線層M2、配線層M3以及最上層的配線層M4。在最下層的配線層M0形成有多個背面電極27，在最上層的配線層M4形成有多個表面電極25。

中介部20G在除了上述不同點以外的點上與在上述實施方式1中說明的圖6所示的中介部20A相同。

由于本實施方式的中介部20G不具有圖6所示的硅基板21，因此不會產生在上述實施方式1中說明過的信號電流的能量的一部分在硅基板21中轉換成熱能量并被消耗而產生信號損失的課題。

但是，在經由中介部20G在多個半導體芯片30之間傳輸信號的情況下，優(yōu)選縮短形成于中介部20G的電流歸路路徑。換句話說，將半導體芯片30彼此連接的電流歸路路徑優(yōu)選設置在靠近半導體芯片30的位置。如在上述實施方式1中說明地，圖4所示的參考用的基準電位線VS2例如被供給接地電位，但與此同時地，也是通過數(shù)據線DQ傳輸?shù)臄?shù)據信號的電流歸路路徑。

在圖22所示的基準電位用配線22VS構成作為電流歸路路徑的基準電位線VS2的一部分的情況下，能夠通過將基準電位用配線22VS設置在靠近圖21所示的半導體芯片30的位置而縮短歸路電流的路徑長度。

在此，中介部20G在夾在相鄰的半導體芯片30之間的區(qū)域22A中具備如下的配線構造。即，如圖22所示，在區(qū)域22A(參照圖21)中，在與形成有表面電極25的配線層M4靠近的配線層M3中主要形成有構成電流歸路路徑的基準電位用配線22VS。

詳細地說，在區(qū)域22A(參照圖21)中，關于多個配線22中的構成基準電位的傳輸路徑的一部分的基準電位用配線22VS的比例(占有率)，配線層M3中的基準電位用配線22VS的比例比配線層M1中的基準電位用配線22VS的比例(占有率)大。并且，在區(qū)域22A(參照圖9)中，關于多個配線22中的構成信號的傳輸路徑的一部分的信號用配線(數(shù)據信號用配線22DQ以及控制信號用配線22CMD)的比例(占有率)，配線層M1中的信號用配線的比例比配線層M3中的信號用配線的比例(占有率)大。

并且，在圖22所示的例子中，形成為如下的配線構造。即，在中介部20G中，在配置于配線層M1的多個配線(導體圖案)22中，構成基準電位的傳輸路徑的一部分的基準電位用配線(基準電位用導體)22VS的比例比構成信號的傳輸路徑的一部分的信號用配線(信號用導體)的比例小。并且，在配置于配線層M3的多個配線22中，構成基準電位的傳輸路徑的一部分的基準電位用配線22VS的比例比構成信號的傳輸路徑的一部分的信號用配線的比例大。

關于本實施方式所涉及的中介部20G，如上所述地在與形成有表面電極25的配線層M4靠近的配線層M3中設置有電流歸路路徑，因此例如與圖11所示的中介部20H相比較，能夠縮短歸路電流的路徑長度。

并且，在圖22所示的例子中，在比配線層M1更靠近表面電極25的配線層M2中主要形成有主要以較高的頻帶F2(參照圖7)進行傳輸?shù)臄?shù)據信號用配線22DQ。換句話說，在配置于配線層M2的多個信號用配線中，以第一頻帶(例如頻帶F1)傳輸信號(控制用信號)的控制信號用配線22CMD的比例比以第二頻帶(例如頻帶F2)傳輸信號(數(shù)據信號)的數(shù)據信號用配線22DQ的比例小。并且，在配置于配線層M1的多個信號用配線(導體圖案)中，以第一頻帶(例如頻帶F1)傳輸信號(控制用信號)的控制信號用配線22CMD的比例比以高于第一頻帶的第二頻帶(例如頻帶F2)傳輸信號(數(shù)據信號)的數(shù)據信號用配線22DQ的比例大。由此，能夠縮短高頻信號的傳輸距離。

另外，在本實施方式中，以不同點為中心說明了相對于在上述實施方式1中說明的中介部20A的變形例。但是，也能夠將在上述實施方式1中說明的變形例1以及變形例2各自與本實施方式2的半導體裝置PKG7的構造組合應用。在下文中，例示地說明將如本實施方式2那樣具有有機絕緣層29(參照圖21)的中繼基板與在通過上述實施方式說明的各變形例中說明的技術組合的情況下的實施方式。例如，圖23所示的半導體裝置PKG8所具有的中介部20J是將使用圖19說明的中介部20F的配線構造和使用圖22說明的中介部20G的配線構造組合而得到的中繼基板。

中介部20J在配線層M4中形成有基準電位用配線22VS這一點上與圖22所示的中介部20G不同。因此，與中介部20G相比，中介部20J能夠增加數(shù)據信號用配線22DQ的配線數(shù)。

并且，由于中介部20J在作為最上層的配線層M4中具有基準電位用配線22VS，如使用圖14說明地，配線層M4的基準電位用配線22VS能夠形成為片狀。在該情況下，能夠使基準電位用配線22VS作為電磁場的屏蔽層而發(fā)揮功能。

并且，半導體裝置PKG8所具有的中介部20J在配線層M3與配線層M2的分隔距離B23比配線層M2與配線層M1的分隔距離B12大這一點上與圖22所示的中介部20G不同。并且，在圖23所示的例子中，配線層M4與配線層M3的分隔距離B34還比配線層M3與配線層M2的分隔距離B23大。

因此，與圖22所示的中介部20G相比較，中介部20J易于使利用數(shù)據信號用配線22DQ的配線路徑中以及利用參考用的基準電位用配線22VS的配線路徑中的特性阻抗靠近預定的值。

除上述內容之外，也能夠將在本實施方式中說明的中繼基板與在上述實施方式中作為變形例而說明的各技術組合。

在上文中，基于實施方式，具體地說明了由本發(fā)明人完成的發(fā)明，但本發(fā)明不限定于上述實施方式，當然能夠在不脫離其主旨的范圍內進行各種變更。

例如，在上述實施方式1中，作為中繼基板，列舉出如圖10所示地在硅基板21的主面21t上層疊有配線層M1、配線層M2、配線層M3以及配線層M4這四層構造的中繼基板而進行了說明。并且，在上述實施方式1中，列舉出如圖21所示地從配線基板10的上表面10t側依次層疊有最下層的配線層M0、配線層M1、配線層M2、配線層M3以及配線層M4這五層構造的中繼基板而進行了說明。但是，在上述實施方式1以及上述實施方式2中說明的基準電位用配線22VS主要設置于相對靠近半導體芯片30一側的配線層并且信號用配線主要設置于下層的配線層這樣的技術能夠應用于各種配線層數(shù)的中繼基板。

例如也可以是，在形成有表面電極25的配線層M4和硅基板21之間(或者與圖21所示的配線層M0之間)具有兩層配線層的中繼基板。在該情況下，通過將基準電位用配線22VS主要設置于配線層M4，能夠確保三層量的配線層。

另外，例如也可以是在形成有表面電極25的配線層M4和硅基板21之間(或者與圖21所示的配線層M0之間)具有四層以上的配線層的中繼基板。在該情況下，能夠配置數(shù)據信號用配線22DQ的空間進一步增加，因此能夠增加圖4所示的數(shù)據線DQ的數(shù)量。

另外，例如也能夠應用于在形成有表面電極25的配線層M4和硅基板21之間(或者與圖21所示的配線層M0之間)具有一層配線層的中繼基板。在該情況下，在最上層的配線層設置基準電位用的配線，并且在最下層的配線層設置包含數(shù)據信號用配線22DQ的多個信號用配線即可。其中，在使用硅基板21的情況下，優(yōu)選增大硅基板21的主面21t與距主面21t最近的配線層的分隔距離。

另外，例如，在上述實施方式和各變形例中，為了簡化，說明了在配線基板10僅搭載有中介部的實施方式。但是，也可以在配線基板10上搭載有中介部以外的半導體部件、電子部件。

另外，例如，在上述實施方式和各變形例中，列舉出在中介部上搭載有邏輯芯片30B和存儲芯片30A各一個的例子而進行了說明。但是，也可以在中介部上搭載有三個以上的半導體芯片30。例如，在存儲芯片30A的情況下，存在層疊多個存儲芯片30A來使儲存容量增加的技術。因此，在上述實施方式等中說明的存儲芯片30A也可以是多個存儲芯片的層疊體。

另外，例如相鄰地搭載在中介部上的半導體芯片30之間經由中介部的配線層連接即可，因此多個半導體芯片30也可以不是存儲芯片30A或邏輯芯片30B。例如，多個半導體芯片30也可以是形成有傳感器電路的傳感器芯片和形成有控制傳感器電路的控制電路的控制器芯片。

另外，例如，在上述實施方式和各變形例中，作為數(shù)據信號的傳輸路徑而說明的數(shù)據線DQ(參照圖4)是所謂的單端構造的信號傳輸路徑。但是，作為變形例，也可以是使用成對的兩條信號傳輸路徑的差動信號的傳輸路徑。

另外，例如，在不脫離由上述實施方式說明的技術思想的主旨的范圍內，能夠組合變形例彼此而應用。

除此之外，將記載于實施方式的內容的一部分記載如下。

(1)一種半導體裝置，包括：配線基板；中介部，搭載于所述配線基板的第一面；第一半導體部件，搭載在所述中介部上；第二半導體部件，與所述第一半導體部件并列地搭載在所述中介部上，并且控制所述第一半導體部件；以及多個外部端子，形成于所述配線基板的與所述第一面相反一側的第二面，所述中介部具有多個配線層，所述第一半導體部件和所述第二半導體部件經由所述多個配線層而彼此電連接，所述多個配線層具有第一配線層、第二配線層以及第三配線層，所述第二配線層比所述第一配線層遠離所述配線基板的所述第一面，所述第三配線層比所述第二配線層遠離所述第一面，在配置于所述第一配線層的多個配線中，構成基準電位的傳輸路徑的一部分的基準電位用配線的比例比構成信號的傳輸路徑的一部分的信號用配線的比例小，在配置于所述第三配線層的多個配線中，所述基準電位用配線的比例比所述信號用配線的比例大。

(2)一種半導體裝置，包括：配線基板；中介部，搭載于所述配線基板的第一面；第一半導體部件，搭載在所述中介部上；第二半導體部件，與所述第一半導體部件并列地搭載在所述中介部上，并且控制所述第一半導體部件；以及多個外部端子，形成于所述配線基板的與所述第一面相反一側的第二面，所述中介部具有以半導體材料作為母材的基材和配置在所述基材的主面上的多個配線層，所述第一半導體部件和所述第二半導體部件經由所述多個配線層而彼此電連接，所述多個配線層具有第一配線層以及第二配線層，所述第二配線層比所述第一配線層遠離所述基材的主面，在俯視視角下，在所述中介部的夾在所述第一半導體部件和所述第二半導體部件之間的第一區(qū)域中，作為構成基準電位的傳輸路徑的一部分的基準電位用配線的比例，所述第二配線層中的所述基準電位用配線的比例比所述第一配線層中的所述基準電位用配線的比例大，作為構成信號的傳輸路徑的一部分的信號用配線的比例，所述第一配線層中的所述信號用配線的比例比所述第二配線層中的所述信號用配線的比例大。

(3)一種半導體裝置，包括：配線基板；中介部，搭載于所述配線基板的第一面；第一半導體部件，搭載在所述中介部上；第二半導體部件，與所述第一半導體部件并列地搭載在所述中介部上，并且控制所述第一半導體部件；以及多個外部端子，形成于所述配線基板的與所述第一面相反一側的第二面，所述中介部具有以半導體材料作為母材的基材和配置在所述基材的主面上的多個配線層，所述第一半導體部件和所述第二半導體部件經由所述多個配線層而彼此電連接，所述多個配線層具有第一配線層以及第二配線層，所述第二配線層比所述第一配線層遠離所述基材的主面，在俯視視角下，在所述中介部的夾在所述第一半導體部件和所述第二半導體部件之間的第一區(qū)域中，在配置于所述第一配線層的多個配線中，構成基準電位的傳輸路徑的一部分的基準電位用配線的比例比構成信號的傳輸路徑的一部分的信號用配線的比例小，在配置于所述第二配線層的多個配線中，所述基準電位用配線的比例比所述信號用配線的比例大。

標號說明

10 配線基板(封裝基板)

10b 下表面(表面、安裝面)

10s 側面

10t 上表面(表面、芯片搭載面)

11 焊球(外部端子、電極、外部電極)

12 焊接區(qū)(外部端子、電極、外部電極、端子、釬焊連接用焊盤)

13 配線

14 絕緣層

15 通孔配線

16 接合焊盤(端子、芯片搭載面?zhèn)榷俗?、電極)

17 絕緣膜

20A、20B、20C、20D、20E、20F、20G、20H、20J 中介部(中繼基板)

20b 下表面(表面、安裝面)

20s 側面

20t 上表面(表面、芯片搭載面)

21 硅基板(基材)

21t 主面

22 配線(導體圖案)

22A、22B 區(qū)域

22CMD 控制信號用配線

22DQ 數(shù)據信號用配線

22VS 基準電位用配線(基準電位用導體)

23 絕緣層

24 貫通電極

25、25A、25B 表面電極(電極焊盤、端子)

26 鈍化膜

27 背面電極(電極、焊盤、端子)

28 凸點電極

29 有機絕緣層

30 半導體芯片(半導體部件)

30A 存儲芯片

30b 背面(主面、下表面)

30B 邏輯芯片

30s 側面

30t 表面(主面、上表面)

31 硅基板(基材)

31t 主面

32 配線層

33、33A、33B 電極(表面電極、焊盤、端子)

34 鈍化膜

35 凸點電極

40 外部設備

50 電源

60 安裝基板

B12、B23、B34 分隔距離

CF 電流

CMD 控制信號線(信號線)

CORE1、CORE2 核心電路(主電路)

D1、D2 直徑

DQ 數(shù)據線(信號線)

DRV1、DRV2 電源電路(驅動電路)

F1、F2 頻帶

IF1 外部接口電路(輸入輸出電路、外部輸入輸出電路)

IF2 內部接口電路(輸入輸出電路、內部輸入輸出電路)

M0、M1、M2、M3、M4 配線層

P1、P2 分隔距離

PKG1、PKG2、PKG3、PKG4、PKG5、PKG6、PKG7、PKG8 半導體裝置

SIG 信號線

VD1、VD2、VD3 電源線

VS1、VS2 基準電位線。