本發(fā)明涉及集成電路的制作，并且更具體地涉及用于形成源極-漏極區(qū)域的具有低接觸電阻的硅化物接觸的工藝技術(shù)。

背景技術(shù)：

本領(lǐng)域技術(shù)人員認(rèn)識(shí)到形成晶體管器件的源極-漏極區(qū)域的低電阻接觸的重要性。低電阻連接通常由硅化物支持。然而，隨著晶體管大小繼續(xù)向下按比例縮小，接觸面積降低并且接觸電阻涉及增加。因此，在本領(lǐng)域中有對(duì)隨工藝幾何結(jié)構(gòu)縮小將支持形成更低接觸電阻的工藝技術(shù)的需要。

技術(shù)實(shí)現(xiàn)要素：

在一個(gè)實(shí)施例中，一種集成電路包括：具有源極區(qū)域、漏極區(qū)域和柵極的nMOS晶體管；具有源極區(qū)域、漏極區(qū)域和柵極的pMOS晶體管；在pMOS晶體管的源極區(qū)域和漏極區(qū)域上的高摻雜濃度德?tīng)査诫s層；覆蓋nMOS晶體管和pMOS晶體管的金屬前(pre-metal)電介質(zhì)層；延伸通過(guò)金屬前電介質(zhì)層到nMOS晶體管的源極區(qū)域和漏極區(qū)域的第一組接觸；延伸通過(guò)金屬前電介質(zhì)層到pMOS晶體管的源 極區(qū)域和漏極區(qū)域的第二組接觸；通過(guò)金屬與形成nMOS晶體管的源極區(qū)域和漏極區(qū)域的第一半導(dǎo)體材料之間的自對(duì)準(zhǔn)硅化反應(yīng)形成在第一組接觸的底部處的第一硅化物區(qū)域；以及通過(guò)金屬與形成pMOS晶體管的源極區(qū)域和漏極區(qū)域上的高摻雜濃度德?tīng)査诫s層之間的自對(duì)準(zhǔn)硅化反應(yīng)形成在第二組接觸的底部處的第二硅化物區(qū)域。

在一個(gè)實(shí)施例中，一種工藝包括：從第一半導(dǎo)體材料形成用于nMOS晶體管的源極區(qū)域和漏極區(qū)域；從第二半導(dǎo)體材料形成用于pMOS晶體管的源極區(qū)域和漏極區(qū)域；在第二半導(dǎo)體材料上沉積高摻雜濃度德?tīng)査诫s層；沉積上置金屬前電介質(zhì)層；形成延伸通過(guò)金屬前電介質(zhì)層到nMOS晶體管的源極區(qū)域和漏極區(qū)域的第一組開(kāi)口；形成延伸通過(guò)金屬前電介質(zhì)層到pMOS晶體管的源極區(qū)域和漏極區(qū)域的第二組開(kāi)口；在第一組開(kāi)口和第二組開(kāi)口的底部處沉積金屬；以及加熱以發(fā)起自對(duì)準(zhǔn)硅化反應(yīng)。該自對(duì)準(zhǔn)硅化反應(yīng)被提供在：金屬與第一半導(dǎo)體材料之間以在nMOS晶體管的源極和漏極區(qū)域上形成第一硅化物區(qū)域；以及金屬與高摻雜濃度德?tīng)査诫s層之間以在pMOS晶體管的源極和漏極區(qū)域上形成第二硅化物區(qū)域。

在一個(gè)實(shí)施例中，一種集成電路，包括：襯底；具有由所述襯底支撐的源極區(qū)域和漏極區(qū)域的晶體管；在晶體管的源極區(qū)域和漏極區(qū)域上的高摻雜濃度德?tīng)査诫s層；覆蓋晶體管的金屬前電介質(zhì)層；延伸通過(guò)金屬前電介質(zhì)層到晶體管的源極區(qū)域和漏極區(qū)域的成組的接觸；通過(guò)金屬與晶體管的源極區(qū)域和漏極區(qū)域上的高摻雜濃度德?tīng)査诫s層之間的自對(duì)準(zhǔn)硅化反應(yīng)形成在成組的接觸的底部處的硅化物 區(qū)域。

附圖說(shuō)明

為了更好地理解實(shí)施例，現(xiàn)在將僅通過(guò)示例的方式參考附圖，其中：

圖1至圖10示出了根據(jù)一個(gè)實(shí)施例的工藝步驟；

圖11至圖18示出了根據(jù)一個(gè)實(shí)施例的工藝步驟；

圖19至圖26示出了根據(jù)一個(gè)實(shí)施例的工藝步驟；以及

圖27至圖28是圖示了鰭配置的截面。

具體實(shí)施方式

現(xiàn)在參考示出用于制作集成電路的工藝步驟的圖1至圖10。

圖1示出了集成電路襯底10。襯底10包括如本領(lǐng)域中已知的包括下置輕摻雜襯底層12、中間掩埋氧化物層14和上置半導(dǎo)體層16的絕緣體上硅(SOI)襯底。更具體地，上置半導(dǎo)體層可以被完全耗盡(即，本征半導(dǎo)體)，并且因此襯底10是完全耗盡型SOI襯底(FD-SOI)類(lèi)型的。半導(dǎo)體層16可以例如包括硅或者硅鍺。下置輕摻雜襯底層12可以由硅形成并且具有100-800μm的厚度。中間掩埋氧化物層14可以具有10-30nm的厚度。上置半導(dǎo)體層16可以具有4-10nm的厚度。

現(xiàn)在參考圖2，襯底10已經(jīng)由淺溝槽隔離結(jié)構(gòu)18(例如，由填充有氧化硅(SiO或者SiO₂)材料的溝槽形成)分隔成用于支撐至少 一個(gè)nMOS晶體管器件的第一有源區(qū)域20和用于支撐至少一個(gè)pMOS晶體管器件的第二有源區(qū)域22。雖然STI結(jié)構(gòu)18被示出完全穿透襯底10，但是將要理解的是結(jié)構(gòu)18可以備選地部分地穿透襯底10并且終止在下置輕摻雜襯底層12內(nèi)。

在一個(gè)實(shí)施例中，第一有源區(qū)域20中的上置半導(dǎo)體層16可以包括硅(Si)半導(dǎo)體材料，而第二有源區(qū)域20中的上置半導(dǎo)體材料層16可以包括硅鍺(SiGe)半導(dǎo)體材料。對(duì)于本領(lǐng)域技術(shù)人員眾所周知的技術(shù)是可用的以在SOI襯底中產(chǎn)生硅和硅鍺上層區(qū)域。

在一個(gè)實(shí)施例中，STI結(jié)構(gòu)18的上表面被定位在上置半導(dǎo)體層16的上表面上方。兩個(gè)表面之間的偏移可以例如具有5-20nm的厚度。在備選實(shí)施例中，STI結(jié)構(gòu)18和上置半導(dǎo)體層16的上表面是共面的。

現(xiàn)在參考圖3。虛設(shè)柵極堆疊30被形成在每個(gè)區(qū)域中的上置半導(dǎo)體層16的上表面的頂上。柵極堆疊30包括虛設(shè)柵極結(jié)構(gòu)32和側(cè)壁間隔物34。用于形成柵極堆疊30的工藝對(duì)于本領(lǐng)域技術(shù)人員是眾所周知的。

在一個(gè)實(shí)施例中，虛設(shè)柵極結(jié)構(gòu)32由多晶硅材料形成。多晶硅材料可以按照針對(duì)給定應(yīng)用所需而被摻雜。化學(xué)氣相沉積(CVD)工藝可以用于在層中沉積多晶硅材料。如本領(lǐng)域中已知的合適的光刻工藝然后被用于圖形化多晶硅材料層并且形成虛設(shè)柵極結(jié)構(gòu)32。

在一個(gè)實(shí)施例中，側(cè)壁間隔物34可以由包括但不限于氧化物層或者氮化物層的一層或者多層形成。側(cè)壁間隔物34所圖示的形狀不一定表示間隔物的實(shí)際形狀。特定形狀沒(méi)有確保柵極結(jié)構(gòu)32的橫向 表面被覆蓋那樣重要。原子層沉積(ALD)工藝可以用于共形沉積用于側(cè)壁間隔物34的材料，其中刻蝕被執(zhí)行以從水平表面去除材料，以便留下柵極結(jié)構(gòu)32的側(cè)壁上的材料。

雖然未明確示出，但是帽層對(duì)于每個(gè)柵極堆疊30而言可以被提供在柵極結(jié)構(gòu)32之上。

現(xiàn)在參考圖4。掩模材料層40被提供在第二區(qū)域22之上。掩模材料層40覆蓋第二區(qū)域22中的柵極堆疊30和上置半導(dǎo)體層16。掩模材料層40可以包括例如具有2-5nm厚度的氮化硅(SiN)或者硅硼碳氮(SiBCN)材料層。原子層沉積工藝可以用于沉積層40。

使用如本領(lǐng)域已知的外延生長(zhǎng)工藝，從柵極堆疊30的每側(cè)上的第一區(qū)域20中的上置半導(dǎo)體層16的上表面生長(zhǎng)半導(dǎo)體區(qū)域42。區(qū)域42形成用于第一區(qū)域20中的nMOS晶體管器件的抬升的源極-漏極(RSD)區(qū)域。用于外延生長(zhǎng)區(qū)域42的工藝可以包括鹽酸(HCl)刻蝕以確保選擇性。區(qū)域42的厚度可以例如包括10-30nm。用于區(qū)域42的材料可以例如包括硅(Si)或者碳化硅(SiC)。區(qū)域42可以根據(jù)例如應(yīng)用磷(P)或者砷(As)被合適地?fù)诫s。摻雜可以用外延生長(zhǎng)原位完成或者通過(guò)注入完成。

現(xiàn)在參考圖5，掩模材料層40被去除以暴露在柵極堆疊30每側(cè)上的第二區(qū)域22中的上置半導(dǎo)體層16的上表面。如本領(lǐng)域已知的干法或者濕法刻蝕工藝可以例如用于去除層40。

另外，第一區(qū)域20中的區(qū)域42和柵極堆疊30由掩模層50覆蓋。掩模材料層50可以包括例如具有2-5nm厚度的氮化硅(SiN)材料層。 原子層沉積工藝可以用于沉積層50。

使用如本領(lǐng)域已知的外延生長(zhǎng)工藝，從在柵極堆疊30每側(cè)上的第二區(qū)域22中的上置半導(dǎo)體層16的上表面生長(zhǎng)半導(dǎo)體區(qū)域52。區(qū)域52形成用于第二區(qū)域22中的pMOS晶體管器件的抬升的源極-漏極(RSD)區(qū)域。用于外延生長(zhǎng)區(qū)域52的工藝可以包括鹽酸(HCl)刻蝕以確保選擇性。區(qū)域52的厚度可以例如包括10-30nm。用于區(qū)域52的材料可以例如包括硅鍺(SiGe)。區(qū)域可以根據(jù)應(yīng)用例如利用硼(B)合適地?fù)诫s。摻雜可以利用外延生長(zhǎng)原位完成或者通過(guò)注入完成。在一個(gè)實(shí)施例中，原位硼摻雜外延生長(zhǎng)的RSD可以具有4×10²⁰至6×10²⁰cm^-2的硼濃度。

使用對(duì)于本領(lǐng)域技術(shù)人員眾所周知的原子層沉積(ALD)技術(shù)，高硼(B)濃度德?tīng)査诫s硅鍺(SiGe)的層60被沉積在區(qū)域52的表面上。該過(guò)程的結(jié)果在圖6中示出。在一個(gè)實(shí)施例中，層60可以具有2×10²²cm^-2的硼濃度。有利地，這是區(qū)域52的濃度的三倍以上。

現(xiàn)在參考圖7。柵極結(jié)構(gòu)32(和存在的任何帽)已經(jīng)從側(cè)壁間隔物34之間去除并且由柵極氧化物70、金屬柵極電極72和自對(duì)準(zhǔn)帽74取代。

在一個(gè)實(shí)施例中，柵極氧化物70可以包括氧化硅(SiO或者SiO₂)材料或者作為替代可以包括諸如氧化鉿(HfO₂)之類(lèi)的高K電介質(zhì)材料。氧化物70可以具有的厚度。原子層沉積工藝可以用于沉積氧化物70。

在一個(gè)實(shí)施例中，金屬柵極電極72由結(jié)合后柵極制作技術(shù)使用 的諸如鎢之類(lèi)的任何合適的金屬材料形成，本領(lǐng)域技術(shù)人員已知后柵極制作技術(shù)用于形成金屬柵極電極。金屬材料可以使用化學(xué)氣相沉積工藝進(jìn)行沉積。在一個(gè)實(shí)施例中，金屬柵極電極72可以包括由例如TiN或者碳化鈦(TiC)形成的功函數(shù)金屬(WFM)層。

在一個(gè)實(shí)施例中，柵極帽74可以由氮化硅(SiN)或者硅硼碳氮(SiBCN)材料制成。柵極帽74可以具有20-50nm的厚度。高密度等離子體(HDP)輔助的沉積工藝可以用于沉積柵極帽材料。

另外，提供電介質(zhì)層76以覆蓋襯底、抬升的源極-漏極結(jié)構(gòu)、柵極堆疊結(jié)構(gòu)等。電介質(zhì)層76可以包括例如氧化硅(SiO或者SiO2)材料。電介質(zhì)層76使用化學(xué)氣相沉積工藝進(jìn)行沉積。因?yàn)槌练e是共形的，所以執(zhí)行用來(lái)去除過(guò)量材料并且對(duì)層76的頂表面(與柵極堆疊和帽74的頂部共面)進(jìn)行平整化的工藝。該工藝可以包括例如化學(xué)機(jī)械拋光(CMP)操作。

參考圖8，附加的電介質(zhì)層80被提供在電介質(zhì)層76的平整化頂表面的頂上。在用氧化物70、金屬柵極72和帽74取代柵極堆疊的形成完成之后沉積該層80。電介質(zhì)層80可以包括例如氧化硅(SiO或者SiO₂)材料。電介質(zhì)層80使用物理氣相沉積(PVD)或者化學(xué)氣相沉積工藝進(jìn)行沉積。如果必要，層80的頂表面也可以使用例如CMP被平整化。

層76和層80包括用于集成電路的金屬前電介質(zhì)(PMD)層。

現(xiàn)在參考圖9。開(kāi)口90被形成在抬升的源極-漏極區(qū)域之上并且延伸通過(guò)PMD層以暴露區(qū)域42的頂表面和德?tīng)査诫s硅鍺(SiGe) 層60(在區(qū)域52之上)的頂表面。開(kāi)口可以例如使用掩模和各向異性干法刻蝕工藝形成。

共形阻擋金屬層92然后被沉積在每個(gè)開(kāi)口90的側(cè)壁上以及有源區(qū)域20中的區(qū)域42的頂表面和有源區(qū)域22中的德?tīng)査诫s硅鍺(SiGe)層60的頂表面上。阻擋層92可以包括例如氮化鈦(TiN)材料。阻擋層92使用化學(xué)氣相沉積工藝被沉積。

然后使用沉積工藝形成由例如鎢制成的上置金屬層的沉積物94。例如使用化學(xué)氣相沉積(CVD)工藝形成鎢沉積物94。沉積物94基本上完全填充開(kāi)口90中的每個(gè)開(kāi)口。沉積物94可以例如包括共形沉積物，包括覆蓋PMD層的頂表面的部分。在這種情況下，執(zhí)行用來(lái)去除過(guò)量鎢材料并且平整化沉積物94的頂表面(與PMD層的頂表面共面)的工藝。該工藝可以包括例如化學(xué)機(jī)械拋光(CMP)操作。

然后執(zhí)行自對(duì)準(zhǔn)硅化工藝以在鎢沉積物94與有源區(qū)域20中的區(qū)域42之間形成第一低電阻膜100，并且在鎢沉積物94與有源區(qū)域22中的區(qū)域52之間形成第二低電阻膜102。如本領(lǐng)域技術(shù)人員已知的將襯底加熱到合適的溫度引起TiN層92與區(qū)域42的硅材料反應(yīng)，以形成用于第一低電阻膜100的第一硅化物并且引起TiN層92與德?tīng)査诫s硅鍺(SiGe)層60反應(yīng)以形成用于第二低電阻膜102的第二硅化物。結(jié)果在圖10中示出。

集成電路的完成涉及本領(lǐng)域技術(shù)人員眾所周知的后段制程(BEOL)處理技術(shù)的執(zhí)行。

現(xiàn)在參考示出了用于制作集成電路的工藝步驟的圖11至圖18。

圖11示出了集成電路襯底10。襯底10包括如本領(lǐng)域中已知的包括下置輕摻雜襯底層12、中間掩埋氧化物層14和上置半導(dǎo)體層16的絕緣體上硅(SOI)襯底。更具體地，上置半導(dǎo)體層可以被完全耗盡(即，本征半導(dǎo)體)，并且因此襯底10是完全耗盡型SOI襯底(FD-SOI)。半導(dǎo)體層16可以例如包括硅或者硅鍺。下置輕摻雜襯底層12可以由硅制成并且具有100-800μm的厚度。中間掩埋氧化物層14可以具有20-200nm的厚度。上置半導(dǎo)體層16可以具有20-50nm的厚度。

現(xiàn)在參考圖12，襯底10已經(jīng)由淺溝槽隔離(STI)結(jié)構(gòu)18(例如，由填充有氧化硅(SiO或者SiO₂)材料的溝槽形成)分隔為用于支撐至少一個(gè)nMOS FINFET晶體管器件的第一有源區(qū)域20和用于支撐至少一個(gè)pMOS FINFET晶體管器件的第二有源區(qū)域22。雖然STI結(jié)構(gòu)18被示出完全穿透襯底10，但是將要理解的是結(jié)構(gòu)18可以備選地部分地穿透襯底10并且終止在下置輕摻雜襯底層12內(nèi)。

使用如本領(lǐng)域中已知的外延生長(zhǎng)工藝，從第一區(qū)域20中的上置半導(dǎo)體層16的上表面生長(zhǎng)半導(dǎo)體區(qū)域120。半導(dǎo)體區(qū)域120例如由硅(Si)或者碳化硅(SiC)形成。區(qū)域120可以根據(jù)應(yīng)用例如利用磷(P)或者砷(As)被合適地?fù)诫s。摻雜可以利用外延生長(zhǎng)原位完成或者可以通過(guò)注入完成。

此外，使用如本領(lǐng)域中已知的外延生長(zhǎng)工藝，從第二區(qū)域22中的上置半導(dǎo)體層16的上表面生長(zhǎng)半導(dǎo)體區(qū)域122。半導(dǎo)體區(qū)域122例如由硅鍺(SiGe)形成。區(qū)域122可以根據(jù)應(yīng)用例如利用硼(B) 被合適地?fù)诫s。摻雜可以利用外延生長(zhǎng)原位完成或者可以通過(guò)注入完成。在一個(gè)實(shí)施例中，原位硼摻雜外延生長(zhǎng)區(qū)域122可以具有4×10²⁰cm^-2至6×10²⁰cm^-2的硼濃度。

區(qū)域120和區(qū)域122例如使用如本領(lǐng)域中已知的光刻工藝以在第一區(qū)域20之上的第一鰭構(gòu)件124和在第二區(qū)域22之上的第二鰭構(gòu)件126的形狀(見(jiàn)，圖27)被圖形化。在該配置中，每個(gè)鰭構(gòu)件包括源極區(qū)域S、溝道區(qū)域C和漏極區(qū)域D。

現(xiàn)在參考圖13。虛設(shè)柵極堆疊130被形成在每個(gè)區(qū)域中的上置半導(dǎo)體層16的上表面的頂上。柵極堆疊130包括虛設(shè)柵極結(jié)構(gòu)132(見(jiàn)，圖27)和側(cè)壁間隔物134。每個(gè)虛設(shè)柵極堆疊130跨立在溝道區(qū)域C的區(qū)域中的其對(duì)應(yīng)的鰭構(gòu)件124、126之上。用于形成柵極堆疊130的工藝對(duì)于本領(lǐng)域技術(shù)人員是眾所周知的。

在一個(gè)實(shí)施例中，虛設(shè)柵極結(jié)構(gòu)132由多晶硅材料形成。多晶硅材料可以按照針對(duì)給定應(yīng)用所需而被摻雜?；瘜W(xué)氣相沉積工藝可以用于在層中沉積多晶硅材料。如本領(lǐng)域中已知的合適的光刻工藝然后用于圖形化多晶硅材料層并且形成虛設(shè)柵極結(jié)構(gòu)132。

在一個(gè)實(shí)施例中，側(cè)壁間隔物134可以由包括但不限于氧化物層或者氮化物層的一層或者多層形成。側(cè)壁間隔物134的所圖示的形狀不一定表示間隔物的實(shí)際形狀。特定形狀沒(méi)有確保柵極結(jié)構(gòu)132的橫向表面被覆蓋那樣重要。原子層沉積工藝可以用于沉積用于側(cè)壁間隔物134的材料，其中刻蝕被執(zhí)行以從水平表面去除材料，以便留下柵極結(jié)構(gòu)132的側(cè)壁上的材料。

雖然未明確示出，但是絕緣帽對(duì)于每個(gè)柵極堆疊130而言可以被提供在柵極結(jié)構(gòu)132之上。

現(xiàn)在參考圖14。掩模材料層140被提供在第一區(qū)域20之上。掩模材料層140覆蓋第一區(qū)域20中的柵極堆疊130、第一鰭構(gòu)件124(由層120構(gòu)成)以及上置半導(dǎo)體層16。掩模材料層140可以包括例如具有2-5nm厚度的氮化硅(SiN)或者硅硼碳氮(SiBCN)材料層。原子層沉積工藝可以用于沉積層140。

使用對(duì)于本領(lǐng)域技術(shù)人員眾所周知的原子層沉積(ALD)技術(shù)，高硼(B)濃度德?tīng)査诫s硅鍺(SiGe)的層142被沉積在用于第二鰭構(gòu)件126的區(qū)域122的表面上。在一個(gè)實(shí)施例中，層142可以具有2×10²²cm^-2的硼濃度。有利地，這是區(qū)域122的濃度的三倍以上。

現(xiàn)在參考圖15。柵極結(jié)構(gòu)132(和任何帽，如果存在)已經(jīng)從側(cè)壁間隔物134之間去除并且由柵極氧化物170、金屬柵極電極172和自對(duì)準(zhǔn)帽174取代。

在一個(gè)實(shí)施例中，柵極氧化物170可以包括氧化硅(SiO或者SiO₂)材料或者作為替代可以包括諸如氧化鉿(HfO₂)之類(lèi)的高K電介質(zhì)材料。氧化物170可以具有的厚度。原子層沉積工藝可以用于沉積氧化物170。

在一個(gè)實(shí)施例中，金屬柵極電極172由結(jié)合后柵極制作技術(shù)使用的諸如鎢之類(lèi)的任何合適的金屬材料形成，本領(lǐng)域技術(shù)人員已知后柵極制作技術(shù)用于形成金屬柵極電極。金屬材料可以使用化學(xué)氣相沉積工藝進(jìn)行沉積。在一個(gè)實(shí)施例中，金屬柵極電極172可以包括由例如 TiN或者碳化鈦(TiC)形成的功函數(shù)金屬(WFM)層。

在一個(gè)實(shí)施例中，柵極帽174可以由氮化硅(SiN)或者硅硼碳氮(SiBCN)材料制成。柵極帽174可以具有20-50nm的厚度。高密度等離子體輔助的沉積工藝可以用于沉積柵極帽材料。

另外，提供電介質(zhì)層176以覆蓋襯底、抬升的源極-漏極結(jié)構(gòu)、柵極堆疊結(jié)構(gòu)等。電介質(zhì)層176可以包括例如氧化硅(SiO或者SiO2)材料。電介質(zhì)層176使用化學(xué)氣相沉積工藝進(jìn)行沉積。因?yàn)槌练e是共形的，所以執(zhí)行用來(lái)去除過(guò)量材料并且對(duì)層176的頂表面(與柵極堆疊和帽174的頂部共面)進(jìn)行平整化的工藝。該工藝可以包括例如化學(xué)機(jī)械拋光(CMP)操作。

參考圖16，附加的電介質(zhì)層180被提供在電介質(zhì)層176的平整化頂表面的頂上。在用氧化物170、金屬柵極172和帽174取代柵極堆疊的形成完成之后沉積該層180。電介質(zhì)層180可以包括例如氧化硅(SiO或者SiO₂)材料。電介質(zhì)層180使用物理氣相沉積或者化學(xué)氣相沉積工藝進(jìn)行沉積。如果必要，層180的頂表面也可以使用例如CMP被平整化。

層176和層180包括用于集成電路的金屬前電介質(zhì)(PMD)層。

現(xiàn)在參考圖17。開(kāi)口90被形成在抬升的源極-漏極區(qū)域之上并且延伸通過(guò)PMD層以暴露鰭124的頂表面和德?tīng)査诫s硅鍺(SiGe)層142(在鰭126之上)的頂表面。開(kāi)口可以例如使用掩模和各向異性干法刻蝕工藝形成。

共形阻擋金屬層92然后被沉積在每個(gè)開(kāi)口90的側(cè)壁上以及在有 源區(qū)域20中的區(qū)域42的頂表面和有源區(qū)域22中的德?tīng)査诫s硅鍺(SiGe)層142的頂表面上。阻擋層92可以包括例如氮化鈦(TiN)材料。阻擋層92使用化學(xué)氣相沉積工藝被沉積。

然后使用沉積工藝形成由例如鎢制成的上置金屬層的沉積物94。例如使用化學(xué)氣相沉積(CVD)工藝形成鎢沉積物94。沉積物94基本上完全填充開(kāi)口90中的每個(gè)開(kāi)口。沉積物94可以例如包括共形沉積物，包括覆蓋PMD層的頂表面的部分。在這種情況下，執(zhí)行用來(lái)去除過(guò)量鎢材料并且平整化沉積物94的頂表面(與PMD層的頂表面共面)的工藝。該工藝可以包括例如化學(xué)機(jī)械拋光(CMP)操作。

然后執(zhí)行自對(duì)準(zhǔn)硅化工藝以在鎢沉積物94與有源區(qū)域20中的鰭124之間形成第一低電阻膜100，并且在鎢沉積物94與有源區(qū)域22中的鰭126之間形成第二低電阻膜102。如本領(lǐng)域技術(shù)人員已知的將襯底加熱到合適的溫度引起TiN層92與鰭124的硅材料反應(yīng)，以形成用于第一低電阻膜100的第一硅化物并且引起TiN層92與德?tīng)査诫s硅鍺(SiGe)層142(在鰭126上)反應(yīng)以形成用于第二低電阻膜102的第二硅化物。結(jié)果在圖18中示出。

集成電路的完成涉及本領(lǐng)域技術(shù)人員眾所周知的后段制程(BEOL)處理技術(shù)的執(zhí)行。

現(xiàn)在參考示出了用于制作集成電路的工藝步驟的圖19至圖26。

作為使用SOI襯底(圖11)的備選，可以作為替代使用體襯底10’，如圖19所示。體襯底10’包括半導(dǎo)體材料(諸如硅或者硅鍺)層16’。襯底10’可以按照針對(duì)應(yīng)用所需合適地?fù)诫s。

現(xiàn)在參考圖20，襯底10’已經(jīng)由淺溝槽隔離(STI)結(jié)構(gòu)18(例如，由填充有氧化硅(SiO或者SiO₂)材料的溝槽形成)分隔為用于支撐至少一個(gè)nMOS FINFET晶體管器件的第一有源區(qū)域20和用于支撐至少一個(gè)pMOS FINFET晶體管器件的第二有源區(qū)域22。雖然STI結(jié)構(gòu)18被示出完全穿透襯底10’，但是將要理解的是結(jié)構(gòu)18可以備選地部分地穿透襯底10’并且終止在層16’內(nèi)。

使用如本領(lǐng)域中已知的外延生長(zhǎng)工藝，從第一區(qū)域20中的上置半導(dǎo)體層16的上表面生長(zhǎng)半導(dǎo)體區(qū)域120。半導(dǎo)體區(qū)域120例如由硅(Si)或者碳化硅(SiC)形成。區(qū)域120可以根據(jù)應(yīng)用例如利用磷(P)或者砷(As)被合適地?fù)诫s。摻雜可以利用外延生長(zhǎng)原位完成或者可以通過(guò)注入完成。

此外，使用如本領(lǐng)域中已知的外延生長(zhǎng)工藝，從第二區(qū)域22中的上置半導(dǎo)體層16的上表面生長(zhǎng)半導(dǎo)體區(qū)域122。半導(dǎo)體區(qū)域122例如由硅鍺(SiGe)形成。區(qū)域122可以根據(jù)應(yīng)用例如利用硼(B)被合適地?fù)诫s。摻雜可以利用外延生長(zhǎng)原位完成或者可以通過(guò)注入完成。在一個(gè)實(shí)施例中，原位硼摻雜外延生長(zhǎng)區(qū)域122可以具有4×10²⁰cm^-2至6×10²⁰cm^-2的硼濃度。

區(qū)域120和區(qū)域122例如隨后使用如本領(lǐng)域中已知的光刻工藝以在第一區(qū)域20之上的第一鰭構(gòu)件124和在第二區(qū)域22之上的第二鰭構(gòu)件126的形狀(見(jiàn)，圖28)被圖形化。在該配置中，每個(gè)鰭構(gòu)件包括源極區(qū)域S、溝道區(qū)域C和漏極區(qū)域D。

現(xiàn)在參考圖21。虛設(shè)柵極堆疊130被形成在每個(gè)區(qū)域中的上置半 導(dǎo)體層16的上表面的頂上。柵極堆疊130包括虛設(shè)柵極結(jié)構(gòu)132(見(jiàn)，圖28)和側(cè)壁間隔物134。每個(gè)虛設(shè)柵極堆疊130跨立在溝道區(qū)域C的區(qū)域中的其對(duì)應(yīng)的鰭構(gòu)件124、126之上。用于形成柵極堆疊130的工藝對(duì)于本領(lǐng)域技術(shù)人員是眾所周知的。

在一個(gè)實(shí)施例中，虛設(shè)柵極結(jié)構(gòu)132由多晶硅材料形成。多晶硅材料可以按照針對(duì)給定應(yīng)用所需而被摻雜?；瘜W(xué)氣相沉積工藝可以用于在層中沉積多晶硅材料。如本領(lǐng)域中已知的合適的光刻工藝然后用于圖形化多晶硅材料層并且形成虛設(shè)柵極結(jié)構(gòu)132。

在一個(gè)實(shí)施例中，側(cè)壁間隔物134可以由包括但不限于氧化物層或者氮化物層的一層或者多層形成。側(cè)壁間隔物134的所圖示的形狀不一定表示間隔物的實(shí)際形狀。特定形狀沒(méi)有確保柵極結(jié)構(gòu)132的橫向表面被覆蓋那樣重要。原子層沉積工藝可以用于沉積用于側(cè)壁間隔物134的材料，其中刻蝕被執(zhí)行以從水平表面去除材料，以便留下柵極結(jié)構(gòu)132的側(cè)壁上的材料。

現(xiàn)在參考圖22。掩模材料層140被提供在第一區(qū)域20之上。掩模材料層140覆蓋第一區(qū)域20中的柵極堆疊130、第一鰭構(gòu)件124以及上置半導(dǎo)體層16。掩模材料層140可以包括例如具有2-5nm厚度的氮化硅(SiN)或者硅硼碳氮(SiBCN)材料層。原子層沉積工藝可以用于沉積層140。

使用對(duì)于本領(lǐng)域技術(shù)人員眾所周知的原子層沉積(ALD)技術(shù)，高硼(B)濃度德?tīng)査诫s硅鍺(SiGe)的層142被沉積在用于第二鰭構(gòu)件126的區(qū)域122的表面上。在一個(gè)實(shí)施例中，層142可以具有 2×10²²cm^-2的硼濃度。有利地，這是區(qū)域122的濃度的三倍以上。

現(xiàn)在參考圖23。柵極結(jié)構(gòu)132已經(jīng)從側(cè)壁間隔物134之間去除并且由柵極氧化物170、金屬柵極電極172和自對(duì)準(zhǔn)帽174取代。

在一個(gè)實(shí)施例中，柵極氧化物170可以包括氧化硅(SiO或者SiO₂)材料或者作為替代可以包括諸如氧化鉿(HfO₂)之類(lèi)的高K電介質(zhì)材料。氧化物170可以具有的厚度。原子層沉積工藝可以用于沉積氧化物170。

在一個(gè)實(shí)施例中，金屬柵極電極172由結(jié)合后柵極制作技術(shù)使用的諸如鎢之類(lèi)的任何合適的金屬材料形成，本領(lǐng)域技術(shù)人員已知后柵極制作技術(shù)用于形成金屬柵極電極。金屬材料可以使用化學(xué)氣相沉積工藝進(jìn)行沉積。在一個(gè)實(shí)施例中，金屬柵極電極172可以包括由例如TiN或者碳化鈦(TiC)形成的功函數(shù)金屬(WFM)層。

在一個(gè)實(shí)施例中，柵極帽174可以由氮化硅(SiN)或者硅硼碳氮(SiBCN)材料制成。柵極帽174可以具有20-50nm的厚度。高密度等離子體輔助的沉積工藝可以用于沉積柵極帽材料。

另外，提供電介質(zhì)層176以覆蓋襯底、抬升的源極-漏極結(jié)構(gòu)、柵極堆疊結(jié)構(gòu)等。電介質(zhì)層176可以包括例如氧化硅(SiO或者SiO2)材料。電介質(zhì)層176使用化學(xué)氣相沉積工藝進(jìn)行沉積。因?yàn)槌练e是共形的，所以執(zhí)行用來(lái)去除過(guò)量材料并且對(duì)層176的頂表面(與柵極堆疊和帽174的頂部共面)進(jìn)行平整化的工藝。該工藝可以包括例如化學(xué)機(jī)械拋光(CMP)操作。

參考圖24，附加的電介質(zhì)層180被提供在電介質(zhì)層176的平整化 頂表面的頂上。在用氧化物170、金屬柵極172和帽174取代柵極堆疊的形成完成之后沉積該層180。電介質(zhì)層180可以包括例如氧化硅(SiO或者SiO₂)材料。電介質(zhì)層180使用物理氣相沉積或者化學(xué)氣相沉積工藝進(jìn)行沉積。如果必要，層180的頂表面也可以使用例如CMP被平整化。

層176和層180包括用于集成電路的金屬前電介質(zhì)(PMD)層。

現(xiàn)在參考圖25。開(kāi)口90被形成在抬升的源極-漏極區(qū)域之上并且延伸通過(guò)PMD層以暴露鰭124的頂表面和德?tīng)査诫s硅鍺(SiGe)層142在鰭126之上)的頂表面(。開(kāi)口可以例如使用掩模和各向異性干法刻蝕工藝形成。

共形阻擋金屬層92然后被沉積在每個(gè)開(kāi)口90的側(cè)壁上以及在有源區(qū)域20中的區(qū)域42的頂表面和有源區(qū)域22中的德?tīng)査诫s硅鍺(SiGe)層142的頂表面上。阻擋層92可以包括例如氮化鈦(TiN)材料。阻擋層92使用化學(xué)氣相沉積工藝被沉積。

然后使用沉積工藝形成由例如鎢制成的上置金屬層的沉積物94。例如使用化學(xué)氣相沉積(CVD)工藝形成鎢沉積物94。沉積物94基本上完全填充開(kāi)口90中的每個(gè)開(kāi)口。沉積物94可以例如包括共形沉積物，包括覆蓋PMD層的頂表面的部分。在這種情況下，執(zhí)行用來(lái)去除過(guò)量鎢材料并且平整化沉積物94的頂表面(與PMD層的頂表面共面)的工藝。該工藝可以包括例如化學(xué)機(jī)械拋光(CMP)操作。

然后執(zhí)行自對(duì)準(zhǔn)硅化工藝以在鎢沉積物94與有源區(qū)域20中的鰭124之間形成第一低電阻膜100，并且在鎢沉積物94與有源區(qū)域22 中的鰭126之間形成第二低電阻膜102。如本領(lǐng)域技術(shù)人員已知的將襯底加熱到合適的溫度引起TiN層92與鰭124的硅材料反應(yīng)以形成用于第一低電阻膜100的第一硅化物并且引起TiN層92與德?tīng)査诫s硅鍺(SiGe)層142(在鰭126上)反應(yīng)以形成用于第二低電阻膜102的第二硅化物。結(jié)果在圖26中示出。

集成電路的完成涉及本領(lǐng)域技術(shù)人員眾所周知的后段制程(BEOL)處理技術(shù)的執(zhí)行。

雖然本文詳細(xì)地討論了做出和使用各個(gè)實(shí)施例，應(yīng)當(dāng)領(lǐng)會(huì)的是，如本文所描述的是提供可以在各種背景中實(shí)施的很多發(fā)明構(gòu)思。本文所討論的實(shí)施例僅僅是代表性的而不限制本發(fā)明的范圍。

雖然已經(jīng)在附圖和前述描述中詳細(xì)地圖示和描述了本發(fā)明，但是這樣的圖示和描述被認(rèn)為是說(shuō)明性或者示例性的而不是限制性的；本發(fā)明并不限于所公開(kāi)的實(shí)施例。本領(lǐng)域技術(shù)人員在實(shí)踐所要求權(quán)利的發(fā)明中，通過(guò)研究附圖、公開(kāi)和所附權(quán)利要求書(shū)中可以理解和影響對(duì)所公開(kāi)的實(shí)施例的其他變化。