本發(fā)明涉及一種半導體元件及其制作方法，且特別是涉及一種具有存儲器單元、邏輯單元和高壓單元的半導體元件及其制作方法。

背景技術：

非揮發(fā)性存儲器(Non-Volatile Memory，NVM)元件具有存入元件中的數(shù)據(jù)不會因為電源供應的中斷而消失的特性，因而成為目前普遍被用來存儲數(shù)據(jù)的存儲器元件之一。由于非揮發(fā)性存儲器可與一般互補式金屬氧化半導體(Complementary Metal Oxide Semiconductor，CMOS)元件的制作工藝相容，因此常被應用來制作嵌入式存儲器(embedded memory)元件，將非揮發(fā)性存儲器單元，例如閃存存儲單元，與邏輯單元，例如金屬氧化半導體晶體管，以及其他集成電路單元，例如高壓晶體管，整合在同一個半導體基材之上。

傳統(tǒng)嵌入式存儲器元件的制作方式，為了節(jié)省制作工藝成本，一般采用相同的蝕刻光掩模來蝕刻多晶硅層，用于在基材上形成形邏輯單元和高壓單元的柵極，并且用另一個蝕刻光掩模來定義非揮發(fā)性存儲器單元的字符線。然而，由于用來形成非揮發(fā)性存儲器單元的字符線的光掩模穿透率(Transmission Rate，RT)相對較小，導致蝕刻速率較難以控制，一般僅能以蝕刻時間來判定蝕刻終點；容易因制作工藝裕度(process window)不足，而產(chǎn)生多晶硅層過蝕(over etch)或殘留(residue)的問題。

另外，由于邏輯單元和高壓單元的柵極使用同一個蝕刻光掩模來形成；導致高壓單元的柵極厚度與邏輯單元的柵極厚度相同，導致高壓單元的臨界電壓(Breakdown Voltage,BVdss)不易達到操作標準值，而需要更多的離子摻雜制作工藝，例如斜向離子注入(tilt ion implantation)或形成摻雜保護環(huán)(guard ring)，來提高高壓單元的臨界電壓，相對也壓縮了半導體元件的制作工藝裕度。

因此有需要提供一種更先進的半導體元件及其制作方法，以改善現(xiàn)有技術所面臨的問題。

技術實現(xiàn)要素：

為解決上述問題，本發(fā)明提供一種半導體元件，此半導體元件包括一基材、多個存儲單元、一邏輯晶體管柵極以及一高壓晶體管柵極。其中，基材至少具有一存儲器區(qū)、一高壓區(qū)和一邏輯區(qū)。這些存儲單元位于存儲器區(qū)上。邏輯晶體管柵極位于邏輯區(qū)上。高壓晶體管柵極具有第一部分和第二部分，彼此電性接觸且相互堆疊于高壓區(qū)上。高壓晶體管柵極的厚度實質(zhì)大于邏輯晶體管柵極的厚度。

本發(fā)明的另提供一種半導體元件的制作方法，包括下述步驟：首先，提供一基材，使基材至少具有一存儲器區(qū)、一高壓區(qū)、一邏輯區(qū)以及位于存儲器區(qū)上的多個存儲單元。接著，依序形成一第一導體層和一覆蓋層，覆蓋高壓區(qū)、邏輯區(qū)以及存儲器區(qū)。然后，移除位于存儲器區(qū)和高壓區(qū)上的一部分覆蓋層。接著，形成一第二導體層覆蓋存儲器區(qū)和高壓區(qū)上的一部分第一導體層以及剩余的覆蓋層。再以剩余的覆蓋層為停止層進行平坦化制作工藝。在移除剩余的覆蓋層之后，再移除一部分第一導體層和一部分第二導體層，而在存儲器區(qū)上定義出至少一條字符線與至少一個存儲單元電連接；并在高壓區(qū)上定義出至少一高壓晶體管柵極。后續(xù)，在邏輯區(qū)上定義出至少一邏輯晶體管柵極；其中，高壓晶體管柵極的厚度實質(zhì)大于邏輯晶體管柵極的厚度。

根據(jù)上述，本發(fā)明的實施例是揭露一種半導體元件及其制作方法，其先提供具有存儲器區(qū)、高壓區(qū)、邏輯區(qū)的基材。其中，存儲器區(qū)上具有多個存儲單元。再于存儲器區(qū)、高壓區(qū)和邏輯區(qū)上形成堆疊的第一導體層和覆蓋層。先移除位于存儲器區(qū)和高壓區(qū)上的一部分覆蓋層，再于存儲器區(qū)和邏輯區(qū)上形成與第一導體層接觸的第二導體層。后續(xù)以同一光掩模蝕刻制作工藝來移除位于存儲器區(qū)和邏輯區(qū)上的一部分第一導體層和第二導體層，用于在存儲器區(qū)上定義出與存儲單元電連接的字符線，同時在高壓區(qū)上定義出高壓晶體管柵極。再采用另一光掩模蝕刻制作工藝來移除位于邏輯區(qū)上的第一導體層，以定義出邏輯晶體管柵極。使高壓晶體管柵極的厚度實質(zhì)大于邏輯晶體管柵極的厚度。

由于，用來定義字符線和高壓晶體管柵極的光掩模具有較大的穿透率，因此可采用終點偵測法(endpoint detection)來決定移除一部分第一導體層和第二導體層的蝕刻制作工藝的蝕刻終點。有別于現(xiàn)有以蝕刻時間作終點偵測 的方式，可得到更佳的控制效果。加上，由于高壓晶體管的柵極的厚度實質(zhì)大于邏輯晶體管的柵極的厚度，可以使高壓晶體管單元具有較高的臨界電壓，可節(jié)省后續(xù)用來為了提高高壓晶體管單元的臨界電壓的離子摻雜制作工藝，增加半導體元件的制作工藝裕度。

附圖說明

圖1A至圖1H為本發(fā)明的一實施例所繪示的一系列制作半導體元件的制作工藝結構剖面示意圖。

符號說明

100：半導體元件 101：基材

102：存儲器區(qū) 103：高壓區(qū)

104：邏輯區(qū) 105：存儲單元

105a：存儲單元的硬掩模層 106：隔離結構

107：柵介電層 108：第一導體層

109：覆蓋層 110：光致抗蝕劑

111：蝕刻制作工藝 112：第二導體層

113：平坦化制作工藝 114：光致抗蝕劑

115：回蝕制作工藝 116：蝕刻制作工藝

117：字符線 118：高壓晶體管

118a：高壓晶體管柵極

118a1：高壓晶體管的柵極的第一部分

118a2：高壓晶體管的柵極的第二部分

119：光掩模 120：光致抗蝕劑

121：邏輯晶體管 121a：邏輯晶體管柵極

122：管芯邊界

HPWL：P型高壓阱區(qū) HNWL：N型高壓阱區(qū)

PWL：P型摻雜阱區(qū) NWL：N型摻雜阱區(qū)

H1：高壓晶體管的柵極的厚度

H2：邏輯晶體管的柵極的厚度

H3：字符線的厚度

具體實施方式

本發(fā)明是提供一種半導體元件及其制作方法，可改善現(xiàn)有半導體元件制作工藝裕度不足的問題。為了對本發(fā)明的上述實施例及其他目的、特征和優(yōu)點能更明顯易懂，下文特舉一具有存儲器單元、邏輯單元和高壓單元的嵌入式存儲器元件及其制作方法作為優(yōu)選實施例，并配合所附的附圖作詳細說明。

但必須注意的是，這些特定的實施案例與方法，并非用以限定本發(fā)明。本發(fā)明仍可采用其他特征、元件、方法及參數(shù)來加以實施。優(yōu)選實施例的提出，僅用以例示本發(fā)明的技術特征，并非用以限定本發(fā)明的權利要求。該技術領域中具有通常知識者，將可根據(jù)以下說明書的描述，在不脫離本發(fā)明的精神范圍內(nèi)，作均等的修飾與變化。在不同實施例與附圖之中，相同的元件，將以相同的元件符號加以表示。

請參照圖1A至圖1H，圖1A至圖1D是根據(jù)本發(fā)明的一實施例所繪示的一系列制作半導體元件100的制作工藝結構剖面示意圖。半導體元件100，例如嵌入式存儲器元件的制作方法包括下述步驟：首先，提供一基材101，使基材101至少具有一存儲器區(qū)102、一高壓區(qū)103、一邏輯區(qū)104以及位于存儲器區(qū)102上的多個存儲單元105(如圖1A所繪式)。

在本發(fā)明的一些實施例之中，基材101可以是一種硅基材，例如硅晶片?；?01上的存儲器區(qū)102、高壓區(qū)103、邏輯區(qū)104以及存儲單元105則通過前段制作工藝(Front-End-Of-Line；FEOL)，在基材101上所定義而成。其中，存儲器區(qū)102、高壓區(qū)103、邏輯區(qū)104通過形成于基材101中的多個隔離結構106，如淺溝隔離結構(Sallow Trench Isolation，STI)來加以隔離。在本發(fā)明的一些實施例之中，存儲單元105可以是形成于基材101上的非揮發(fā)性存儲器單元，例如閃存存儲器單元。

在本發(fā)明的一些實施例之中，高壓區(qū)103和邏輯區(qū)104分別具有至少一個形成于基材101之中的摻雜阱區(qū)。例如，在本實施例之中，高壓區(qū)103具有至少一個高摻雜濃度的P型高壓阱區(qū)HPWL和一個高摻雜濃度的N型高壓阱區(qū)HNWL。邏輯區(qū)104具有至少一個P型摻雜阱區(qū)PWL和一個N型摻雜阱區(qū)NWL。其中，位于高壓區(qū)103之中的摻雜阱區(qū)，例如N型高壓阱區(qū)HNWL和P型高壓阱區(qū)HPWL，具有比位于邏輯區(qū)104之中的摻雜阱區(qū)，例如N型摻雜阱區(qū)NWL和P型摻雜阱區(qū)PWL，還要高的摻雜濃度。

另外，高壓區(qū)103的P型高壓阱區(qū)HPWL和N型高壓阱區(qū)HNWL，以及邏輯區(qū)104的P型摻雜阱區(qū)PWL和N型摻雜阱區(qū)NWL上方還覆蓋一層柵介電層107。在本發(fā)明的一些實施例之中，構成柵介電層107的材質(zhì)，優(yōu)選包括二氧化硅層、氮化硅、碳化硅、或其他合適的材料或上述材料的組合。

接著，采用沉積制作工藝，例如，化學氣相沉積(Chemical Vapor Deposition，CVD)制作工藝或物理氣相沉積(Physical Vapor Deposition，PVD)制作工藝，先于存儲器區(qū)102、高壓區(qū)103和邏輯區(qū)104上形成第一導體層108。之后再于第一導體層108上形成覆蓋層109(如圖1B所繪示)。

在本發(fā)明的一些實施例之中，第一導體層108可以是一種含硅導電層，例如多晶硅層。在另一些實施例之中，第一導體層108也可以是一種金屬層。第一導體層108的厚度實質(zhì)介于(angstrom)至之間。覆蓋層109的厚度實質(zhì)介于至之間；且構成覆蓋層109的材質(zhì)，優(yōu)選包括硅氧化物層、氮化硅層、氮碳化硅、氮氧化硅、碳氧化硅或上述的任意組合。

然后，采用光致抗蝕劑110覆蓋于邏輯區(qū)104上方，并進行一蝕刻制作工藝111，例如反應性離子蝕刻(Reactive Ion Etch，RIE)，用于移除一部分覆蓋層109，將位于存儲器區(qū)102和高壓區(qū)103上方的一部分第一導體層108暴露于外(如圖1C所繪示)。

接著，采用沉積制作工藝，例如，化學氣相沉積或物理氣相沉積制作工藝，在存儲器區(qū)102、高壓區(qū)103和邏輯區(qū)104上形成第二導體層112，以覆蓋在位于存儲器區(qū)102和高壓區(qū)103上方的一部分第一導體層108之上，以及覆蓋在位于邏輯區(qū)104上方被余留下來的一部分覆蓋層109之上(如圖1D所繪示)。構成第二導體層112的材質(zhì)可以和構成第一導體層108的材質(zhì)相同或不同。其中，第二導體層112可以是一種含硅導電層，例如多晶硅層，也可以是一種金屬層。第二導體層112的厚度實質(zhì)介于至之間。

另外，在本發(fā)明的一些實施例之中，位于存儲器區(qū)102和高壓區(qū)103上的一部分第一導體層108和一部分第二導體層112直接接觸；且第一導體層108和一部分第二導體層112之間具有管芯邊界122(grain boundary)。

后續(xù)，以剩余的覆蓋層109為停止層，進行平坦化制作工藝113，例如化學機械研磨(Chemical-Mechanical Polishing,CMP)制作工藝，移除位于存儲器區(qū)102和高壓區(qū)103上方的一部分第二導體層112，并位于存儲單元105 的硬掩模層(hard mask)105a暴露于外(如圖1E所繪示)。

之后，可選擇性地采用光致抗蝕劑114覆蓋于高壓區(qū)103和邏輯區(qū)104上方，并進行一回蝕制作工藝115，用于移除位于存儲器區(qū)102上的一部分第一導體層108和一部分第二導體層112(如圖1F所繪示)。

在移除剩余的覆蓋層109之后，進行至少一次蝕刻制作工藝來圖案化位于存儲器區(qū)102和高壓區(qū)103上方的一部分第一導體層108和一部分第二導體層112，用于在存儲器區(qū)102上定義出至少一條字符線117，并在高壓區(qū)103上定義出至少一個高壓晶體管柵極118a。

在本實施例之中，形成字符線117和高壓晶體管柵極118a的蝕刻制作工藝116，是采用同一光掩模119所形成，覆蓋于存儲器區(qū)102、高壓區(qū)103和邏輯區(qū)104上方的光致抗蝕劑120來加以實施，用于分別移除位于存儲器區(qū)102和高壓區(qū)103上方的一部分第一導體層108和一部分第二導體層112，而在存儲器區(qū)102上定義出至少一條字符線117與存儲單元105電連接；同時在高壓區(qū)103的N型高壓阱區(qū)HNWL和P型高壓阱區(qū)HPWL上，分別定義出一個高壓晶體管柵極118a(如圖1G所繪示)。

由于，字符線117和高壓晶體管柵極118a采用同一個蝕刻制作工藝116來加以定義。意即，二者使用同一個用光掩模119來進行蝕刻。相較于傳統(tǒng)嵌入式存儲器元件制作工藝中，單純用來定義存儲器單元的字符線所使用的蝕刻光掩模，本發(fā)明的實施例所使用的光掩模119具有較大的穿透率。因此，蝕刻制作工藝116中可采用終點偵測法，例如干涉儀終點偵測法(endpoint detection)，來決定蝕刻制作工藝116的蝕刻終點。相較于現(xiàn)有技術以用蝕刻時間作終點偵測的方式，可得到更佳的控制效果。

后續(xù)，再以另一個光掩模(未繪示)對位于邏輯區(qū)104上的第一導體層108進形圖案化，以于邏輯區(qū)104上定義出至少一邏輯晶體管的柵極121a。并經(jīng)過一系列后段制作工藝之后，完成半導體元件100的制備(如圖1H所繪示)。其中，半導體元件100包括基材101、多個存儲單元105、邏輯晶體管121以及高壓晶體管118。其中，基材101至少具有存儲器區(qū)102、高壓區(qū)103和邏輯區(qū)104。這些存儲單元105形成于存儲器區(qū)102上；邏輯晶體管121形成于邏輯區(qū)104的基材101之上；高壓晶體管118形成于高壓區(qū)103的基材101之上。

其中，高壓晶體管的柵極118a由一部分的第一導體層108和一部分的 第二導體層112彼此接觸且相互堆疊而成。高壓晶體管的柵極118a可通過位于第一導體層108和第二導體層112之間的管芯邊界122，區(qū)分為第一部分118a1和第二部分118a2。而邏輯晶體管的柵極121a則僅一部分的第一導體層108所構成。兩相比較之下，高壓晶體管柵極118a的厚度H1實質(zhì)大于邏輯晶體管柵極121a的厚度H2。其中，高壓晶體管柵極118a的厚度H1實質(zhì)介于至之間；邏輯晶體管的柵極121a的厚度H2實質(zhì)介于至之間。另外，與字符線117的厚度H3實質(zhì)介于至之間。字符線117的厚度H3實質(zhì)大于邏輯晶體管柵極121a的厚度H2。

由于高壓晶體管的柵極118a與邏輯晶體管的柵極121a并非通過同一個光掩模蝕刻制作工藝來加以定義。且高壓晶體管的柵極118a的厚度實質(zhì)大于邏輯晶體管的柵極121a的厚度。因此，相較于統(tǒng)嵌入式存儲器元件，高壓晶體管118可以具有較高的臨界電壓，可減少后續(xù)用來提高高壓晶體管118的臨界電壓的離子摻雜制作工藝，增加半導體元件100的制作工藝裕度。

根據(jù)上述，本發(fā)明的實施例是揭露一種半導體元件及其制作方法，其先提供具有存儲器區(qū)、高壓區(qū)、邏輯區(qū)的基材。其中，存儲器區(qū)上具有多個存儲單元。再于存儲器區(qū)、高壓區(qū)和邏輯區(qū)上形成堆疊的第一導體層和覆蓋層。先移除位于存儲器區(qū)和高壓區(qū)上的一部分覆蓋層，再于存儲器區(qū)和邏輯區(qū)上形成與第一導體層接觸的第二導體層。后續(xù)以同一光掩模蝕刻制作工藝來移除位于存儲器區(qū)和高壓區(qū)上的一部分第一導體層和第二導體層，用于在存儲器區(qū)上定義出與存儲單元電連接的字符線，同時在高壓區(qū)上定義出高壓晶體管柵極。再采用另一光掩模蝕刻制作工藝來移除位于邏輯區(qū)上的第一導體層，以定義出邏輯晶體管柵極。使高壓晶體管柵極的厚度實質(zhì)大于邏輯晶體管柵極的厚度。

由于，用來定義字符線和高壓晶體管柵極的光掩模具有較大的穿透率，因此可采用終點偵測法來決定移除一部分第一導體層和第二導體層的蝕刻制作工藝的蝕刻終點。有別于現(xiàn)有以蝕刻時間作終點偵測的方式，可得到更佳的控制效果。加上，由于高壓晶體管的柵極的厚度實質(zhì)大于邏輯晶體管的柵極的厚度，可以使高壓晶體管單元具有較高的臨界電壓，可節(jié)省后續(xù)用來為了提高高壓晶體管單元的臨界電壓的離子摻雜制作工藝，增加半導體元件的制作工藝裕度。

雖然結合以上優(yōu)選實施例公開了本發(fā)明，然而其并非用以限定本發(fā)明， 任何該技術領域中具有通常知識者，在不脫離本發(fā)明的精神和范圍內(nèi)，可作些許的更動與潤飾，因此本發(fā)明的保護范圍應當以附上的權利要求所界定的為準。