本發(fā)明涉及一種半導(dǎo)體元件及其制造方法，尤其涉及一種存儲元件及其制造方法。

背景技術(shù)：

一般而言，存儲元件中常利用摻雜多晶硅(Doped Poly)填入存儲節(jié)點(diǎn)接觸窗(Storage Node Contact)中，以電性連接存儲電容(Storage Capacitor)與有源區(qū)(Active Area，AA)。但隨著科技日新月異，提高存儲元件的積集度且縮小關(guān)鍵尺寸已然逐漸成為一種趨勢。因此，在存儲元件的積集度提高與關(guān)鍵尺寸縮小的情況下，存儲元件中的接觸窗尺寸也逐漸縮小，其導(dǎo)致存儲元件中的存儲節(jié)點(diǎn)接觸窗與有源區(qū)之間的接觸電阻增加，產(chǎn)生較慢的電阻-電容延遲(RC Delay)，進(jìn)而影響所述存儲元件的操作速度。因此，如何降低存儲節(jié)點(diǎn)接觸窗與有源區(qū)之間的電阻值，以提高存儲元件的操作速度將變成相當(dāng)重要的一門課題。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明提供一種存儲元件及其制造方法，其可降低存儲節(jié)點(diǎn)接觸窗與有源區(qū)之間的電阻值，以提高存儲元件的操作速度。

本發(fā)明提供一種存儲元件包括：多條位線、多個(gè)電容器、多個(gè)接觸插塞以及多個(gè)半導(dǎo)體層。所述位線位于襯底上。所述電容器位于所述位線之間的所述襯底上。所述接觸插塞位于所述電容器與所述襯底之間。所述半導(dǎo)體層位于所述接觸插塞與所述襯底之間。所述半導(dǎo)體層的材料包括硅鍺(SiGe)、碳化硅(SiC)或其組合。

在本發(fā)明的一實(shí)施例中，所述半導(dǎo)體層的厚度為5nm至30nm。

在本發(fā)明的一實(shí)施例中，所述接觸插塞的材料包括鎢(W)。

在本發(fā)明的一實(shí)施例中，還包括多個(gè)阻障層位于所述接觸插塞與所述半導(dǎo)體層之間。所述阻障層的材料包括鈦(Ti)、氮化鈦(TiN)或其組合。

在本發(fā)明的一實(shí)施例中，還包括多個(gè)隔離結(jié)構(gòu)，位于所述位線下方的所述襯底中。

本發(fā)明提供一種存儲元件的制造方法，其步驟如下。在襯底上形成多條位線。進(jìn)行選擇性外延生長工藝，以在所述位線之間的所述襯底上形成多個(gè)半導(dǎo)體層，其中所述半導(dǎo)體層的材料包括硅鍺、碳化硅或其組合。所述位線之間的所述半導(dǎo)體層上形成多個(gè)接觸插塞。在所述接觸插塞上形成多個(gè)電容器。

本發(fā)明提供另一種存儲元件的制造方法，其步驟如下。在襯底上形成多條位線。在所述襯底上共形形成半導(dǎo)體層。所述半導(dǎo)體層覆蓋所述位線的表面，其中所述半導(dǎo)體層的材料包括硅鍺、碳化硅或其組合。進(jìn)行回蝕刻工藝，移除部分所述半導(dǎo)體層，以暴露所述位線的頂面。所述位線之間的所述半導(dǎo)體層上形成多個(gè)接觸插塞。在所述接觸插塞上形成多個(gè)電容器。

在本發(fā)明的一實(shí)施例中，所述半導(dǎo)體層的厚度為5nm至30nm。

在本發(fā)明的一實(shí)施例中，所述接觸插塞的材料包括鎢。

在本發(fā)明的一實(shí)施例中，在形成所述接觸插塞之前，還包括在所述半導(dǎo)體層上形成多個(gè)阻障層，其中所述阻障層的材料包括鈦、氮化鈦或其組合。

基于上述，本發(fā)明利用選擇性外延生長工藝，在位線之間的襯底上形成多個(gè)半導(dǎo)體層，或是在位線之間的襯底上共形形成半導(dǎo)體層。所述半導(dǎo)體層的材料可例如是可例如是低電阻值的硅鍺、碳化硅或其組合。相較于現(xiàn)有技術(shù)中的摻雜多晶硅，本發(fā)明的半導(dǎo)體層可降低存儲節(jié)點(diǎn)接觸窗與有源區(qū)之間的電阻值，產(chǎn)生較快的電阻-電容延遲，進(jìn)而提升所述存儲元件的操作速度。

為讓本發(fā)明的上述特征和優(yōu)點(diǎn)能更明顯易懂，下文特舉實(shí)施例，并配合附圖作詳細(xì)說明如下。

附圖說明

圖1A至圖1F為本發(fā)明的第一實(shí)施例的存儲元件的制造流程的剖面示意圖；

圖2A至圖2G為本發(fā)明的第二實(shí)施例的存儲元件的制造流程的剖面示意 圖。

附圖標(biāo)記說明：

10：開口；

100：襯底；

101：隔離結(jié)構(gòu)；

102：位線；

104：柵介電層；

106：導(dǎo)體層；

108、120：阻障層；

110：導(dǎo)體層；

112：頂蓋層；

114、128：介電層；

116：間隙壁；

118：半導(dǎo)體層；

118a：半導(dǎo)體結(jié)構(gòu)；

122：接觸插塞；

124：電容器；

124a：下電極；

124b：介電層；

124c：上電極；

126：保護(hù)層。

具體實(shí)施方式

圖1A至圖1F為本發(fā)明的第一實(shí)施例的存儲元件的制造流程的剖面示意圖。

請參照圖1A，本發(fā)明的第一實(shí)施例提供一種存儲元件的制造方法，其步驟如下。首先，提供襯底100(可例如是有源區(qū))。在本實(shí)施例中，襯底100可例如為半導(dǎo)體襯底、半導(dǎo)體化合物襯底或是絕緣層上有半導(dǎo)體襯底(SOI)。

接著，在襯底100上形成多條位線102，相鄰位線102之間具有開口10。詳細(xì)地說，位線102由柵介電層104、導(dǎo)體層106、阻障層108、導(dǎo)體層110、頂蓋層112以及介電層114依序堆疊而成。在本實(shí)施例中，柵介電層104的 材料可例如是氧化硅，其形成方法可例如是化學(xué)氣相沉積法、熱氧化法等。導(dǎo)體層106的材料可例如是摻雜多晶硅、非摻雜多晶硅或其組合，其形成方法可例如是化學(xué)氣相沉積法。阻障層108的材料可例如是鈦(Ti)、氮化鈦(TiN)或其組合，其形成方法可例如是化學(xué)氣相沉積法。導(dǎo)體層110的材料可例如是鎢(W)，其形成方法可例如是物理氣相沉積法。頂蓋層112的材料可例如是氮化硅，其形成方法可例如是化學(xué)氣相沉積法。介電層114的材料可例如是氧化硅，其形成方法可例如是化學(xué)氣相沉積法、熱氧化法等。位線102的兩側(cè)具有間隙壁116。間隙壁116的材料可例如是氧化硅、氮化硅或其組合，其形成方法為本領(lǐng)域技術(shù)人員所公知，在此便不再詳述。

此外，本實(shí)施例還包括在位線102下方的襯底100中形成隔離結(jié)構(gòu)101。所述隔離結(jié)構(gòu)101的材料可例如是摻雜或未摻雜的氧化硅、高密度電漿氧化物、氮氧化硅、旋涂式氧化硅、低介電常數(shù)介電材料或其組合。隔離結(jié)構(gòu)101可例如是淺溝渠隔離結(jié)構(gòu)。

請參照圖1B，進(jìn)行選擇性外延生長(SEG)工藝，以在開口10中形成半導(dǎo)體層118。詳細(xì)地說，由于選擇性外延生長工藝僅會在被暴露的襯底100的表面上進(jìn)行，因此，半導(dǎo)體層118僅位于位線102之間的襯底100上。在本實(shí)施例中，半導(dǎo)體層118的材料可例如是硅鍺(SiGe)、碳化硅(SiC)或其組合。半導(dǎo)體層118的厚度可介于5nm至30nm之間。以硅鍺為例，由于硅鍺的電阻值小于摻雜多晶硅的電阻值，因此，本實(shí)施例將具有硅鍺的半導(dǎo)體層118填入開口10中，其可降低后續(xù)接觸插塞122與襯底100(可例如是有源區(qū))之間的電阻值，產(chǎn)生較快的電阻-電容延遲，進(jìn)而提升所述存儲元件的操作速度。在另一實(shí)施例中，在形成半導(dǎo)體層118之前，也可在襯底100上形成摻雜多晶硅層(未示出)，使得所述摻雜多晶硅層位于襯底100與后續(xù)形成的半導(dǎo)體層118之間。

請參照圖1B與圖1C，在開口10中共形地形成阻障層120，阻障層120覆蓋半導(dǎo)體層118的表面。在本實(shí)施例中，阻障層120的材料可例如是鈦(Ti)、氮化鈦(TiN)或其組合，其厚度可介于5nm至30nm之間，其形成方法可例如是物理氣相沉積法。

接著，請參照圖1C與圖1D，在開口10中形成接觸插塞122。詳細(xì)來說，在襯底100上形成導(dǎo)體材料層(未示出)，導(dǎo)體材料層填入開口10中。導(dǎo)體 材料層的材料可包括金屬，所述金屬可例如是鎢，其形成方法可例如是物理氣相沉積法。之后，利用化學(xué)機(jī)械研磨法(CMP)移除介電層114表面上的導(dǎo)體材料層，以在開口10中形成接觸插塞122。在本實(shí)施例中，每一開口10中的接觸插塞122以及阻障層120可視為存儲節(jié)點(diǎn)接觸窗，其可用以電性連接襯底100(可例如是有源區(qū))、半導(dǎo)體層118以及后續(xù)形成的電容器124(如下圖1F所示)。

請參照圖1E與圖1F，在接觸插塞122上形成多個(gè)電容器124。詳細(xì)地說，先于位線102與接觸插塞122上形成保護(hù)層126。在本實(shí)施例中，保護(hù)層126的材料可例如是氧化硅、氮化硅或其組合。之后，再在保護(hù)層126上形成介電層128。介電層128可例如是氧化硅、氮化硅、硼磷硅玻璃(BPSG)等，其形成方法可例如是化學(xué)氣相沉積法(如圖1E所示)。接著，再在保護(hù)層126與介電層128中形成電容器124(如圖1F所示)。具體來說，每一電容器124包括下電極124a、上電極124c以及介電層124b。每一介電層124b位于下電極124a與上電極124c之間。每一下電極124a與所對應(yīng)的接觸插塞122電性連接。在一實(shí)施例中，介電層124b可包括高介電常數(shù)材料層，其材料可例如是氧化鉿(HfO)、氧化鋯(ZrO)、氧化鋁(AlO)、氮化鋁(AlN)、氧化鈦(TiO)、氧化鑭(LaO)、氧化釔(YO)、氧化釓(GdO)、氧化鉭(TaO)或其組合。下電極124a與上電極124c的材料可例如是氮化鈦(TiN)、氮化鉭(TaN)、鎢(W)、鈦鎢(TiW)、鋁(Al)、銅(Cu)或金屬硅化物。所述下電極124a、上電極124c以及介電層124b的形成方法為本領(lǐng)域技術(shù)人員所公知，在此便不再詳述。

請參照圖1F，本實(shí)施例提供一種存儲元件包括：多條位線102、多個(gè)接觸插塞122、多個(gè)電容器124以及多個(gè)半導(dǎo)體層118。位線102位于襯底100上，且位線102由柵介電層104、導(dǎo)體層106、阻障層108、導(dǎo)體層110、頂蓋層112以及介電層114依序堆疊而成。接觸插塞122位于相鄰位線102之間的襯底100上。半導(dǎo)體層118位于接觸插塞122與襯底100之間。所述半導(dǎo)體層118的材料可例如是硅鍺、碳化硅或其組合。電容器124位于位線102之間的襯底100上，且接觸插塞122位于電容器124與襯底100之間。在本實(shí)施例中還包括多個(gè)阻障層120位于接觸插塞122與半導(dǎo)體層118之間。

由于本實(shí)施例的具有低電阻值的半導(dǎo)體層118位于接觸插塞122與襯底 100之間，因此，其可降低接觸插塞122與襯底100(可例如是有源區(qū))之間的電阻值，產(chǎn)生較快的電阻-電容延遲，進(jìn)而提升所述存儲元件的操作速度。此外，本實(shí)施例中的半導(dǎo)體層118的材料可例如是硅鍺、碳化硅或其組合。硅鍺或是碳化硅不僅具有較低的電阻值，其與襯底100(可例如是有源區(qū))的材料的性質(zhì)接近。因此，相較于其他金屬材料而言，具有硅鍺或是碳化硅的半導(dǎo)體層118也可降低接觸插塞122與襯底100之間的漏電流。

圖2A至圖2G為本發(fā)明的第二實(shí)施例的存儲元件的制造流程的剖面示意圖。

以下的實(shí)施例中，相同或相似的元件、構(gòu)件、層以相似的元件符號來表示。舉例來說，圖1A的位線102與圖2A的位線102為相同或相似的構(gòu)件。在后便不再逐一贅述。

請參照圖2A，本發(fā)明的第二實(shí)施例提供另一種存儲元件的制造方法，其步驟如下。由于圖1A與圖2A的襯底100、隔離結(jié)構(gòu)101、位線102、柵介電層104、導(dǎo)體層106、阻障層108、導(dǎo)體層110、頂蓋層112、介電層114以及間隙壁116的配置、材料以及形成方法相似，于此便不再贅述。

請參照圖2B，在襯底100上共形形成半導(dǎo)體層118。半導(dǎo)體層118覆蓋位線102的表面。詳細(xì)地說，半導(dǎo)體層118覆蓋襯底100、間隙壁116以及介電層114的表面。所述半導(dǎo)體層118的材料可例可例如是硅鍺、碳化硅或其組合，其厚度可介于5nm至30nm之間。在本實(shí)施例中，半導(dǎo)體層118的形成方法可例如是在爐管(Furnace)中通入反應(yīng)氣體，在反應(yīng)溫度介于400℃至550℃之間，并且持續(xù)進(jìn)行60分鐘至600分鐘。以硅鍺為例，所述反應(yīng)氣體至少包括含硅氣體、含鍺氣體或其組合。含硅氣體可例如是硅甲烷、硅乙烷或二氯硅甲烷；含鍺氣體可例如是鍺烷。

請參照圖2B與圖2C，進(jìn)行回蝕刻工藝，移除部分半導(dǎo)體層118，以暴露位線102的頂面。詳細(xì)地說，回蝕刻工藝暴露介電層114的表面以及部分間隙壁116的表面，其使得連續(xù)的半導(dǎo)體層118變成多個(gè)不連續(xù)的半導(dǎo)體結(jié)構(gòu)118a。所述半導(dǎo)體結(jié)構(gòu)118a位于位線102之間(亦即開口10中)的襯底100上。在本實(shí)施例中，回蝕刻工藝可例如是干式蝕刻工藝。

請參照圖2C與圖2D，在襯底100上共形地形成阻障層120。阻障層120覆蓋介電層114、部分間隙壁116以及半導(dǎo)體層118的表面。在本實(shí)施例中， 阻障層120的材料可例如是鈦、氮化鈦或其組合，其厚度可介于5nm至30nm之間，其形成方法可例如是物理氣相沉積法。

接著，請參照圖2D與圖2E，在開口10中形成接觸插塞122。詳細(xì)來說，在襯底100上形成導(dǎo)體材料層(未示出)，導(dǎo)體材料層填入開口10中。導(dǎo)體材料層的材料可包括金屬，所述金屬可例如是鎢，其形成方法可例如是物理氣相沉積法。之后，利用化學(xué)機(jī)械研磨法(CMP)移除介電層114表面上的導(dǎo)體材料層以及部分阻障層120，以在開口10中形成接觸插塞122。在本實(shí)施例中，每一開口10中的接觸插塞122以及阻障層120可視為存儲節(jié)點(diǎn)接觸窗，其可用以電性連接襯底100(可例如是有源區(qū))、半導(dǎo)體層118以及后續(xù)形成的電容器124(如下圖2G所示)。

請參照圖2F與圖2G，在接觸插塞122上形成多個(gè)電容器124。具體來說，先于位線102與接觸插塞122上依序形成保護(hù)層126以及介電層128(如圖2F所示)。接著，再在保護(hù)層126與介電層128中形成電容器124(如圖2G所示)。每一電容器124與所對應(yīng)的接觸插塞122電性連接。由于圖2G的保護(hù)層126、介電層128以及電容器124的結(jié)構(gòu)、材料以及形成方法與所述圖1F的保護(hù)層126、介電層128以及電容器124的結(jié)構(gòu)、材料以及形成方法相同，于此便不再贅述。

綜上所述，本發(fā)明利用選擇性外延生長工藝，在位線之間的襯底上形成多個(gè)半導(dǎo)體層，或是在位線之間的襯底上共形形成半導(dǎo)體層。所述半導(dǎo)體層的材料可例如是低電阻值的硅鍺、碳化硅或其組合。相較于現(xiàn)有技術(shù)中的摻雜多晶硅，本發(fā)明的半導(dǎo)體層可降低存儲節(jié)點(diǎn)接觸窗與有源區(qū)之間的電阻值，產(chǎn)生較快的電阻-電容延遲，進(jìn)而提升所述存儲元件的操作速度。

此外，由于具有硅鍺或是碳化硅的半導(dǎo)體層與襯底(可例如是有源區(qū))的材料的性質(zhì)接近。因此，相較于其他金屬材料而言，本發(fā)明的半導(dǎo)體層也可降低接觸插塞與襯底之間的漏電流。

最后應(yīng)說明的是：以上各實(shí)施例僅用以說明本發(fā)明的技術(shù)方案，而非對其限制；盡管參照前述各實(shí)施例對本發(fā)明進(jìn)行了詳細(xì)的說明，本領(lǐng)域的普通技術(shù)人員應(yīng)當(dāng)理解：其依然可以對前述各實(shí)施例所記載的技術(shù)方案進(jìn)行修改，或者對其中部分或者全部技術(shù)特征進(jìn)行等同替換；而這些修改或者替換，并不使相應(yīng)技術(shù)方案的本質(zhì)脫離本發(fā)明各實(shí)施例技術(shù)方案的范圍。