本發(fā)明涉及一種高壓金屬氧化物半導(dǎo)體晶體管元件以及其制造方法，尤其是涉及一種具有降低寄生電容效果的高壓金屬氧化物半導(dǎo)體晶體管元件以及其制造方法。

背景技術(shù)：

在具有高壓處理能力的功率元件中，雙擴(kuò)散金屬氧化物半導(dǎo)體(double-diffused MOS，DMOS)晶體管元件持續(xù)受到重視。常見的DMOS晶體管元件有垂直雙擴(kuò)散金屬氧化物半導(dǎo)體(vertical double-diffused MOS，VDMOS)與橫向雙擴(kuò)散金屬氧化物半導(dǎo)體(LDMOS)晶體管元件。而LDMOS晶體管元件因具有較高的操作頻寬與操作效率，以及易與其他集成電路整合的平面結(jié)構(gòu)，現(xiàn)已廣泛地應(yīng)用于高電壓操作環(huán)境中，如中央處理器電源供應(yīng)(CPU power supply)、電源管理系統(tǒng)(power management system)、直流/交流轉(zhuǎn)換器(AC/DC converter)以及高功率或高頻段的功率放大器等等。LDMOS晶體管元件主要的特征為利用設(shè)置具有低摻雜濃度、大面積的橫向擴(kuò)散漂移區(qū)域來(lái)緩和源極端與漏極端之間的高電壓，因此可使LDMOS晶體管元件獲得較高的擊穿電壓(breakdown voltage)。在漏極延伸型金屬氧化物半導(dǎo)體(drain extending MOS，DEMOS)晶體管中，漂移區(qū)域設(shè)置于柵極與漏極之間，漏極與柵極之間的寄生電容會(huì)造成元件操作時(shí)的負(fù)面影響。舉例來(lái)說(shuō)，當(dāng)用于功率放大器時(shí)，功率附加效率(power added efficiency，PAE)會(huì)因?yàn)檩^大的柵極漏極電容而降低，故有必要經(jīng)由結(jié)構(gòu)設(shè)計(jì)來(lái)減小柵極與漏極之間的寄生電容。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明的目的在于提供了一種高壓金屬氧化物半導(dǎo)體(high voltage metal-oxide-semiconductor，HV MOS)晶體管元件以及其制造方法，利用蝕刻 制作工藝移除部分的靠近漂移區(qū)域的柵極結(jié)構(gòu)，由此降低柵極與漏極之間的寄生電容。

為達(dá)上述目的，根據(jù)本發(fā)明的一實(shí)施例，本發(fā)明提供了一種高壓金屬氧化物半導(dǎo)體晶體管元件的制造方法，包括下列步驟。首先，提供一半導(dǎo)體基底。在半導(dǎo)體基底上形成一柵極結(jié)構(gòu)，柵極結(jié)構(gòu)包括一第一部以及一第二部，半導(dǎo)體基底具有一第一區(qū)以及一第二區(qū)，第一區(qū)位于柵極結(jié)構(gòu)的第一部的一側(cè)，而第二區(qū)位于柵極結(jié)構(gòu)的第二部的一側(cè)。然后，在半導(dǎo)體基底以及柵極結(jié)構(gòu)上形成一圖案化掩模層，圖案化掩模層覆蓋半導(dǎo)體基底的第一區(qū)以及柵極結(jié)構(gòu)的第一部，且柵極結(jié)構(gòu)的第二部暴露于圖案化掩模層之外。進(jìn)行一注入制作工藝，用以于第二區(qū)中形成一漂移區(qū)域。進(jìn)行一蝕刻制作工藝，用以移除部分的未被圖案化掩模層覆蓋的柵極結(jié)構(gòu)的第二部。在蝕刻制作工藝之后，第二部的厚度小于第一部的厚度。

根據(jù)本發(fā)明的一實(shí)施例，本發(fā)明還提供了一種高壓金屬氧化物半導(dǎo)體晶體管元件，包括一半導(dǎo)體基底、一柵極結(jié)構(gòu)以及一漂移區(qū)域。柵極結(jié)構(gòu)設(shè)置于半導(dǎo)體基底上，柵極結(jié)構(gòu)包括一第一部以及一第二部，第二部的厚度小于第一部的厚度。漂移區(qū)域設(shè)置于柵極結(jié)構(gòu)的第二部的一側(cè)。

通過(guò)本發(fā)明所提供的高壓金屬氧化物半導(dǎo)體晶體管元件的制造方法，柵極結(jié)構(gòu)于靠近漂移區(qū)域的部分可具有較小的厚度，由此可在較不影響晶體管元件的其他元件特性的狀況下達(dá)到降低柵極與漏極之間寄生電容的效果。

附圖說(shuō)明

圖1與圖2為本發(fā)明第一實(shí)施例的高壓金屬氧化物半導(dǎo)體晶體管元件的制造方法示意圖；

圖3與圖4為本發(fā)明第二實(shí)施例的高壓金屬氧化物半導(dǎo)體晶體管元件的制造方法示意圖；

圖5與圖6為本發(fā)明第三實(shí)施例的高壓金屬氧化物半導(dǎo)體晶體管元件的制造方法示意圖；

圖7與圖8為本發(fā)明第四實(shí)施例的高壓金屬氧化物半導(dǎo)體晶體管元件的制造方法示意圖。

主要元件符號(hào)說(shuō)明

10 半導(dǎo)體基底

11 漂移區(qū)域

11A 第三部

11B 第四部

12 輕摻雜區(qū)

13 源極區(qū)

14 漏極區(qū)

20 柵極介電層

30 柵極結(jié)構(gòu)

30A 第一部

30B 第二部

40 圖案化掩模層

50 層間介電層

91 注入制作工藝

92 蝕刻制作工藝

100 高壓金屬氧化物半導(dǎo)體晶體管元件

200 高壓金屬氧化物半導(dǎo)體晶體管元件

300 高壓金屬氧化物半導(dǎo)體晶體管元件

D1 第一方向

D2 第二方向

H1 第一厚度

H2 第二厚度

R1 第一區(qū)

R2 第二區(qū)

S1 第一側(cè)表面

S2 第二側(cè)表面

S3 第三側(cè)表面

SP 間隙壁

SP1 第一間隙壁

SP2 第二間隙壁

SP3 第三間隙壁

T1 第一上表面

T2 第二上表面

T3 第三上表面

T4 第四上表面

具體實(shí)施方式

請(qǐng)參閱圖1與圖2。圖1與圖2所繪示為本發(fā)明第一實(shí)施例的高壓金屬氧化物半導(dǎo)體晶體管元件的制造方法示意圖。本實(shí)施例的高壓金屬氧化物半導(dǎo)體晶體管元件的制造方法包括下列步驟。首先，如圖1所示，提供一半導(dǎo)體基底10，并于半導(dǎo)體基底10上形成一柵極結(jié)構(gòu)30。本實(shí)施例的半導(dǎo)體基底10可包括硅基底(silicon substrate)、外延硅基底(epitaxial silicon substrate)、硅鍺半導(dǎo)體基底(silicon germanium substrate)、碳化硅基底(silicon carbide substrate)或硅覆絕緣(silicon-on-insulator,SOI)基底等，但并不以此為限。本實(shí)施例的柵極結(jié)構(gòu)30可包括多晶硅柵極、金屬柵極或其他適合的材料所形成的柵極結(jié)構(gòu)。此外，一柵極介電層20可形成于半導(dǎo)體基底10上并至少部分位于柵極結(jié)構(gòu)30與半導(dǎo)體基底10之間。柵極結(jié)構(gòu)30包括一第一部30A以及一第二部30B，半導(dǎo)體基底10具有一第一區(qū)R1以及一第二區(qū)R2，第一區(qū)R1位于柵極結(jié)構(gòu)30的第一部30A的一側(cè)，而第二區(qū)R2位于柵極結(jié)構(gòu)30的第二部30B的一側(cè)。更明確地說(shuō)，柵極結(jié)構(gòu)30的第一部30A與第二部30B為于一水平的第一方向D1上彼此直接接觸且相連的區(qū)塊，故第一部30A與第二部30B兩者的上表面等高且互相對(duì)齊，且第一部30A與第二部30B兩者的下表面也等高且互相對(duì)齊。第一區(qū)R1與第二區(qū)R2于第一方向D1上分別位于柵極結(jié)構(gòu)30的兩側(cè)，且第一區(qū)R1與第二區(qū)R2分別對(duì)應(yīng)后續(xù)要形成的源極區(qū)與漏極區(qū)，但并不以此為限。

然后，在半導(dǎo)體基底10以及柵極結(jié)構(gòu)30上形成一圖案化掩模層40。本實(shí)施例的圖案化掩模層40可包括光致抗蝕劑、絕緣材料或其他適合的掩模材料。圖案化掩模層40覆蓋半導(dǎo)體基底10的第一區(qū)R1以及柵極結(jié)構(gòu)30的第一部30A，且柵極結(jié)構(gòu)30的第二部30B以及半導(dǎo)體基底10的第二區(qū)R2暴露于圖案化掩模層40之外。換句話說(shuō)，本實(shí)施例的圖案化掩模層40并未覆蓋柵極結(jié)構(gòu)30的第二部30B與半導(dǎo)體基底10的第二區(qū)R2，但本發(fā)明并不以此為限。接著，進(jìn)行一注入制作工藝91，用以于第二區(qū)R2中形成一漂移區(qū)域11。由于進(jìn)行注入制作工藝91時(shí)，圖案化掩模層40并未覆蓋柵極結(jié) 構(gòu)30中靠近第二區(qū)R2的第二部30B，故可以自對(duì)準(zhǔn)(self-aligned)的方式于柵極結(jié)構(gòu)30的第二部30B的一側(cè)形成漂移區(qū)域11。在本實(shí)施例中，半導(dǎo)體基底10優(yōu)選具有一第一導(dǎo)電型態(tài)或包括有一第一導(dǎo)電型態(tài)的區(qū)域，而漂移區(qū)域11優(yōu)選具有第二導(dǎo)電型態(tài)，而第二導(dǎo)電型態(tài)與第一導(dǎo)電型態(tài)互補(bǔ)(complementary)。舉例來(lái)說(shuō)，本實(shí)施例中第一導(dǎo)電型態(tài)可為p型，第二導(dǎo)電型態(tài)可為n型，但并不以此為限。換句話說(shuō)，半導(dǎo)體基底10可為p型半導(dǎo)體基底或具有p型阱的半導(dǎo)體基底，而漂移區(qū)域11可為n型阱，但并不以此為限。此外，本實(shí)施例的注入制作工藝91優(yōu)選可為一具有一定傾斜角度的注入制作工藝，由此使漂移區(qū)域11于一垂直的第二方向D2上與柵極結(jié)構(gòu)30部分重疊，但并不以此為限。

如圖1至圖2所示，本實(shí)施例的制造方法可還包括移除圖案化掩模層40并形成一輕摻雜區(qū)12、一源極區(qū)13、一漏極區(qū)14以及間隙壁(sidewall spacer)SP，由此形成如圖2所示的高壓金屬氧化物半導(dǎo)體(high voltage metal-oxide-semiconductor，HV MOS)晶體管元件100。輕摻雜區(qū)12與源極區(qū)13形成于第一區(qū)R1中，且輕摻雜區(qū)12位于源極區(qū)13與柵極結(jié)構(gòu)30之間。漏極區(qū)14形成于漂移區(qū)域11中，而間隙壁SP形成于柵極結(jié)構(gòu)30的側(cè)表面上。源極區(qū)13的邊緣可與對(duì)應(yīng)的間隙壁SP的邊緣切齊，而漏極區(qū)14可利用另一圖案化掩模定義，以使得漏極區(qū)14可較遠(yuǎn)離對(duì)應(yīng)的間隙壁SP，但并不以此為限。在本實(shí)施例中，當(dāng)半導(dǎo)體基底10為p型半導(dǎo)體基底或具有p型阱的半導(dǎo)體基底且漂移區(qū)域11為n型阱時(shí)，源極區(qū)13與漏極區(qū)14優(yōu)選可分別為一n型摻雜區(qū)，而輕摻雜區(qū)12優(yōu)選可為一n型輕摻雜區(qū)，但并不以此為限。

下文將針對(duì)本發(fā)明的不同實(shí)施例進(jìn)行說(shuō)明，且為簡(jiǎn)化說(shuō)明，以下說(shuō)明主要針對(duì)各實(shí)施例不同的部分進(jìn)行詳述，而不再對(duì)相同的部分作重復(fù)贅述。此外，本發(fā)明的各實(shí)施例中相同的元件以相同的標(biāo)號(hào)進(jìn)行標(biāo)示，用以方便在各實(shí)施例間互相對(duì)照。

請(qǐng)參閱圖3與圖4并請(qǐng)一并參考圖1。圖3與圖4所繪示為本發(fā)明第二實(shí)施例的高壓金屬氧化物半導(dǎo)體晶體管元件的制造方法示意圖。如圖3與圖4所示，與上述第一實(shí)施例不同的地方在于，本實(shí)施例的制造方法還包括于圖1所示的注入制作工藝91之后，進(jìn)行一蝕刻制作工藝92，用以移除部分的未被圖案化掩模層40覆蓋的柵極結(jié)構(gòu)30的第二部30B。值得說(shuō)明的是， 蝕刻制作工藝92并未完全移除柵極結(jié)構(gòu)30的第二部30B，而僅對(duì)柵極結(jié)構(gòu)30的第二部30B進(jìn)行部分蝕刻，由此降低柵極結(jié)構(gòu)30的第二部30B的厚度。在蝕刻制作工藝92進(jìn)行時(shí)，柵極結(jié)構(gòu)30的第一部30A被圖案化掩模層40覆蓋而不會(huì)被蝕刻，故柵極結(jié)構(gòu)30的第一部30A可維持原有的高度。換句話說(shuō)，在蝕刻制作工藝92之后，柵極結(jié)構(gòu)30的第二部30B的第二厚度H2小于柵極結(jié)構(gòu)30的第一部30A的第一厚度H1，且第二部30B的第二上表面T2會(huì)低于第一部30A的第一上表面T1。此外，在蝕刻制作工藝92之后，柵極結(jié)構(gòu)30的第一部30A的一第一側(cè)表面S1與第二部30B的第二上表面T2直接相連。因此，上述的相連的第一上表面T1、第一側(cè)表面S1以及第二上表面T2于柵極結(jié)構(gòu)30靠近第二區(qū)R2以及漂移區(qū)域11的一側(cè)形成階梯狀的缺口，由此降低柵極結(jié)構(gòu)30與后續(xù)形成于漂移區(qū)域11的漏極區(qū)(圖3未繪示)之間于水平的第一方向D1上的邊緣電容(fringing capacitance)。

此外，如圖3所示，本實(shí)施例的圖案化掩模層40并未覆蓋半導(dǎo)體基底10的第二區(qū)R2，因此于蝕刻制作工藝92時(shí)，一部分的漂移區(qū)域11被蝕刻制作工藝92移除。更明確地說(shuō)，本實(shí)施例的蝕刻制作工藝92可通過(guò)控制制作工藝時(shí)間而使得蝕刻動(dòng)作停止在柵極結(jié)構(gòu)30以及漂移區(qū)域11中，換句話說(shuō)可控制蝕刻?hào)艠O結(jié)構(gòu)30以及漂移區(qū)域11的深度來(lái)避免于蝕刻制作工藝92中暴露出的柵極結(jié)構(gòu)30與漂移區(qū)域11被完全移除。在本實(shí)施例中，可視柵極結(jié)構(gòu)30的厚度設(shè)計(jì)來(lái)決定蝕刻制作工藝92對(duì)柵極結(jié)構(gòu)30的蝕刻深度，并控制蝕刻深度的偏移范圍，由此維持后續(xù)形成的晶體管元件的電性狀況與均勻性。

更進(jìn)一步說(shuō)明，本實(shí)施例的漂移區(qū)域11可包括互相接觸且連接的一第三部11A以及一第四部11B，柵極結(jié)構(gòu)30覆蓋漂移區(qū)域11的第三部11A，且漂移區(qū)域11的第四部11B未被柵極結(jié)構(gòu)30覆蓋而暴露于柵極結(jié)構(gòu)30之外。因此，在蝕刻制作工藝92之后，漂移區(qū)域11的第四部11B的一第四上表面T4低于第三部11A的一第三上表面T3，且第三部11A的一第三側(cè)表面S3與第四部11B的第四上表面T4相連。本實(shí)施例的蝕刻制作工藝92優(yōu)選為一各向異性(anisotropic)蝕刻制作工藝，由此避免漂移區(qū)域11的第三部11A被蝕刻而影響到漂移區(qū)域11與柵極結(jié)構(gòu)30之間的電性狀況。因此，柵極結(jié)構(gòu)30的第二部30B的一第二側(cè)表面S2優(yōu)選與漂移區(qū)域11的第三部11A的第三側(cè)表面S3大體上切齊，但并不以此為限。上述的第一上表面T1、第 一側(cè)表面S1、第二上表面T2、第二側(cè)表面S2、第三側(cè)表面S3以及第四上表面T4也于第二區(qū)R2以及柵極結(jié)構(gòu)30靠近第二區(qū)R2的一側(cè)形成階梯狀的缺口。此外，由于本實(shí)施例的蝕刻制作工藝92利用圖案化掩模層40進(jìn)行，故不需額外的黃光制作工藝，由此可減少對(duì)于制造成本的影響。值得說(shuō)明的是，在本發(fā)明的其他實(shí)施例中，雖然圖案化掩模層40未覆蓋半導(dǎo)體基底10的第二區(qū)R2，但仍可通過(guò)調(diào)整蝕刻制作工藝92的制作工藝參數(shù)以及蝕刻選擇比使得蝕刻制作工藝92在第二區(qū)R2停止在第二區(qū)R2的柵極介電層20上而未蝕刻第二區(qū)R2的半導(dǎo)體基底10。

接著，如圖3至圖4所示，本實(shí)施例的制造方法可還包括移除圖案化掩模層40并形成輕摻雜區(qū)12、源極區(qū)13、漏極區(qū)14以及間隙壁SP，由此形成如圖4所示的高壓金屬氧化物半導(dǎo)體晶體管元件200。與上述第一實(shí)施例不同的地方在于，由于本實(shí)施例的部分的柵極結(jié)構(gòu)30與部分的漂移區(qū)域11被蝕刻制作工藝移除，故間隙壁SP的形成位置上會(huì)有所不同。舉例來(lái)說(shuō)，本實(shí)施例的間隙壁SP可包括一第一間隙壁SP1、一第二間隙壁SP2以及一第三間隙壁SP3。第一間隙壁SP1形成于柵極結(jié)構(gòu)30的第一部30A的靠近第一區(qū)R1的一第一側(cè)表面S1上。第二間隙壁SP2形成于第一部30A的靠近第二區(qū)R2的另一第一側(cè)表面S1以及第二部30B的第二上表面T2上。第三間隙壁SP3形成于第二部30B的第二側(cè)表面S2、漂移區(qū)域11的第三部11A的第三側(cè)表面S3以及漂移區(qū)域11的第四部11B的第四上表面T4上。此外，本實(shí)施例的制造方法可還包括形成一層間介電層50覆蓋柵極結(jié)構(gòu)30、漂移區(qū)域11、源極區(qū)13以及漏極區(qū)14，并可于層間介電層50中形成分別與柵極結(jié)構(gòu)30、源極區(qū)13以及漏極區(qū)14連接的導(dǎo)電插塞(未圖示)，但并不以此為限。

如圖4所示，本實(shí)施例的高壓金屬氧化物半導(dǎo)體晶體管元件200包括半導(dǎo)體基底10、柵極結(jié)構(gòu)30以及漂移區(qū)域11。柵極結(jié)構(gòu)30設(shè)置于半導(dǎo)體基底10上，柵極結(jié)構(gòu)30包括第一部30A以及第二部30B，第二部30B的厚度小于第一部30A的厚度，且漂移區(qū)域11設(shè)置于柵極結(jié)構(gòu)30的第二部30B的一側(cè)。柵極結(jié)構(gòu)30的第一部30A的第一上表面T1與柵極結(jié)構(gòu)30的第二部30B的第二上表面T2不共平面(not coplanar)。此外，高壓金屬氧化物半導(dǎo)體晶體管元件200還包括源極區(qū)13以及漏極區(qū)14。源極區(qū)13與漏極區(qū)14分別設(shè)置于半導(dǎo)體基底10中，源極區(qū)13設(shè)置于與柵極結(jié)構(gòu)30的第一部 30A相鄰的一側(cè)，且至少部分的漏極區(qū)14設(shè)置于漂移區(qū)域11中。此外，高壓金屬氧化物半導(dǎo)體晶體管元件200還包括多個(gè)間隙壁SP設(shè)置于柵極結(jié)構(gòu)30的第一部30A的第一側(cè)表面S1上以及第二部30B的第二側(cè)表面S2上。此外，其中一間隙壁SP(第三間隙壁SP3)設(shè)置于漂移區(qū)域11的第三部11A的第三側(cè)表面S3上以及柵極結(jié)構(gòu)30的第二部30B的第二側(cè)表面S2上。

在本實(shí)施例中，源極區(qū)13的一上表面與漏極區(qū)14的一上表面不共平面，但并不以此為限。由于本實(shí)施例的柵極結(jié)構(gòu)30的第二部30B以及漂移區(qū)域11的第四部11B被部分蝕刻而于第二區(qū)R2以及柵極結(jié)構(gòu)30靠近第二區(qū)R2的一側(cè)形成階梯狀的缺口，故可降低柵極結(jié)構(gòu)30與漏極區(qū)14之間于水平的第一方向D1上的邊緣電容，并進(jìn)而達(dá)到使高壓金屬氧化物半導(dǎo)體晶體管元件200中柵極與漏極之間的寄生電容降低的效果。舉例來(lái)說(shuō)，與上述第一實(shí)施例的高壓金屬氧化物半導(dǎo)體晶體管元件100相比較，本實(shí)施例的高壓金屬氧化物半導(dǎo)體晶體管元件200在柵極結(jié)構(gòu)30的第二部30B的蝕刻深度約為0.1微米的狀況下可維持相當(dāng)?shù)慕刂诡l率(cut-off frequency)，并可使柵極漏極電容(Cgd)降低約25％，且同時(shí)提升擊穿電壓(break down voltage)。此外，通過(guò)改變漂移區(qū)域11的摻雜濃度也可在降低柵極漏極電容的程度以及其他電性(例如擊穿電壓與截止頻率)之間獲得更平衡的結(jié)果。另一方面，由于柵極結(jié)構(gòu)30的第二部30B的蝕刻深度不同會(huì)影響高壓金屬氧化物半導(dǎo)體晶體管元件200的電性表現(xiàn)，因此柵極結(jié)構(gòu)30的第二部30B的蝕刻深度控制在目標(biāo)值±8％的范圍內(nèi)，且優(yōu)選控制在目標(biāo)值±3％的范圍內(nèi)，由此確保高壓金屬氧化物半導(dǎo)體晶體管元件200的電性狀況與均勻性。

請(qǐng)參閱圖5與圖6。圖5與圖6所繪示為本發(fā)明第三實(shí)施例的高壓金屬氧化物半導(dǎo)體晶體管元件的制造方法示意圖。如圖5至圖6所示，與上述第二實(shí)施例不同的地方在于，本實(shí)施例的制造方法是先進(jìn)行蝕刻制作工藝92再進(jìn)行注入制作工藝91，也就是說(shuō)注入制作工藝91于蝕刻制作工藝92之后進(jìn)行，且部分的半導(dǎo)體基底10的第二區(qū)R2被蝕刻制作工藝92移除，由此可避免漂移區(qū)域11形成之后其第四部11B的第四上表面T4被蝕刻制作工藝92影響，故對(duì)于高壓金屬氧化物半導(dǎo)體晶體管元件的電性狀況有正面的幫助。

請(qǐng)參閱圖7與圖8。圖7與圖8所繪示為本發(fā)明第四實(shí)施例的高壓金屬氧化物半導(dǎo)體晶體管元件的制造方法示意圖。如圖7至圖8所示，與上述第 二實(shí)施例不同的地方在于，在本實(shí)施例的蝕刻制作工藝92中，圖案化掩模層40還覆蓋半導(dǎo)體基底10的第二區(qū)R2。因此，不論上述的注入制作工藝在蝕刻制作工藝92之前或之后進(jìn)行，高壓金屬氧化物半導(dǎo)體晶體管元件300中的漂移區(qū)域11均不會(huì)被蝕刻制作工藝蝕刻。換句話說(shuō)，本實(shí)施例的漂移區(qū)域11的第三部11A的第三上表面T3與第四部11B的第四上表面T4等高，而由于漂移區(qū)域11并未被蝕刻，故相對(duì)于上述第二實(shí)施例的高壓金屬氧化物半導(dǎo)體晶體管元件200來(lái)說(shuō)，本實(shí)施例的高壓金屬氧化物半導(dǎo)體晶體管元件300的柵極漏極電容(Cgd)的降低幅度較小，但其他電性表現(xiàn)(例如擊穿電壓與截止頻率)仍可維持相當(dāng)?shù)臓顩r。值得說(shuō)明的是，在本發(fā)明的其他實(shí)施例中，也可使圖案化掩模層40未覆蓋半導(dǎo)體基底10的第二區(qū)R2，而是通過(guò)調(diào)整蝕刻制作工藝92的制作工藝參數(shù)以及蝕刻選擇比使得蝕刻制作工藝92在第二區(qū)R2停止在第二區(qū)R2的柵極介電層20上而未蝕刻第二區(qū)R2的半導(dǎo)體基底10。

綜上所述，本發(fā)明的高壓金屬氧化物半導(dǎo)體晶體管元件的制造方法是利用蝕刻制作工藝移除部分的柵極結(jié)構(gòu)，使得柵極結(jié)構(gòu)于靠近漂移區(qū)域的部分可具有較小的厚度，由此可在較不影響元件特性的狀況下達(dá)到降低柵極與漏極之間寄生電容的效果。對(duì)于當(dāng)高壓金屬氧化物半導(dǎo)體晶體管元件用于功率放大器時(shí)，可因?yàn)闁艠O與漏極之間寄生電容的降低而獲得功率附加效率(power added efficiency，PAE)的提升。

以上所述僅為本發(fā)明的優(yōu)選實(shí)施例，凡依本發(fā)明權(quán)利要求所做的均等變化與修飾，都應(yīng)屬本發(fā)明的涵蓋范圍。