1.一種改善SRAM性能的方法，其特征在于，包括：
提供基底，所述基底包括N型邏輯器件區(qū)、P型邏輯器件區(qū)、上拉晶體管區(qū)以及傳送門晶體管區(qū)，其中，所述N型邏輯器件區(qū)包括若干個N型閾值電壓區(qū)，所述P型邏輯器件區(qū)包括若干個P型閾值電壓區(qū)，所述N型邏輯器件區(qū)、P型邏輯器件區(qū)、上拉晶體管區(qū)以及傳送門晶體管區(qū)的部分基底表面形成有柵介質(zhì)層；
在所述P型邏輯器件區(qū)柵介質(zhì)層表面形成P型功函數(shù)層，且所述若干個P型閾值電壓區(qū)對應的P型功函數(shù)層的等效功函數(shù)值不同，其中，等效功函數(shù)值最大的P型功函數(shù)層為第一P型功函數(shù)層；
在所述上拉晶體管區(qū)的柵介質(zhì)層表面形成上拉功函數(shù)層，且所述上拉功函數(shù)層的材料和厚度與第一P型功函數(shù)層的材料和厚度相同；
對所述上拉晶體管區(qū)的基底進行第一閾值電壓調(diào)節(jié)摻雜處理；
在所述N型邏輯器件區(qū)柵介質(zhì)層表面形成N型功函數(shù)層，且所述若干個N型閾值電壓區(qū)對應的N型功函數(shù)層的等效功函數(shù)值不同，其中，等效功函數(shù)值最大的N型功函數(shù)層為第一N型功函數(shù)層；
在所述傳送門晶體管區(qū)的柵介質(zhì)層表面形成傳送門功函數(shù)層，且所述傳送門功函數(shù)層的材料和厚度與第一N型功函數(shù)層的材料和厚度相同；
對所述傳送門晶體管區(qū)的基底進行第二閾值電壓調(diào)節(jié)摻雜處理；
在所述N型功函數(shù)層表面、P型功函數(shù)層表面、傳送門功函數(shù)層表面以及上拉功函數(shù)層表面形成柵電極層。
2.如權(quán)利要求1所述改善SRAM性能的方法，其特征在于，所述傳送門晶體管區(qū)為NMOS區(qū)域；所述上拉晶體管區(qū)為PMOS區(qū)域。
3.如權(quán)利要求1所述改善SRAM性能的方法，其特征在于，在所述若干個P型閾值電壓區(qū)對應的P型功函數(shù)層中，所述第一P型功函數(shù)層的厚度最厚；在所述若干個N型閾值電壓區(qū)對應的N型功函數(shù)層中，所述第一N型功函數(shù)層的厚度最薄。
4.如權(quán)利要求1所述改善SRAM性能的方法，其特征在于，在同一道工藝步 驟中，形成所述上拉功函數(shù)層和第一P型功函數(shù)層；在同一道工藝步驟中，形成所述傳送門功函數(shù)層和第一N型功函數(shù)層。
5.如權(quán)利要求1所述改善SRAM性能的方法，其特征在于，所述P型功函數(shù)層的材料為Ta、TiN、TaSiN或TiSiN中的一種或幾種；所述N型功函數(shù)層的材料為TiAl、TiAlC、TaAlN、TiAlN、MoN、TaCN或AlN中的一種或幾種。
6.如權(quán)利要求1所述改善SRAM性能的方法，其特征在于，所述若干個N型閾值電壓區(qū)包括N型超低閾值電壓區(qū)、N型標準閾值電壓區(qū)以及N型高閾值電壓區(qū)，其中，所述N型高閾值電壓區(qū)對應的N型功函數(shù)層為第一N型功函數(shù)層。
7.如權(quán)利要求6所述改善SRAM性能的方法，其特征在于，形成包括所述第一N型功函數(shù)層的N型功函數(shù)層的工藝步驟包括：在所述N型邏輯器件區(qū)柵介質(zhì)層表面形成N型功函數(shù)層；在所述N型功函數(shù)層表面形成第一掩膜層，所述第一掩膜層暴露出N型高閾值電壓區(qū)的N型功函數(shù)層表面；以所述第一掩膜層為掩膜，刻蝕去除位于N型高閾值電壓區(qū)的第一厚度的N型功函數(shù)層，N型邏輯器件區(qū)中刻蝕后的N型功函數(shù)層為第一N型功函數(shù)層。
8.如權(quán)利要求6所述改善SRAM性能的方法，其特征在于，所述N型功函數(shù)層還位于傳送門晶體管區(qū)柵介質(zhì)層表面；且所述第一掩膜層還暴露出傳送門晶體管區(qū)的N型功函數(shù)層表面，在刻蝕去除位于N型高閾值電壓區(qū)的第一厚度的N型功函數(shù)層的同時，還刻蝕去除位于傳送門晶體管區(qū)柵介質(zhì)層表面的第一厚度的N型功函數(shù)層，形成所述傳送門功函數(shù)層。
9.如權(quán)利要求6所述改善SRAM性能的方法，其特征在于，還包括步驟：對所述N型邏輯器件區(qū)基底進行N型閾值調(diào)節(jié)摻雜處理。
10.如權(quán)利要求1所述改善SRAM性能的方法，其特征在于，在所述N型邏輯器件區(qū)中，除所述第一N型功函數(shù)層之外的N型功函數(shù)層的厚度為45埃至55埃。
11.如權(quán)利要求1或10所述改善SRAM性能的方法，其特征在于，所述傳送 門功函數(shù)層的厚度為25埃至35埃。
12.如權(quán)利要求11所述改善SRAM性能的方法，其特征在于，所述第二閾值電壓調(diào)節(jié)摻雜處理的摻雜離子為B，摻雜濃度為1E12atom/cm3至1E14atom/cm3。
13.如權(quán)利要求1所述改善SRAM性能的方法，其特征在于，所述若干個P型閾值電壓區(qū)包括P型超低閾值電壓區(qū)、P型標準閾值電壓區(qū)以及P型高閾值電壓區(qū)，其中，所述P型超低閾值電壓區(qū)對應的P型功函數(shù)層為第一P型功函數(shù)層。
14.如權(quán)利要求13所述改善SRAM性能的方法，其特征在于，形成包括所述第一P型功函數(shù)層的P型功函數(shù)層的工藝步驟包括：在所述P型邏輯器件區(qū)柵介質(zhì)層表面形成P型功函數(shù)層；在所述P型功函數(shù)層表面形成第二掩膜層，所述第二掩膜層暴露出P型高閾值電壓區(qū)的P型功函數(shù)層表面；以所述第二掩膜層為掩膜，刻蝕去除位于P型高閾值電壓區(qū)的第二厚度的P型功函數(shù)層，P型邏輯器件區(qū)中未被刻蝕的P型功函數(shù)層為第一P型功函數(shù)層。
15.如權(quán)利要求14所述改善SRAM性能的方法，其特征在于，所述P型功函數(shù)層還位于上拉晶體管區(qū)柵介質(zhì)層表面，且所述第二掩膜層還覆蓋上拉晶體管區(qū)的P型功函數(shù)層表面，上拉晶體管區(qū)未被刻蝕的P型功函數(shù)層為上拉功函數(shù)層。
16.如權(quán)利要求1所述改善SRAM性能的方法，其特征在于，在所述P型邏輯器件區(qū)中，除所述第一P型功函數(shù)層之外的P型功函數(shù)層的厚度為25埃至35埃。
17.如權(quán)利要求1或16所述改善SRAM性能的方法，其特征在于，所述上拉功函數(shù)層的厚度為45埃至55埃。
18.如權(quán)利要求17所述改善SRAM性能的方法，其特征在于，所述第一閾值電壓摻雜處理的摻雜離子為As，摻雜濃度為1E12atom/cm3至1E14atom/cm3。
19.如權(quán)利要求1所述改善SRAM性能的方法，其特征在于，所述柵介質(zhì)層包 括界面層以及位于界面層表面的高k柵介質(zhì)層。
20.如權(quán)利要求1所述改善SRAM性能的方法，其特征在于，所述基底包括襯底、以及位于襯底表面的鰭部，其中，所述柵介質(zhì)層橫跨鰭部，且覆蓋鰭部的部分頂部表面和側(cè)壁表面。