本發(fā)明涉及一種襯底制造方法。

背景技術(shù)：

在引入新的電路能力和相關(guān)應(yīng)用方面，iii-v族化合物半導(dǎo)體與(硅)cmos器件在通用硅基平臺(tái)上的混合集成是一種具有前景的方法。傳統(tǒng)上，硅(si)和iii-v族電路在組裝于載體襯底上之前分別制造及封裝。然而，此方法的缺點(diǎn)在于互連器件的尺寸和損失，其將影響組裝后電路的性能，形狀因數(shù)，功耗，成本和復(fù)雜性。

更具體地，對(duì)于iii-v族/硅電路的混合集成而言，直接在cmos器件或硅基襯底上生長(zhǎng)iii-v族材料一般而言是最為簡(jiǎn)單的方法。然而，iii-v族材料的生長(zhǎng)溫度通常高至可致使cmos器件發(fā)生嚴(yán)重?fù)p傷的程度。例如，gaas/inp和gan的生長(zhǎng)溫度分別約為650℃和1050℃。作為另一例，參考圖1混合器件100，上述混合集成要求通過(guò)鍵合將硅(100)集成于硅(111)承載襯底上，而且，具體而言，為了實(shí)現(xiàn)cmos制造，需要對(duì)硅(100)的取向進(jìn)行選擇，而且為了實(shí)現(xiàn)gan的生長(zhǎng)，需要對(duì)硅(111)的取向進(jìn)行選擇。此外，由于gan生長(zhǎng)于承載襯底表面上的凹陷處，因此更難以實(shí)現(xiàn)生長(zhǎng)均勻性，并需要額外的后續(xù)步驟去除過(guò)量生長(zhǎng)于cmos晶體管區(qū)域的gan。但更為重要的是，由于用于生長(zhǎng)gan的預(yù)算熱量不應(yīng)使任何已存在于承載襯底上的cmos器件發(fā)生性能下降，因此須使用等離子體輔助分子束外延法(p-mbe)生長(zhǎng)gan(p-mbe的工作溫度為750℃，而金屬有機(jī)物氣相外延(mocvd)所需的工作溫度為1050℃)。應(yīng)當(dāng)理解的是，所需的預(yù)算熱量取決于cmos器件的電極制造材料。在現(xiàn)代晶片制造工廠中，傾向于使用硅化鈷制造電極(至少0.18μm技術(shù)如此)，該材料在處于550℃以上溫度下時(shí)將發(fā)生性能下降，從而導(dǎo)致相應(yīng)cmos器件的損傷。

此外，在公共硅平臺(tái)上集成iii-v族化合物半導(dǎo)體的另一種方法為融合了鍵合和層轉(zhuǎn)移的3d晶片堆疊。以下描述3d集成的優(yōu)點(diǎn)。硅cmos工藝中使用的器件小型化方法是半導(dǎo)體行業(yè)賴以降低每晶體管成本，維持器件性能以及降低功耗的主要驅(qū)動(dòng)力，然而此方法如今遇到了根本性的瓶頸。cmos器件的進(jìn)一步小型化不但可使cmos器件失去可靠性(由于短溝道效應(yīng)及隨機(jī)波動(dòng))，而且可使其變得更加昂貴(其原因在于其中所牽涉的光刻和其他工藝)。此外，所述器件小型化方法在物理尺寸和經(jīng)濟(jì)方面也趨近極限。因此，為了解決此問(wèn)題，業(yè)內(nèi)提出了可實(shí)現(xiàn)多核集成或與其他材料共集成的3d晶片堆疊。

與硅基材料相比，iii-v族材料(如gaas，ingaas，inp或gan)一般具有更高的電子遷移率特性。因此，有人提出通過(guò)將高速/高功率iii-v族fet/hbt與cmos數(shù)字電路集成的方式實(shí)現(xiàn)高速iii-v族電子器件的集成，以改善混合信號(hào)芯片的性能。

iii-v族化合物半導(dǎo)體的另一用途在于其光學(xué)性質(zhì)。iii-v族材料可用作光源并可與光放大器和檢波器共同集成于硅芯片上，或與波導(dǎo)器件集成，以進(jìn)一步增強(qiáng)光子互連器件的性能和設(shè)計(jì)靈活性。iii-v族/硅混合器件可用作光源的能力可彌補(bǔ)硅因間接能隙導(dǎo)致的低輻射復(fù)合率而不能作為光源的缺陷。

晶片融熔鍵合為在通用平臺(tái)上集成iii-v族半導(dǎo)體與cmos器件的另一有用方法，其中，融熔鍵合可在大氣環(huán)境和室溫下進(jìn)行。文獻(xiàn)中報(bào)道了一種將硅(100)融熔鍵合于gan/si晶片上的方法，該方法采用單一鍵合工藝。然而，該方法具有以下若干缺點(diǎn)：(1)不能分別處理iii-v族材料和cmos器件，從而造成交叉污染問(wèn)題，尤其在晶片制造工廠中造成此類(lèi)污染；(2)iii-v族材料在能否承受高溫cmos加工步驟方面存在問(wèn)題。雖然氮化物類(lèi)iii-v族材料可承受高溫加工，但砷化物/磷化物類(lèi)iii-v族材料的分解起始溫度約為350℃，因此存在問(wèn)題。

因此，本發(fā)明的一個(gè)目的在于解決至少一個(gè)上述現(xiàn)有技術(shù)問(wèn)題，以及/或者為本領(lǐng)域提供一種有用選擇。

技術(shù)實(shí)現(xiàn)要素：

根據(jù)本發(fā)明的第一方面，提供一種襯底制造方法，包括：(1)提供第一半導(dǎo)體襯底，該第一半導(dǎo)體襯底包括已至少部分處理的cmos器件層以及第一晶片材料層；(2)將承載襯底鍵合至所述已部分處理的cmos器件層，并去除所述第一晶片材料層；(3)提供第二半導(dǎo)體襯底，該襯底具有不同于硅的第二晶片材料層；(4)通過(guò)將所述第二晶片材料層鍵合至所述已部分處理的cmos器件層而將所述第一和第二半導(dǎo)體襯底鍵合，以形成結(jié)合襯底；以及(5)將所述承載襯底從所述結(jié)合襯底移除，以暴露所述已部分處理的cmos器件層的至少一部分。

有利地，本發(fā)明方法通過(guò)利用3d晶片堆疊實(shí)現(xiàn)iii-v族化合物半導(dǎo)體與硅cmos器件在通用硅基平臺(tái)上的單片集成，從而無(wú)需使用硅通孔(tsv)便可實(shí)現(xiàn)并排混合電路。有利地，由于所述iii-v族材料與硅cmos器件分別生長(zhǎng)于不同的所需高溫環(huán)境下，而且在該高溫下不會(huì)損壞所述硅cmos器件，因此可避免硅cmos器件的損壞。

優(yōu)選地，所述不同于硅的第二晶片材料可包括iii-v族半導(dǎo)體材料，或由不同iii-v族半導(dǎo)體材料結(jié)合而形成的材料。

優(yōu)選地，所述iii-v族半導(dǎo)體材料可包括gan，ingap，algaas，ingaasp，ingan，algan，gaas，或ingaas。

優(yōu)選地，所述第一晶片材料可包括硅。

優(yōu)選地，所述承載襯底可包括由硅形成。

優(yōu)選地，在步驟(2)的所述鍵合前，所述方法還可包括：對(duì)所述第一半導(dǎo)體襯底和承載襯底實(shí)施等離子體激活；以去離子流體清洗等離子體激活后的所述第一半導(dǎo)體襯底和承載襯底；以及干燥清洗后的所述第一半導(dǎo)體襯底和承載襯底。

優(yōu)選地，所述去離子流體可以為去離子水。

優(yōu)選地，干燥所述第一半導(dǎo)體襯底和承載襯底可包括旋轉(zhuǎn)干燥。

優(yōu)選地，實(shí)施等離子體激活可包括在所述第一半導(dǎo)體襯底和承載襯底上使用氣體等離子體。

優(yōu)選地，所述氣體等離子體可包括氮?dú)獾入x子體，氧氣等離子體，氬氣等離子體，氫氣等離子體或氦氣等離子體。

優(yōu)選地，所述方法還可包括在所述第一半導(dǎo)體襯底和承載襯底上使用紫外臭氧，以代替等離子體激活。

優(yōu)選地，在步驟(2)之后及步驟(4)之前，所述方法還可包括對(duì)鍵合有所述承載襯底的所述第一半導(dǎo)體襯底進(jìn)行退火，以提高所述承載襯底與已部分處理的cmos器件層之間的鍵合強(qiáng)度。

優(yōu)選地，所述退火可使用氣體，該氣體選自氧氣、氫氣、氮?dú)?、混合氣體以及氬氣。

更具體而言，優(yōu)選地，所述退火可使用溫度約為300℃且壓力為大氣壓的氮?dú)狻?/p>

優(yōu)選地，步驟(2)可包括：使用機(jī)械研磨去除所述第一晶片材料層的至少一部分；在所述承載襯底上沉積保護(hù)材料層；以及刻蝕鍵合有所述承載襯底的所述第一半導(dǎo)體襯底，以基本去除所述第一晶片材料層的任何殘余部分。

優(yōu)選地，所述保護(hù)材料可包括b3-25，二氧化硅或氮化硅。

優(yōu)選地，所述方法還可包括在刻蝕所述第一半導(dǎo)體襯底之后，以設(shè)置功率約為800w的氧氣等離子體自所述承載襯底去除所述保護(hù)材料。

或者，該方法還可包括，在刻蝕所述第一半導(dǎo)體襯底之后，以丙酮，甲基異戊基酮或甲基乙基酮自所述承載襯底去除所述保護(hù)材料。

優(yōu)選地，刻蝕所述第一半導(dǎo)體襯底可包括使用濕法刻蝕或干法刻蝕。

優(yōu)選地，濕法刻蝕可包括將鍵合有所述承載襯底的所述第一半導(dǎo)體襯底置于四甲基氫氧化銨溶液中。

優(yōu)選地，所述溶液可加熱至約80℃。

優(yōu)選地，所述第一半導(dǎo)體襯底可包括絕緣體上硅襯底。

優(yōu)選地，所述第二半導(dǎo)體襯底的一部分可由硅基材料形成。

優(yōu)選地，步驟(1)中的所述第一半導(dǎo)體襯底還可包括設(shè)置于所述已部分處理的cmos器件層和第一晶片材料層之間的第一電介質(zhì)材料層，步驟(4)可包括：在刻蝕所述第一半導(dǎo)體襯底之后，去除所述第一電介質(zhì)材料層；在所述已部分處理的cmos器件層上沉積第二電介質(zhì)材料層，以取代已去除的所述第一電介質(zhì)材料層；以及將所述第二電介質(zhì)材料層鍵合至所述第二半導(dǎo)體襯底的第二晶片材料層，以形成所述結(jié)合襯底。

優(yōu)選地，去除所述第一電介質(zhì)材料層可包括使用刻蝕劑去除，該刻蝕劑可包括氫氟酸。

優(yōu)選地，在將所述第二電介質(zhì)材料層鍵合至所述第二晶片材料層之前，所述方法還可包括，在所述第二電介質(zhì)材料層上形成電絕緣材料層。

優(yōu)選地，在將所述第二電介質(zhì)材料層鍵合至所述第二半導(dǎo)體襯底的第二晶片材料層之后，所述方法還可包括，對(duì)所述結(jié)合襯底實(shí)施退火，以提高已鍵合的所述電介質(zhì)材料層及第二半導(dǎo)體襯底的第二晶片材料層之間的鍵合強(qiáng)度。

優(yōu)選地，步驟(1)中的所述第一半導(dǎo)體襯底還可包括設(shè)置于所述已部分處理的cmos器件層和第一晶片材料層之間的第一電介質(zhì)材料層，步驟(4)可包括：在所述第二半導(dǎo)體襯底的第二晶片材料層上沉積第二電介質(zhì)材料層；以及將所述第一電介質(zhì)材料層鍵合至所述第二電介質(zhì)材料層，以形成所述結(jié)合襯底。

優(yōu)選地，在將所述第一電介質(zhì)材料層鍵合至所述第二電介質(zhì)材料層之前，所述方法還可包括，在所述第一和第二電介質(zhì)材料層上分別形成電絕緣材料層。

優(yōu)選地，在將所述第一電介質(zhì)材料層鍵合至所述第二電介質(zhì)材料層之后，所述方法還可包括，對(duì)所述結(jié)合襯底實(shí)施退火，以提高已鍵合的所述第一和第二電介質(zhì)材料層之間的鍵合強(qiáng)度。

或者，步驟(1)中的所述第一半導(dǎo)體襯底還可包括設(shè)置于所述已部分處理的cmos器件層和第一晶片材料層之間的第一電介質(zhì)材料層，步驟(4)可優(yōu)選包括：在刻蝕所述第一半導(dǎo)體襯底之后，去除所述第一電介質(zhì)材料層；在所述已部分處理的cmos器件層上沉積第二電介質(zhì)材料層，以取代已去除的所述第一電介質(zhì)材料層；在所述第二半導(dǎo)體襯底的第二晶片材料層上沉積第三電介質(zhì)材料層；以及將所述第二電介質(zhì)材料層鍵合至所述第三電介質(zhì)材料層，以形成所述結(jié)合襯底。

再或者，步驟(1)中的所述第一半導(dǎo)體襯底還可包括設(shè)置于所述已部分處理的cmos器件層和第一晶片材料層之間的第一電介質(zhì)材料層，步驟(4)可包括：在刻蝕所述第一半導(dǎo)體襯底之后，在所述第一電介質(zhì)材料層上沉積第二電介質(zhì)材料層；在所述第二半導(dǎo)體襯底的第二晶片材料層上沉積第三電介質(zhì)材料層；以及將所述第二電介質(zhì)材料層鍵合至所述第三電介質(zhì)材料層，以形成所述結(jié)合襯底。

優(yōu)選地，在將所述第二電介質(zhì)材料層鍵合至所述第三電介質(zhì)材料層之前，所述方法還可包括，在所述第二和第三電介質(zhì)材料層上分別形成電絕緣材料層。

優(yōu)選地，所述電絕緣材料包括氮化硅。

優(yōu)選地，在將所述第二電介質(zhì)材料層鍵合至所述第三電介質(zhì)材料層之后，所述方法還可包括，對(duì)所述結(jié)合襯底實(shí)施退火，以提高已鍵合的所述第二和第三電介質(zhì)材料層之間的鍵合強(qiáng)度。

優(yōu)選地，沉積所述第二/第三電介質(zhì)材料層可包括：利用等離子體增強(qiáng)化學(xué)氣相沉積工藝沉積所述第二/第三電介質(zhì)材料層；以及通過(guò)化學(xué)機(jī)械研磨平坦化所沉積的第二/第三電介質(zhì)材料層。

優(yōu)選地，所述電介質(zhì)材料可選自氧化鋁、氮化鋁、二氧化硅、合成金剛石及氮化硼。

優(yōu)選地，步驟(5)可包括：使用機(jī)械研磨去除所述承載襯底的至少一部分；以及刻蝕所述結(jié)合襯底，以基本去除所述承載襯底的任何殘余部分。

優(yōu)選地，步驟(3)可包括，利用金屬有機(jī)化學(xué)氣相沉積或分子束外延法外延生長(zhǎng)所述第二晶片材料層。

優(yōu)選地，步驟(4)可包括，對(duì)所述結(jié)合襯底實(shí)施退火，以提高所述第二晶片材料層與已部分處理的cmos器件層之間的鍵合強(qiáng)度。

優(yōu)選地，所述退火可使用氣體，該氣體選自氧氣、氫氣、氮?dú)?、混合氣體以及氬氣。

優(yōu)選地，所述第二半導(dǎo)體襯底可包括與所述第二晶片材料相鄰設(shè)置的第三晶片材料層，在步驟(4)之后及步驟(5)之前，所述方法還可包括：(6)去除所述第三晶片材料層，以暴露所述第二晶片材料層；(7)在已暴露的該第二晶片材料上沉積電介質(zhì)材料層；(8)提供至少一個(gè)其他半導(dǎo)體襯底，該其他半導(dǎo)體襯底具有不同于硅的第四晶片材料層；以及(9)通過(guò)將所述第四晶片材料層鍵合至所述電介質(zhì)材料層而將所述其他半導(dǎo)體襯底鍵合至所述結(jié)合襯底。

優(yōu)選地，所述第三晶片材料可包括硅。

優(yōu)選地，所述第四晶片材料可與所述第二晶片材料相同或不同。

優(yōu)選地，所述不同于硅的第四晶片材料可包括iii-v族半導(dǎo)體材料，或由不同iii-v族半導(dǎo)體材料結(jié)合而形成的材料。

優(yōu)選地，所述iii-v族半導(dǎo)體材料可包括gan，ingap，algaas，ingaasp，ingan，algan，gaas，或ingaas。

優(yōu)選地，所述其他半導(dǎo)體襯底可包括設(shè)置于所述第四晶片材料層上的電介質(zhì)材料層，步驟(9)可包括將設(shè)置于所述第四晶片材料層上的所述電介質(zhì)材料層鍵合至沉積于暴露的第二晶片材料上的所述電介質(zhì)材料層。

優(yōu)選地，所述方法還可包括，在實(shí)施鍵合步驟之前，對(duì)相應(yīng)沉積的電介質(zhì)材料層進(jìn)行致密化。

優(yōu)選地，所述致密化可在300℃～850℃的溫度及氣體環(huán)境中實(shí)施。

容易理解的是，與本發(fā)明的一個(gè)方面相關(guān)的特征也可以應(yīng)用于本發(fā)明的其他方面。

以下，參考下述實(shí)施方式，闡明本發(fā)明的上述和其它方面。通過(guò)下述實(shí)施方式，本發(fā)明的上述和其它方面將變得容易理解。

附圖說(shuō)明

以下，參考附圖，公開(kāi)本發(fā)明的實(shí)施方式，附圖中：

圖1為現(xiàn)有技術(shù)的混合器件示意截面圖，其中，gan與硅cmos集成于soi晶片上；

圖2包括圖2a～2e，其所示為根據(jù)一種實(shí)施方式的結(jié)合襯底制造方法的步驟；

圖3為圖2中方法的第一鍵合階段中獲得的圖形化soi與承載襯底的第一鍵合晶片對(duì)的紅外(ir)圖像；

圖4包括圖4a和圖4b，其分別為圖2中方法的第二鍵合階段中獲得的soi-承載襯底與ingaas/gaas/ge/si晶片的第二鍵合晶片對(duì)以及soi-承載襯底與gan/si晶片的第二鍵合晶片對(duì)的紅外圖像；

圖5為雙層轉(zhuǎn)移(dlt)工藝完成后圖4a的soi-ingaas/gaas/ge/si晶片的圖形化soi膜剝離圖像；

圖6包括圖6a和圖6b，其分別為soi-ingaas/ge/si晶片和soi-gan/si晶片的相應(yīng)截面圖的場(chǎng)發(fā)射掃描電子顯微鏡(fesem)顯微照片；

圖7包括圖7a和圖7b，其分別為soi-ingaas/ge/si晶片和soi-gan/si晶片的相應(yīng)截面圖的透射電子顯微鏡(tem)圖像；

圖8包括圖8a～8d，其中，圖8a和圖8b為對(duì)鍵合晶片對(duì)(得自所述第二鍵合階段)分別以在氧化物埋層上實(shí)施化學(xué)機(jī)械平坦化以及對(duì)氧化物埋層進(jìn)行刻蝕和替換方式解決針形孔洞問(wèn)題后的紅外圖像，而圖8c和圖8d分別為與去除承載襯底后的圖8a和圖8b對(duì)應(yīng)的紅外圖像；

圖9包括圖9a～9d，其中，圖9a和圖9b分別為“已鍵合”狀態(tài)和“鍵合后退火”狀態(tài)下的鍵合晶片對(duì)(通過(guò)將pecvd二氧化硅層鍵合至另一pecvd二氧化硅層形成)的紅外圖像，而圖9c和圖9d分別為“已鍵合”狀態(tài)和“鍵合后退火”狀態(tài)下鍵合晶片對(duì)(其中，在鍵合前，分別在所述pecvd二氧化硅層上沉積有另一si3n4層)的紅外圖像；

圖10包括圖10a～10f，其所示為根據(jù)另一實(shí)施方式的襯底制造方法的步驟；

圖11為通過(guò)圖10方法獲得的圖形化soi在gan/si襯底上的無(wú)空洞鍵合的圖像；

圖12包括圖12a～12f，其所示為根據(jù)替代實(shí)施方式的襯底制造方法的步驟；

圖13包括圖13a～13e，其所示分別為圖2方法的不同處理階段中的例示襯底的圖像；

圖14為通過(guò)圖2方法獲得的例示襯底各層的截面tem圖像，其中，該襯底為gan/si晶片與soi襯底的結(jié)合；

圖15包括圖15a和圖15b，其分別為鍵合晶片對(duì)(通過(guò)圖2方法獲得)在承載襯底去除前后的紅外圖像；

圖16為相鄰形成的cmos器件和高電子遷移率晶體管(hemt)器件的示意截面圖，此兩種器件可通過(guò)硅cmos后端處理實(shí)現(xiàn)電連接；

圖17包括圖17a～17h，其所示為根據(jù)又一實(shí)施方式的襯底制造方法的步驟。

具體實(shí)施方式

1.圖形化soi與iii-v族/硅的集成

圖2a～2e所示為根據(jù)第一實(shí)施方式的襯底制造方法200的各個(gè)步驟。在步驟202中，提供第一半導(dǎo)體襯底250，該襯底包括(以下述自上而下方式設(shè)置的)：已至少部分處理的cmos器件層252(例如，厚度通常為1μm，也可以為2.1μm)，電介質(zhì)材料層254，以及第一晶片材料層256。電介質(zhì)材料層254位于cmos器件層252與第一晶片材料層256之間。在本實(shí)施例中，電介質(zhì)材料層254(已熱氧化)為二氧化硅(厚度通常為0.4μm，也可以為1.2μm)，以下為了簡(jiǎn)單起見(jiàn)，稱為氧化物埋(box)層。但是應(yīng)當(dāng)理解的是，還可使用氧化鋁(al2o3)、氮化鋁(aln)、合成金剛石、氮化硼(bn)等其他合適的電介質(zhì)替代二氧化硅，以提高導(dǎo)熱特性(針對(duì)高功率用途)以及相關(guān)光學(xué)特性(針對(duì)光子學(xué)用途)。第一晶片材料256由硅基材料形成，而且在本實(shí)施例中，為硅施主晶片。此外，已部分處理的cmos器件層252在此處表示，該器件層252上可以已形成某些基本光刻圖案。第一半導(dǎo)體襯底250可(例如)整體為已圖形化的絕緣體上硅(soi)襯底(尺寸例如為約200mm)。

在步驟204中，將承載襯底258(尺寸例如為約200mm)與cmos器件層252鍵合(例如，使用晶片鍵合裝置)，以使得第一晶片材料層256可被除去。具體而言，承載襯底258鍵合于cmos器件層252與第一晶片材料層256貼合的一面的相反一面。承載襯底258由硅(例如，硅承載(001)晶片)制成，但也可使用其他合適材料。應(yīng)當(dāng)理解的是，在實(shí)施步驟204之前，可選地，可先以氮等離子體將第一半導(dǎo)體襯底250和承載襯底258等離子體激活約30秒，然后以去離子流體(如去離子水)進(jìn)行兆聲清洗，最后將其大致干燥(例如，通過(guò)旋轉(zhuǎn)干燥或使用ipa干燥器)。等離子體激活的主要目的在于，將第一半導(dǎo)體襯底250和承載襯底258的表面在原子層面上為后續(xù)的鍵合準(zhǔn)備就緒。此外，等離子體激活還用于清潔和去除第一半導(dǎo)體襯底250和承載襯底258表面上的任何碳?xì)浠衔镫s質(zhì)并使得該表面“活化”。此例中選擇氮等離子體的目的在于，其可在本實(shí)施方式所使用的鍵合設(shè)備中生成高鍵合強(qiáng)度(與氧/氬等離子體相比)。在等離子體處理之后，氧化物埋層254的表面親水性增大(及水滴表面接觸角小于5°)。還應(yīng)理解的是，在其他實(shí)施方式中，所述等離子體激活的持續(xù)時(shí)間可設(shè)置為3秒～1分鐘之內(nèi)的任何值(或者取決于所使用的等離子體激活裝置，該持續(xù)時(shí)間可更長(zhǎng))。所述等離子體激活中所使用的氣體也可以為氧氣，氬氣，氫氣或氦氣?；蛘?，也可使用紫外臭氧替代等離子體對(duì)第一半導(dǎo)體襯底250和承載襯底258進(jìn)行處理，并獲得相同清潔效果。所述兆聲清洗步驟不但可去除雜質(zhì)及清潔第一半導(dǎo)體襯底250和承載襯底258表面，而且還使得相應(yīng)表面獲得高密度羥基(oh)，從而促進(jìn)步驟204中的鍵合。在上述清潔，清洗和干燥步驟之后，實(shí)施步驟204。

緊接步驟204之后，可對(duì)第一半導(dǎo)體襯底250(此時(shí)已與承載襯底258鍵合)進(jìn)行退火，以提高及加強(qiáng)承載襯底258和cmos器件層252之間的鍵合強(qiáng)度。具體而言，該退火在約300℃及大氣壓下的氮?dú)猸h(huán)境中進(jìn)行(約3小時(shí))。此外，還可使用氧氣(o2)、氫氣(h2)、混合氣體(h2+n2混合物)及氬氣(ar)等其他合適氣體實(shí)施所述退火。

在下一步驟206中，將第一晶片材料層256從第一半導(dǎo)體襯底250移除。具體而言，先利用機(jī)械研磨將第一晶片材料層256至少部分去除(例如，直至第一晶片材料層256的厚度變?yōu)榧s50μm)，然后在承載襯底258上沉積(如旋涂)保護(hù)材料層(如b3-25，二氧化硅或氮化硅)。隨后，刻蝕第一半導(dǎo)體襯底250(已與承載襯底258鍵合)，以基本去除第一晶片材料層256的任何剩余部分(即未由機(jī)械研磨去除的部分)。在本文中，刻蝕包括濕法(化學(xué))刻蝕或干法刻蝕，其中，濕法刻蝕包括將第一半導(dǎo)體襯底250浸沒(méi)于四甲基氫氧化銨(tmah)溶液中，直至無(wú)法再觀察到氣泡的存在。所述四甲基氫氧化銨溶液在刻蝕時(shí)加熱并保持于約80℃的溫度。應(yīng)當(dāng)理解的是，在濕法刻蝕過(guò)程中，氧化物埋層254用作刻蝕阻擋層。在第一晶片材料層256移除后，可認(rèn)為已將第一半導(dǎo)體襯底250臨時(shí)轉(zhuǎn)移至承載襯底258上。在第一半導(dǎo)體襯底250刻蝕后，使用功率為約800w的氧氣等離子體將所述保護(hù)材料從承載襯底258移除?；蛘撸部墒褂帽?、甲基異戊基酮(miak)或甲基乙基酮(mek)等合適溶劑去除所述保護(hù)材料層。

在下一步驟208中，先提供第二半導(dǎo)體襯底260，該襯底包括(以下述自上而下方式設(shè)置的)：電介質(zhì)材料層262，第二晶片材料層264(不同于硅)，以及第三晶片材料層266。電介質(zhì)材料層262類(lèi)似于第一半導(dǎo)體襯底250的氧化物埋層254，而且通過(guò)等離子體增強(qiáng)化學(xué)氣相沉積(pecvd)沉積于第二晶片材料層264上。因此，為了簡(jiǎn)單起見(jiàn)，以下將電介質(zhì)材料層262稱為pecvd二氧化硅層262。所沉積的該pecvd二氧化硅層確保將第二晶片材料層264的表面粗糙度降至1nm以下，以促進(jìn)在步驟208中所實(shí)施的后續(xù)融熔鍵合。第三晶片材料層266單純?yōu)楣杌r底。第二晶片材料264為iii-v族半導(dǎo)體材料，其可包括(舉例而言)：gan，ingap，algaas，ingaasp，ingan，algan，gaas，ingaas或其任何合適組合等。因此，第二半導(dǎo)體襯底260也可稱為iii-v族/硅(如ingaas/gaas/硅或gan/si)晶片。應(yīng)當(dāng)理解的是，在需要時(shí)，可選地，也可在最開(kāi)始的步驟202中提供第二半導(dǎo)體襯底260。

需重點(diǎn)指出的是，當(dāng)?shù)诙雽?dǎo)體襯底260為ingaas/gaas/ge/si晶片時(shí)，將使用朝[110]方向6°斜切的200mm硅(100)起始襯底。當(dāng)?shù)诙雽?dǎo)體襯底260為gan/si晶片時(shí)，則使用200mm硅(111)起始襯底。所述ingaas/gaas/ge/si晶片及gan/si晶片均可利用金屬有機(jī)化學(xué)氣相沉積法(mocvd)或分子束外延法(mbe)外延生長(zhǎng)。由于iii-v族/硅晶片的均方根粗糙度較高，沉積于第二晶片材料層264之上的pecvd二氧化硅層262用作平坦化工藝的覆蓋層，并在之后用于提供鍵合界面。此外，還通過(guò)致密化工藝(實(shí)施于300℃～850℃之間的合適溫度下)消除任何殘余氣體分子以及氧化物沉積期間摻入pecvd二氧化硅層262內(nèi)的副產(chǎn)物。其中，該致密化工藝在氮?dú)猸h(huán)境及450℃下實(shí)施若干小時(shí)。在該致密化工藝后，通過(guò)化學(xué)機(jī)械平坦化(cmp)工藝將pecvd二氧化硅層262平坦化。之后，將第一半導(dǎo)體襯底250(得自步驟206)及第二半導(dǎo)體襯底260事先相對(duì)放置為使得pecvd二氧化硅層262與氧化物埋層254直接相對(duì)，從而為步驟208的鍵合工藝準(zhǔn)備就緒。在本實(shí)施方式中，為了說(shuō)明的目的，將第一半導(dǎo)體襯底250放置于第二半導(dǎo)體襯底260之上，因此，可理解的是，在該位置關(guān)系中，第一和第二半導(dǎo)體襯底250，260恰好完全相對(duì)。但概括而言，該鍵合工藝所需完成的僅是先使pecvd二氧化硅層262和氧化物埋層254相互接觸，然后將其相互鍵合(例如，通過(guò)融熔鍵合或熱壓鍵合，而且還可可選通過(guò)退火對(duì)其進(jìn)行加強(qiáng))。

在不失一般性的情況下，在步驟208中，將第一半導(dǎo)體襯底250鍵合于第二半導(dǎo)體襯底260，從而形成結(jié)合襯底268，此過(guò)程包括將pecvd二氧化硅層262與氧化物埋層254相互鍵合。因此，其中，在(第一半導(dǎo)體襯底250的)氧化物埋層254與(第二半導(dǎo)體襯底260的)pecvd二氧化硅層262之間形成鍵合界面。此外，還可通過(guò)對(duì)結(jié)合襯底268實(shí)施退火而提高pecvd二氧化硅層262和氧化物埋層254之間的鍵合強(qiáng)度，其中，該退火所使用的氣體選自氧氣(o2)，氫氣(h2)，氮?dú)?n2)和氬氣(ar)，但還可使用其它類(lèi)型的合適氣體(根據(jù)具體情況)，并不局限于以上所述選項(xiàng)。因此，寬泛而言，該鍵合步驟可視為將所述第二半導(dǎo)體襯底的第二晶片材料層264鍵合至第一半導(dǎo)體襯底250的cmos器件層252以形成結(jié)合襯底268的過(guò)程，在該過(guò)程中，pecvd二氧化硅層262與氧化物埋層254用作鍵合媒介或鍵合劑。

為了清晰性，結(jié)合襯底268包括以下各層(以自上而下方向描述)：承載襯底258，cmos器件層252，鍵合電介質(zhì)材料層(由氧化物埋層254和pecvd二氧化硅層262形成)，第二晶片材料層264，以及第三晶片材料層266。應(yīng)當(dāng)理解的是，生長(zhǎng)于第二半導(dǎo)體襯底260上的第二晶片材料層264的厚度可根據(jù)結(jié)合襯底268的設(shè)計(jì)用途要求適宜變化。類(lèi)似地，所形成鍵合電介質(zhì)材料層254，262的厚度可根據(jù)結(jié)合襯底268的設(shè)計(jì)用途，并通過(guò)分別調(diào)整最初形成的氧化物埋層254和pecvd二氧化硅層262的厚度而按需變化。

在下一步驟210中，將承載襯底258從結(jié)合襯底268移除，以暴露cmos器件層252的至少一部分(例如整個(gè)表面)，從而提供最終襯底270，該最終襯底還可根據(jù)設(shè)計(jì)用途進(jìn)一步處理。具體而言，使用機(jī)械研磨去除承載襯底258，然后對(duì)最終襯底270進(jìn)行濕法刻蝕，以基本去除承載襯底258因不能由機(jī)械研磨去除而殘留的部分。

應(yīng)當(dāng)理解的是，對(duì)于本發(fā)明方法200，僅上述步驟202～210為最低所需步驟，而其他步驟為可選步驟或無(wú)需作為方法200的一部分而實(shí)施的步驟。至此，容易理解的是，方法200采用分別于步驟204和208中實(shí)施的雙層轉(zhuǎn)移(duallayertransfer，dlt)工藝。也就是說(shuō)，步驟204和208分別包括第一和第二鍵合階段?？傊?，方法200的設(shè)計(jì)目的在于，利用3d晶片堆疊實(shí)現(xiàn)iii-v族化合物半導(dǎo)體和硅cmos器件在通用硅基平臺(tái)上的單片集成，從而無(wú)需使用硅通孔(tsv)便可實(shí)現(xiàn)并排混合電路。也就是說(shuō)，最終襯底270(步驟210)為一種將硅cmos器件和iii-v族半導(dǎo)體集成于通用硅平臺(tái)之上的新型混合襯底。此外，由于iii-v族材料與硅cmos器件分別生長(zhǎng)于不同的所需高溫環(huán)境下，而且在該溫度下無(wú)需擔(dān)心損壞所述硅cmos器件，因此可避免硅cmos器件的損壞。

為了檢驗(yàn)各對(duì)鍵合晶片(即步驟204所得的第一半導(dǎo)體襯底250與承載襯底258的鍵合體，或步驟208所得的結(jié)合襯底268)的鍵合質(zhì)量，使用紅外(ir)相機(jī)對(duì)其進(jìn)行檢測(cè)。由于si(1.12ev)，gaas(1.42ev)，gan(3.4ev)和sio2(8.0ev)的帶隙均在紅外波長(zhǎng)下可見(jiàn)，因此可通過(guò)以紅外光照射鍵合晶片對(duì)(待檢晶片對(duì))的一面，然后以位于該鍵合晶片對(duì)另一面的紅外相機(jī)接收透過(guò)該鍵合晶片對(duì)的紅外光的方式而輕易檢測(cè)出空洞/顆粒等任何鍵合缺陷。對(duì)于鍵合晶片的鍵合質(zhì)量檢測(cè)而言，紅外成像可實(shí)現(xiàn)快捷的無(wú)損檢測(cè)，并具有樣品處理簡(jiǎn)單的優(yōu)點(diǎn)。透射電子顯微鏡術(shù)(tem)用于對(duì)鍵合晶片對(duì)的鍵合界面進(jìn)行進(jìn)一步研究。

相應(yīng)地，以下對(duì)根據(jù)本發(fā)明方法200獲得的實(shí)驗(yàn)結(jié)果進(jìn)行描述。參考圖3，該圖所示為對(duì)應(yīng)于第一半導(dǎo)體襯底250(即圖形化soi襯底)與承載襯底258的鍵合體的例示第一鍵合晶片對(duì)(得自第一鍵合階段)的紅外(ir)圖像300?？梢钥闯?，第一半導(dǎo)體襯底250和承載襯底258之間的鍵合質(zhì)量非常高，未觀察到明顯的顆?；蚩斩?。在此之后，將該第一鍵合晶片對(duì)的第一晶片材料層256(即施主晶片)機(jī)械磨薄至厚度約為小于50μm。隨后，利用四甲基氫氧化銨溶液將第一晶片材料層256的任何剩余部分完全濕法刻蝕去除。濕法刻蝕后，在離第一鍵合晶片對(duì)邊緣約6～7mm處可觀察到膜剝離問(wèn)題。

此外，圖3中，在氧化物埋層254表面可觀察到針形孔洞，其原因可能在于氧化物埋層254受到四甲基氫氧化銨溶液的輕微刻蝕——即氧化物埋層254發(fā)生缺陷。雖然熱氧化物針對(duì)四甲基氫氧化銨溶液一般具有較高的耐刻蝕性，然而氧化物埋層254的質(zhì)量仍可降于標(biāo)準(zhǔn)之下(即氧化物埋層254通過(guò)濕法熱氧化生長(zhǎng))。因此，提出使用化學(xué)機(jī)械平坦化(cmp)解決氧化物埋層254表面的針形孔洞問(wèn)題。具體而言，通過(guò)化學(xué)機(jī)械平坦化去除氧化物埋層254帶有針形孔洞的缺陷部分，從而消除所述針形孔洞。實(shí)施化學(xué)機(jī)械平坦化后，在rca溶液(即由nh4oh：h2o2：h2o＝1：1：5的sc1與hcl：h2o2：h2o＝1：1:6的sc2組成)中清潔所述第一鍵合晶片對(duì)。隨后，在步驟208中實(shí)施第二鍵合階段(例如，ingaas/gaas/ge/si晶片與soi承載襯底的鍵合，或gan/si晶片與soi承載襯底的鍵合)，以形成第二鍵合晶片對(duì)(對(duì)應(yīng)于結(jié)合襯底268)，相應(yīng)結(jié)果示于圖4a和圖4b的紅外圖像400，450。具體而言，在紅外圖像400，450中可觀察到未鍵合區(qū)域(即圖4a和圖4b中以圓形圈出的部分)，這是由于缺陷氧化物埋層254上的針形孔洞導(dǎo)致。第二鍵合晶片對(duì)邊緣的發(fā)白區(qū)域(見(jiàn)圖4a或圖4b)表示因四甲基氫氧化銨刻蝕而發(fā)生膜剝離的部分，因此這些發(fā)白區(qū)域并未實(shí)現(xiàn)鍵合。

在此之后，如上所述，通過(guò)機(jī)械研磨和濕法刻蝕去除承載襯底258。如圖5的圖像500所示，可從(例如)soi-ingaas/gaas/ge/si晶片表面觀察到膜剝離。需重點(diǎn)指出的是，剝離區(qū)域可能與圖4a中觀察到的未鍵合區(qū)域相關(guān)。通過(guò)比較圖4a和圖5可看出，剝離區(qū)域的面積大于未鍵合區(qū)域，這是因?yàn)槲存I合區(qū)域的周?chē)鷧^(qū)域的鍵合強(qiáng)度較弱，因此當(dāng)承載襯底258去除時(shí)，膜剝離的程度將變得更大。

圖6a和圖6b的場(chǎng)發(fā)射掃描電子顯微鏡(fesem)顯微照片600，650所示分別為soi-ingaas/ge/si晶片與soi-gan/si晶片在步驟210完成后的相應(yīng)截面圖。為了說(shuō)明的目的，需重點(diǎn)指出的是，圖6a中的點(diǎn)劃線602表示氧化物埋層254與pecvd二氧化硅層262之間的鍵合界面。然而，此鍵合界面在圖6b中幾乎觀察不到。應(yīng)當(dāng)理解的是，fesem提供了一種相對(duì)快速和直接的鍵合層觀察方法，其無(wú)需像聚焦離子束法(fib)和離子銑削法一樣準(zhǔn)備薄的層狀膜。

為了對(duì)鍵合層之間的鍵合質(zhì)量進(jìn)行更加詳細(xì)的評(píng)估，可使用透射電子顯微鏡(tem)。圖7a和圖7b的tem圖像700，750所示分別為soi-ingaas/ge/si晶片與soi-gan/si晶片在步驟210完成后的截面圖。如圖7a和圖7b所示，氧化物埋層254和pecvd二氧化硅層262之間的鍵合界面中未觀察到可見(jiàn)微孔，這充分說(shuō)明已在微觀層面上成功確立了相對(duì)無(wú)缺陷的均勻鍵合。

現(xiàn)在參考圖13，該圖包括圖13a～13e，分別為例示襯底在圖2中方法200的不同處理階段的圖像。具體而言，圖13a為與步驟204中所得第一半導(dǎo)體襯底250與承載襯底258的鍵合體對(duì)應(yīng)的紅外圖像1300，圖13b為第一層轉(zhuǎn)移的紅外圖像1302，圖13c和圖13d分別為在soi襯底和gan/si襯底上實(shí)施氧化物沉積和化學(xué)機(jī)械平坦化的紅外圖像1304，1306，圖13e為soi-si處理晶片與gan/si襯底鍵合體的紅外圖像1308(其中可以看出，總體鍵合質(zhì)量因鍵合對(duì)之間封入顆粒物(即圓圈區(qū)域)而降低)。簡(jiǎn)單而言，“層轉(zhuǎn)移”一詞與“鍵合”可互換使用，其中，將給定層“a”(位于第一襯底上)鍵合于另一層“b”(位于第二襯底上)可理解為，將層“a”從第一襯底“轉(zhuǎn)移”至第二襯底。

簡(jiǎn)而言之，應(yīng)當(dāng)理解的是，在將第一晶片材料層256從第一半導(dǎo)體襯底250去除后，氧化物埋層254的前表面被暴露。從圖13b可以看出，暴露的氧化物埋層254具有極高反射性鏡面狀表面，從而說(shuō)明機(jī)械研磨和(四甲基氫氧化銨)刻蝕過(guò)程實(shí)現(xiàn)了良好的工藝控制。此外，如圖13c所示，氧化物埋層254(沉積于soi襯底上)也具有高反射性鏡面狀表面。

圖14為tem圖像1400，其為上述承載襯底去處后的(圖13e中)soi-si處理晶片與gan/si襯底鍵合體各層的截面圖，其中可以看出，所有的層鍵合均勻，無(wú)任何可見(jiàn)微孔。這證實(shí)，已在微觀上成功形成無(wú)縫鍵合。此雙鍵合及雙層轉(zhuǎn)移的質(zhì)量進(jìn)一步示于圖15a和圖15b，其分別為soi-si處理晶片與gan/si襯底的鍵合體在所述承載襯底去除前后的紅外圖像1500，1550。應(yīng)當(dāng)理解的是，除5mm以內(nèi)的邊緣處之外，總體鍵合區(qū)域幾乎約為100％。

因此，通過(guò)圖2所示本發(fā)明方法200，硅基襯底上的cmos器件及iii-v族襯底上的高電子遷移率晶體管(hemt)/led器件可在cmos晶片制造工廠及smart(hemt/led)中分別處理。因此，如圖16的圖像1600所示，所制成的cmos和hemt/led器件相鄰設(shè)置，以在后續(xù)的硅cmos后端處理中實(shí)現(xiàn)電連接。

以下對(duì)其余的結(jié)構(gòu)/實(shí)施方式進(jìn)行描述。為了簡(jiǎn)潔起見(jiàn)，不同結(jié)構(gòu)/實(shí)施方式之間的共有類(lèi)似元件、功能和操作不重復(fù)描述，只需參考相關(guān)結(jié)構(gòu)/實(shí)施方式的類(lèi)似部分即可。

以下參考第2～4節(jié)，對(duì)圖2中方法200根據(jù)第二實(shí)施方式的第一變形方法1000進(jìn)行描述。

2.以pecvd氧化物層代替氧化物埋層

由于“在氧化物埋層254上實(shí)施化學(xué)機(jī)械平坦化”的方法將在步驟208中的第二鍵合階段引入未鍵合區(qū)域，因此此處提出一種對(duì)缺陷氧化物埋層254的相關(guān)問(wèn)題進(jìn)行解決的方法。在該方法的有效性評(píng)價(jià)實(shí)驗(yàn)中，采用未圖形化soi襯底(用作第一半導(dǎo)體襯底250)，但這不應(yīng)理解為限制。也就是說(shuō)，在該實(shí)驗(yàn)中，所使用的cmos器件層252完全未處理(但具有本領(lǐng)域已知的電介質(zhì)覆蓋層)，但第一半導(dǎo)體襯底250具有與第一實(shí)施方式中所述相同的對(duì)應(yīng)各層。與上述相同，所述soi襯底鍵合至承載襯底258。同樣地，該soi襯底的第一晶片材料層256通過(guò)機(jī)械研磨和濕法(化學(xué))刻蝕去除。使用氫氟酸(hf)溶液(成分為hf：h2o＝1：10)將具有高針形孔洞密度的缺陷氧化物埋層254基本去除。之后，在cmos器件層252上沉積pecvd二氧化硅層，并通過(guò)化學(xué)機(jī)械平坦化使沉積的pecvd二氧化硅層變得平坦順滑。為了檢驗(yàn)?zāi)康模瑢⑺瞥傻膸С练epecvd二氧化硅層的第一半導(dǎo)體襯底250鍵合于另一硅襯底(不同于第二半導(dǎo)體襯底260)，以允許對(duì)所提出的方法進(jìn)行分析和評(píng)價(jià)。

從此處開(kāi)始參考圖8，圖8a和圖8b為對(duì)鍵合晶片對(duì)(得自第二鍵合階段)分別以在氧化物埋層254上實(shí)施化學(xué)機(jī)械平坦化以及對(duì)氧化物埋層254進(jìn)行刻蝕和替換方式解決針形孔洞問(wèn)題后的紅外圖像800，810，而圖8c和圖8d分別為與去除承載襯底258后的圖8a和圖8b對(duì)應(yīng)的紅外圖像820，830。如圖8b所示，所測(cè)定的鍵合質(zhì)量較為滿意，無(wú)可見(jiàn)顆粒/空洞。此外，在承載襯底258去除后未觀察到膜剝離。

3.pecvd氧化物層至pecvd氧化物層的鍵合

由于氧化物埋層254已由pecvd二氧化硅層替代，因此此處公開(kāi)一種可使pecvd二氧化硅層鍵合至pecvd二氧化硅層的本發(fā)明鍵合方法。在該本發(fā)明方法的有效性評(píng)價(jià)實(shí)驗(yàn)中，僅使用硅襯底，而且在兩個(gè)不同硅襯底的表面上分別沉積pecvd二氧化硅。與上述相同，還對(duì)所沉積的pecvd二氧化硅層實(shí)施致密化處理，以去除任何可能在后續(xù)步驟中導(dǎo)致鍵合不成功的氣體分子或殘余副產(chǎn)物。在此之后，對(duì)所述pecvd二氧化硅層的表面實(shí)施化學(xué)機(jī)械平坦化，然后在室溫下將其鍵合于一起。圖9a所示為按上述方式鍵合的硅襯底的紅外圖像900。在此之后，對(duì)已鍵合的硅襯底進(jìn)行退火，以進(jìn)一步增強(qiáng)鍵合強(qiáng)度。然而，如圖9b的第二紅外圖像910所示，由于脫氣問(wèn)題，在鍵合后實(shí)施的退火之后，可觀察到大量的空洞。其原因在于，封入多孔pecvd二氧化硅層內(nèi)的水(h2o)后續(xù)與si-oh鍵反應(yīng)，從而生成二氧化硅(sio2)和氫氣(h2)。該氫氣封于鍵合界面內(nèi)，并以多個(gè)空洞的形式呈現(xiàn)。此外，封入二氧化硅層的h2o蒸發(fā)后，以蒸汽形式封入鍵合界面內(nèi)。因此，為了防止上述問(wèn)題，此處提出在各pecvd二氧化硅層上額外沉積電絕緣材料(如si3n4)薄層，相應(yīng)地，圖9c和圖9d分別為按上述方式鍵合的晶片對(duì)以及實(shí)施鍵合后退火之后的晶片對(duì)的相應(yīng)紅外圖像920，930。如圖9d所示，通過(guò)分別在pecvd二氧化硅層上附加電絕緣材料層可有利地實(shí)現(xiàn)無(wú)空洞鍵合。

4.無(wú)空洞圖形化soi與iii-v族/硅的集成

采用第2節(jié)和第3節(jié)所述本發(fā)明方法的第一變形方法1000示于圖10。變形方法1000自第一實(shí)施方式方法200調(diào)整而得，其中，步驟1002～1006與方法200的步驟202～206類(lèi)似，因此為了簡(jiǎn)潔起見(jiàn)不再贅述。在下一步驟1008中(隨步驟1006中對(duì)第一半導(dǎo)體襯底250刻蝕之后)，將氧化物埋層254自cmos器件層252去除，并在cmos器件層252上沉積電介質(zhì)材料層1050(如pecvd二氧化硅)，以替代被去除的氧化物埋層254。電介質(zhì)材料層1050可稱為第一pecvd二氧化硅層1050，并在之后接受化學(xué)機(jī)械平坦化處理。然后，在第一pecvd二氧化硅層1050上沉積第一電絕緣材料層1052a(如si3n4)。

在下一步驟1010中，提供第二半導(dǎo)體襯底260，但稍作如下改變：在第二半導(dǎo)體襯底260的pecvd二氧化硅層262(即第二pecvd二氧化硅層262)上沉積第二電絕緣材料層1052b(如si3n4)。之后，將第一和第二半導(dǎo)體襯底250，260鍵合于一起，以形成結(jié)合襯底1054，該過(guò)程包括將第一和第二pecvd二氧化硅層1050，262鍵合在一起。更具體而言，將第一和第二pecvd二氧化硅層1050，262分別沉積有第一和第二電絕緣材料層1052a，1052b的相應(yīng)表面鍵合于一起(并可按照需要進(jìn)一步實(shí)施退火)。如此，在第一和第二電絕緣材料層1052a，1052b之間形成了鍵合界面。在步驟1012中，與上述步驟210類(lèi)似，將承載襯底258自結(jié)合襯底1054移除，以形成最終襯底1056。

如圖11的圖像1100所示，通過(guò)用于解決針形孔洞及脫氣問(wèn)題的第一變形方法1000，獲得例示無(wú)空洞圖形化soi在gan/si襯底上的集成體。還需理解的是，通過(guò)該雙層轉(zhuǎn)移工藝，可實(shí)現(xiàn)硅cmos和iii-v族化合物半導(dǎo)體在通用硅基平臺(tái)上的集成。第一變形方法1000的優(yōu)點(diǎn)包括，允許可接受的預(yù)算熱量，以及iii-v族和cmos晶片的并行處理。

以下參考圖12，對(duì)圖2中方法200根據(jù)第三實(shí)施方式的第二變形方法1200進(jìn)行描述。第二變形方法1200自第一實(shí)施方式方法200調(diào)整而得，其中，步驟1202～1206與方法200的步驟202～206類(lèi)似，因此為了簡(jiǎn)潔起見(jiàn)不再贅述。在下一步驟1208中(隨步驟1206中對(duì)第一半導(dǎo)體襯底250刻蝕之后)，將氧化物埋層254自cmos器件層252去除(例如，使用hf溶液等刻蝕劑)，由于氧化物埋層254可能發(fā)生輕微過(guò)刻蝕，從而具有缺陷。之后，在cmos器件層252上沉積足夠厚度的電介質(zhì)材料層1250(如pecvd二氧化硅)，以代替被除去的氧化物埋層254。電介質(zhì)材料層1250可稱為pecvd二氧化硅層，并接受化學(xué)機(jī)械平坦化處理。

在下一步驟1210中，提供第二半導(dǎo)體襯底260，但稍作如下改變：本例中第二半導(dǎo)體襯底260不包括之前第一實(shí)施方式中的pecvd二氧化硅層262。隨后，將第一和第二半導(dǎo)體襯底250，260鍵合于一起，以形成結(jié)合襯底1252，其中，通過(guò)將第一半導(dǎo)體襯底250的pecvd二氧化硅層1250與第二半導(dǎo)體襯底260的第二晶片材料層264(并可按照需要進(jìn)一步實(shí)施退火)而形成鍵合界面。在步驟1212中，與上述步驟210類(lèi)似，將承載襯底258自結(jié)合襯底1252移除，以形成最終襯底1254。

此外，還公開(kāi)圖2中方法200根據(jù)第四實(shí)施方式的第三變形方法。該第三變形方法與圖2中方法200非常類(lèi)似，除了在步驟206之后及步驟208之前，在氧化物埋層254(如上所述，該層可能因步驟206的過(guò)刻蝕而存在缺陷)上沉積額外電介質(zhì)材料層(如pecvd二氧化硅)。如此，在步驟208中，第一半導(dǎo)體襯底250的所述額外電介質(zhì)材料層與第二半導(dǎo)體襯底260的pecvd二氧化硅層262之間形成鍵合界面。

圖17所示為圖2中方法200根據(jù)第五實(shí)施方式的第四變形方法1700。第四變形方法1700的步驟1702～1708與方法200的步驟20～208類(lèi)似，因此為了簡(jiǎn)潔起見(jiàn)不再贅述。在下一步驟1710中，去除結(jié)合襯底268的第三晶片材料層266(例如使用機(jī)械研磨與四甲基氫氧化銨溶液刻蝕兩者的結(jié)合)，以暴露第二晶片材料層264。在步驟1712中，在暴露的第二晶片材料層264上沉積電介質(zhì)材料層1750(如pecvd二氧化硅)。在下一步驟1714中，提供第三半導(dǎo)體襯底1752，該襯底包括第一晶片材料層1754(不同于硅)，以及第二晶片材料層1756。第一晶片材料層1754為iii-v族半導(dǎo)體材料，其可(例如)包括gan，gaas，ingaas等。具體而言，根據(jù)需要，第一晶片材料層1754既可與第二半導(dǎo)體襯底260的第二晶片材料層264相同，也可與其不同。第三半導(dǎo)體襯底1752的第二晶片材料層1756為硅基襯底。其后，在同一步驟1714中，將第三半導(dǎo)體襯底1752與結(jié)合襯底268相鍵合，從而獲得第二結(jié)合襯底1758，其中，在第三半導(dǎo)體襯底1752的第一晶片材料層1754與在步驟1712中沉積的電介質(zhì)材料層1750之間形成鍵合界面。但是，此外還應(yīng)該理解的是，這并不應(yīng)理解為限制，如果需要，還可替代性地使用以上各種不同的可實(shí)現(xiàn)電介質(zhì)至電介質(zhì)鍵合的方法實(shí)現(xiàn)所述鍵合界面(如以上各實(shí)施方式的公開(kāi)內(nèi)容)。在步驟1716中，與上述步驟210類(lèi)似，將承載襯底258自第二結(jié)合襯底1758移除，以形成最終襯底1760。因此，應(yīng)當(dāng)理解的是，根據(jù)第四變形方法1700，可以以與上述相同的方式，在最終襯底1760中按照需要形成任意數(shù)量的iii-v族材料層(如三層或四層)。

有利地，本發(fā)明方法200(以及以上公開(kāi)的其各種變形)可通過(guò)雙層轉(zhuǎn)移工藝實(shí)現(xiàn)iii-v族化合物半導(dǎo)體(如基于ingaas/gan的半導(dǎo)體)與soi-cmos(在soi上)在通用硅基襯底(如200mm直徑)上的集成，以形成混合襯底?？偠灾?，首先將soi-cmos臨時(shí)鍵合至承載襯底，以實(shí)現(xiàn)soi-cmos-承載襯底，然后再將iii-v族/硅襯底鍵合至該soi-cmos-承載襯底。應(yīng)當(dāng)理解的是，雖然氧化物至氧化物可用作鍵合媒介，但不應(yīng)理解為限制。如上所述，還可使用其他可替代的氧化物至氧化物鍵合的組合(如熱二氧化硅至pecvd二氧化硅鍵合，或pecvd二氧化硅至pecvd二氧化硅鍵合)。此外，為了實(shí)現(xiàn)高于1000mj/cm²的鍵合強(qiáng)度，可將鍵合晶片對(duì)在300℃及大氣壓下的氮?dú)猸h(huán)境中退火約3小時(shí)。最后，在除去所述承載襯底后，可實(shí)現(xiàn)通用硅基襯底上為soi-cmos且soi-cmos上為無(wú)空洞iii-v族/硅的結(jié)構(gòu)。

為了實(shí)現(xiàn)以上公開(kāi)的實(shí)施方式，應(yīng)當(dāng)理解的是，已有目的地對(duì)以下鍵合類(lèi)型的適用性進(jìn)行了調(diào)查：(1)帶氮化物鍵合層pecvd二氧化硅至帶pecvd二氧化硅層氮化物的鍵合；(2)帶熱氧化物層的pecvd二氧化硅層的鍵合；(3)pecvd二氧化硅層至pecvd二氧化硅層的鍵合；(4)pecvd二氧化硅/熱氧化物層至半導(dǎo)體襯底的鍵合；以及半導(dǎo)體襯底至半導(dǎo)體襯底的鍵合。

雖然本發(fā)明已通過(guò)附圖和以上說(shuō)明進(jìn)行了詳細(xì)的圖示和描述，但這些圖示和描述應(yīng)視為說(shuō)明或示例目的，而不應(yīng)視為限制目的。本發(fā)明不限于所公開(kāi)的實(shí)施方式。本領(lǐng)域技術(shù)人員在實(shí)踐所要求保護(hù)的發(fā)明時(shí)，可理解并實(shí)現(xiàn)所公開(kāi)實(shí)施方式的其它變型。

舉例而言，在將承載襯底258鍵合至cmos器件層252沉積有電介質(zhì)材料的一面上之前，還可在承載襯底258的兩面分別沉積相應(yīng)電介質(zhì)材料(如二氧化硅)層。所沉積的每一電介質(zhì)材料層均可實(shí)施熱氧化并具有約100nm的厚度。另外，在以上所述的任何實(shí)施方式中，沉積于第一和第二半導(dǎo)體襯底250，260上的任何電絕緣材料/電介質(zhì)材料層的厚度均可按照相應(yīng)形成的最終襯底的設(shè)計(jì)用途的要求變化。此外，在第二實(shí)施方式中所公開(kāi)的在電介質(zhì)材料層上沉積電絕緣材料層以獲得無(wú)空洞鍵合(如需要)的步驟也可理解為可適當(dāng)應(yīng)用于其余實(shí)施方式。在圖17的第四變形方法1700中，第三半導(dǎo)體襯底1752也可已經(jīng)包含形成于第一晶片材料層1754上的電介質(zhì)材料層(如pecvd二氧化硅)，如此，步驟1714所得鍵合界面可相應(yīng)地(修正為)形成于第三半導(dǎo)體襯底1752的該電介質(zhì)材料層與步驟1712中所沉積的電介質(zhì)材料層1750之間。

再次，在所有上述實(shí)施方式中，均隱含式假定cmos器件層252還包括覆蓋電介質(zhì)層(即本領(lǐng)域中通常稱為層間電介質(zhì)(ild)或金屬間電介質(zhì)(imd)的電介質(zhì)層)，該電介質(zhì)層設(shè)置于cmos器件層252與氧化物埋層254接觸的第二面的相對(duì)第一面上。然而，如果該層間電介質(zhì)/金屬間電介質(zhì)在步驟202，1002，1202或1702中并未包含于cmos器件層252，則其在步驟204，1004，1204或1704實(shí)施前沉積于處理晶片258上，或沉積于cmos器件層252的第一面上，或者同時(shí)沉積于處理晶片258和cmos器件層252的第一面上。

此外，應(yīng)當(dāng)理解的是，第二晶片材料264或第一晶片材料層1754(第四變形方法1700中所述)無(wú)需總為iii-v族半導(dǎo)體材料，相反，第二晶片材料264(或第一晶片材料層1754)可單純?yōu)槿魏魏线m的材料(不同于硅)，例如，iv族材料(如鍺)，合適的電池/存儲(chǔ)材料，有機(jī)物或ii-vi族半導(dǎo)體等。

此外，所述一部分處理的cmos器件層252可以為任何種類(lèi)的soi，例如下至超薄soi/fdsoi(厚度約5～10nm)，上至厚層或塊狀層(例如約5μm)。同樣地，氧化物埋層254的厚度可為約100nm～3μm。另一方面，第三半導(dǎo)體襯底1752的第一晶片材料256，第三晶片材料266或第二晶片材料層1756可可選由藍(lán)寶石類(lèi)晶片等非硅基材料形成，該藍(lán)寶石類(lèi)晶片可實(shí)現(xiàn)藍(lán)寶石上硅(sos)襯底。