本發(fā)明涉及一種半導體集成電路裝置的制造方法及半導體集成電路裝置。

背景技術(shù)：

以往，被考慮的是，在存儲器柵極的一側(cè)壁夾著由絕緣部件構(gòu)成的側(cè)壁隔片而形成側(cè)壁狀的選擇柵極的存儲器單元(例如，參照專利文獻1)。另外，近年來，還被考慮的是，在側(cè)壁狀的第一選擇柵極與第二選擇柵極之間夾著側(cè)壁隔片配置有存儲器柵極、且可以獨立地控制第一選擇柵極和第二選擇柵極的存儲器單元。這種存儲器單元被構(gòu)成為，在設置有存儲器柵極的存儲器柵構(gòu)造體還設置有電荷存儲層，通過向該電荷存儲層注入電荷來寫入數(shù)據(jù)，或者通過抽出電荷存儲層的電荷來擦除數(shù)據(jù)。

實際上，后者的存儲器單元中，當向電荷存儲層注入電荷時，包括第二選擇柵極的第二選擇柵構(gòu)造體中阻斷源電壓的同時通過包括第一選擇柵極的第一選擇柵構(gòu)造體向存儲器柵構(gòu)造體的溝道層施加低電壓的位電壓。此時，存儲器柵構(gòu)造體中，高電壓的存儲器柵電壓施加到存儲器柵極，通過因位電壓與存儲器柵電壓的電壓差而產(chǎn)生的量子隧道效應，可向電荷存儲層注入電荷。

具有這種結(jié)構(gòu)的存儲器單元以矩陣形狀配置的半導體集成電路裝置中，被施加有高電壓的存儲器柵電壓的存儲器柵線由多個存儲器單元共用。因此，當為了向一存儲器單元的電荷存儲層注入電荷而向存儲器柵線施加高電壓的存儲器柵電壓時，共用所述存儲器柵線的另一存儲器單元中，即使不向電荷存儲層注入電荷時，高電壓的存儲器柵電壓也會被施加到存儲器柵極。

因此，此時，在不向電荷存儲層注入電荷的存儲器單元中，與源線連接的第二選擇柵構(gòu)造體中阻斷向溝道層的電壓施加的同時，通過第一選擇柵構(gòu)造體將來自位線的高電壓的位電壓施加到存儲器柵構(gòu)造體的溝道層。由此，高電壓的存儲器柵電壓被施加到存儲器柵極的存儲器柵構(gòu)造體中，高電壓的位電壓被施加到溝道層，因此，存儲器柵極與溝道層的電壓差變小，結(jié)果，不會發(fā)生量子隧道效應，電荷不會被注入到電荷存儲層。

另外，這樣以矩陣形狀配置的多個存儲器單元的制造如下：利用作為通常的半導體制造工序的使用光掩膜加工抗蝕劑的光刻技術(shù)，通過抗蝕劑加工導電層等，從而制造第一選擇柵構(gòu)造體、第二選擇柵構(gòu)造體及存儲器柵構(gòu)造體。

現(xiàn)有技術(shù)文獻

專利文獻

專利文獻1：特開2011-129816號公報

技術(shù)實現(xiàn)要素：

發(fā)明要解決的技術(shù)問題

但是，上述的半導體集成電路裝置中，除了以矩陣形狀配置的多個存儲器單元之外，還可設置例如中央處理器(Central Processing Unit；CPU)、應用型專用集成電路(Application-Specific Integrated Circuit；ASIC)、讀出放大器、列譯碼器、行譯碼器、輸入輸出電路等的周邊電路。因此，通過半導體制造工序制造以矩陣形狀配置的多個存儲器單元時，與制造周邊電路的半導體制造工序不同地，還需要增加存儲器單元的半導體制造工序。

尤其，如上所述的存儲器單元由于具有能夠獨立控制第一選擇柵極和第二選擇柵極的特殊的結(jié)構(gòu)，因此相應地在現(xiàn)有的僅加工存儲器電路區(qū)域的專用光掩膜工序的基礎上還需要增加利用僅加工存儲器電路區(qū)域的專用的光掩膜的專用光掩膜工序，由此存在導致制造成本上升的問題。

因此，本發(fā)明是考慮到上述的問題而提出的，其目的在于提供一種半導體集成電路裝置的制造方法及半導體集成電路裝置，即使形成可以獨立控制的第一選擇柵極和第二選擇柵極的情況下，在現(xiàn)有的僅加工存儲器電路區(qū)域的專用光掩膜工序的基礎上，無需額外增加僅加工存儲器電路區(qū)域的專用光掩膜工序，相應地能夠降低制造成本。

為解決技術(shù)問題的技術(shù)手段

為解決上述問題的本發(fā)明的半導體集成電路裝置的制造方法，其中所述半導體集成電路裝置包括：存儲器電路區(qū)域，在所述存儲器電路區(qū)域形成有存儲器單元，在所述存儲器單元中，在具有第一選擇柵極的第一選擇柵構(gòu)造體與具有第二選擇柵極的第二選擇柵構(gòu)造體之間夾著側(cè)壁隔片配置有存儲器柵構(gòu)造體；周邊電路區(qū)域，在所述周邊電路區(qū)域形成有周邊電路的邏輯柵構(gòu)造體，所述半導體集成電路裝置的制造方法的特征在于，包括：側(cè)壁隔片形成工序，在所述存儲器電路區(qū)域形成依次層疊有下部柵絕緣膜、電荷存儲層、上部柵絕緣膜及存儲器柵極的所述存儲器柵構(gòu)造體后，以覆蓋所述存儲器柵構(gòu)造體的方式形成所述側(cè)壁隔片；導電層形成工序，在形成有所述存儲器柵構(gòu)造體的所述存儲器電路區(qū)域、和所述周邊電路區(qū)域形成柵絕緣膜后，在所述柵絕緣膜上形成N型導電層或P型導電層；電極阻斷部形成工序，在所述周邊電路區(qū)域形成與所述導電層呈相反導電型的相反導電層，且將至少具有與所述導電層呈相反導電型的相反導電型電極阻斷層或者本征半導體層的選擇柵極阻斷部夾著所述側(cè)壁隔片沿所述存儲器柵極的一部分側(cè)壁形成；柵極形成工序，利用通過光掩膜被圖案化的抗蝕劑，對所述周邊電路區(qū)域和所述存儲器電路區(qū)域的各所述導電層和所述相反導電層進行回蝕，由此在所述周邊電路區(qū)域中，在所述柵絕緣膜上通過所述抗蝕劑使所述導電層和所述相反導電層殘留，形成所述邏輯柵構(gòu)造體的邏輯柵極，在所述存儲器電路區(qū)域中，形成夾著所述側(cè)壁隔片沿所述存儲器柵極的一側(cè)壁以側(cè)壁形狀殘留的第一選擇柵極和夾著所述側(cè)壁隔片沿所述存儲器柵極的另一側(cè)壁以側(cè)壁形狀殘留的第二選擇柵極，其中，所述第一選擇柵極和所述第二選擇柵極通過所述選擇柵極阻斷部在所述第一選擇柵極與所述第二選擇柵極之間形成PIN接合結(jié)構(gòu)、NIN接合結(jié)構(gòu)、PIP接合結(jié)構(gòu)、NPN接合結(jié)構(gòu)或PNP接合結(jié)構(gòu)而被電隔離。

另外，本發(fā)明的半導體集成電路裝置，其特征在于，包括：存儲器電路區(qū)域，其中形成有存儲器單元，在所述存儲器單元中，在具有第一選擇柵極的第一選擇柵構(gòu)造體與具有第二選擇柵極的第二選擇柵構(gòu)造體之間夾著側(cè)壁隔片配置有存儲器柵構(gòu)造體；周邊電路區(qū)域，其中形成有周邊電路的邏輯柵構(gòu)造體，其中，所述邏輯柵構(gòu)造體具有在柵絕緣膜上形成有邏輯柵極的結(jié)構(gòu)，所述邏輯柵極由與所述第一選擇柵極和所述第二選擇柵極相同的導電層或者相反導電層形成，所述存儲器柵構(gòu)造體具有依次層疊有下部柵絕緣膜、電荷存儲層、上部柵絕緣膜及存儲器柵極的結(jié)構(gòu)，所述第一選擇柵極和所述第二選擇柵極沿著所述存儲器柵極側(cè)壁的所述側(cè)壁隔片以側(cè)壁形狀形成，且配置在環(huán)繞所述存儲器柵極的相同的環(huán)繞線上，在所述第一選擇柵極與所述第二選擇柵極之間，通過由PIN接合結(jié)構(gòu)、NIN接合結(jié)構(gòu)、PIP接合結(jié)構(gòu)、NPN接合結(jié)構(gòu)或PNP接合結(jié)構(gòu)形成的多個選擇柵極阻斷部被電隔離。

發(fā)明的效果

根據(jù)本發(fā)明，由于在形成周邊電路區(qū)域的邏輯柵極的光掩膜工序時，在存儲器電路區(qū)域中可以形成電隔離的第一選擇柵極和第二選擇柵極，因此即使形成可以獨立控制的第一選擇柵極和第二選擇柵極的情況下，不需要在現(xiàn)有的僅加工存儲器電路區(qū)域的專用光掩膜工序的基礎上，額外增加僅加工存儲器電路區(qū)域的專用光掩膜工序，相應地能夠降低制造成本。

附圖說明

圖1是示出通過本發(fā)明的制造方法制造的半導體集成電路裝置的平面布局的示意圖。

圖2是示出圖1的A-A′部分的側(cè)剖面結(jié)構(gòu)的剖視圖。

圖3是示出圖1的B-B′部分的側(cè)剖面結(jié)構(gòu)的剖視圖。

圖4是示出圖1的C-C′部分的側(cè)剖面結(jié)構(gòu)的剖視圖。

圖5A是示出半導體集成電路裝置的制造工序(1)的示意圖，圖5B是示出半導體集成電路裝置的制造工序(2)的示意圖，圖5C是示出半導體集成電路裝置的制造工序(3)的示意圖。

圖6A是示出半導體集成電路裝置的制造工序(4)的示意圖，圖6B是示出半導體集成電路裝置的制造工序(5)的示意圖，圖6C是示出半導體集成電路裝置的制造工序(6)的示意圖。

圖7A是示出半導體集成電路裝置的制造工序(7)的示意圖，圖7B是示出半導體集成電路裝置的制造工序(8)的示意圖，圖7C是示出半導體集成電路裝置的制造工序(9)的示意圖。

圖8A是示出半導體集成電路裝置的制造工序(10)的示意圖，圖8B是示出半導體集成電路裝置的制造工序(11)的示意圖。

圖9是示出對于圖1所示的完成時的半導體集成電路裝置的平面布局，在邏輯柵極的基礎上，配置抗蝕劑時的平面布局的示意圖，所述抗蝕劑是在形成第一選擇柵構(gòu)造體、第二選擇柵構(gòu)造體、接觸器形成導電層及選擇柵極阻斷部時使用。

圖10A是示出圖9的A-A′部分的側(cè)剖面結(jié)構(gòu)的剖視圖，圖10B是示出圖9的C-C′部分的側(cè)剖面結(jié)構(gòu)的剖視圖。

具體實施方式

以下，對本發(fā)明的實施方式進行說明。并且，按照以下所示的順序進行說明。

1.通過本發(fā)明的制造方法制造的半導體集成電路裝置的結(jié)構(gòu)

1-1.半導體集成電路裝置的平面布局

1-2.半導體集成電路裝置的各部位的剖面結(jié)構(gòu)

1-3.關(guān)于寫入選擇存儲器單元中向電荷存儲層注入電荷的動作原理

1-4.關(guān)于高電壓的電荷存儲柵電壓施加于存儲器柵極的寫入非選擇存儲器單元中，不向電荷存儲層注入電荷的動作原理

2.半導體集成電路裝置的制造方法

3.作用及效果

4.省略了第三光掩膜加工工序的另一實施方式的制造方法

5.另一實施方式

(1)通過本發(fā)明的制造方法制造的半導體集成電路裝置的結(jié)構(gòu)

(1-1)半導體集成電路裝置的平面布局

圖1是示出通過本發(fā)明的制造方法制造的完成時的半導體集成電路裝置1的平面布局的示意圖，重點示出了形成在存儲器電路區(qū)域ER1的存儲器柵構(gòu)造體4a、4b、第一選擇柵構(gòu)造體5a、5b及第二選擇柵構(gòu)造體6a、6b的平面布局和形成在周邊電路區(qū)域ER2的邏輯柵構(gòu)造體7a、7b的平面布局。

并且，圖1中，省略形成在后述的存儲器柵構(gòu)造體4a、4b的側(cè)壁隔片，形成在第一選擇柵構(gòu)造體5a、5b和第二選擇柵構(gòu)造體6a、6b的側(cè)壁、形成在存儲器阱W1及邏輯阱W2、W3的元件隔離層等。

此時，半導體集成電路裝置1中，在未示出的半導體基板上包括存儲器電路區(qū)域ER1和周邊電路區(qū)域ER2，例如，P型的存儲器阱W1形成在存儲器電路區(qū)域ER1，P型的邏輯阱W2和N型的邏輯阱W3形成在周邊電路區(qū)域ER2。

另外，存儲器電路區(qū)域ER1具有如下的結(jié)構(gòu)：在柵接觸和阻斷區(qū)域ER12、ER13之間設置有存儲器單元區(qū)域ER11，在所述存儲器單元區(qū)域ER11以矩陣狀配置有多個存儲器單元3a、3b、3c、3d、3e、3f。并且，所述存儲器單元3a、3b、3c、3d、3e、3f全部具有相同的結(jié)構(gòu)，因此，在此主要對配置在A-A′部分的存儲器單元3a、3b進行說明。

此時，存儲器單元3a具有在第一選擇柵構(gòu)造體5a與第二選擇柵構(gòu)造體6a之間夾著側(cè)壁隔片(未示出)配置存儲器柵構(gòu)造體4a的結(jié)構(gòu)。在該實施方式中，形成第1列的存儲器單元3a、3c、3e的一存儲器柵構(gòu)造體4a和形成另外的第2列的存儲器單元3b、3d、3f的另一存儲器柵構(gòu)造體4b以直線形狀形成，并以彼此并排的方式配置。并且，在存儲器柵構(gòu)造體4a(4b)立設有與存儲器柵線(未示出)連接的接觸器C4a(C4b)，從所述存儲器柵線通過接觸器C4a(C4b)施加預定的存儲器柵電壓。

在存儲器單元區(qū)域ER11以直線形狀形成有包括第一選擇柵極G2a(G2b)的第一選擇柵構(gòu)造體5a(5b)和包括第二選擇柵極G3a(G3b)的第二選擇柵構(gòu)造體6a(6b)，所述第一選擇柵構(gòu)造體5a(5b)和第二選擇柵構(gòu)造體6a(6b)以與具有存儲器柵極G1a(G1b)的存儲器柵構(gòu)造體4a(4b)并排的方式配置。第一選擇柵極G2a(G2b)和第二選擇柵極G3a(G3b)沿存儲器柵極G1a(G1b)側(cè)壁的側(cè)壁隔片以側(cè)壁形狀形成，且配置在環(huán)繞存儲器柵極G1a(G1b)的相同的環(huán)繞線上，通過第一選擇柵極G2a(G2b)和第二選擇柵極G3a(G3b)之間形成PIN接合結(jié)構(gòu)的多個選擇柵極阻斷部13、14(15、16)電隔離。

另外，在所述存儲器單元區(qū)域ER11的存儲器阱W1表面(基板表面)，以相隔預定間距并左右對稱的方式形成有兩個源區(qū)域D1、D3，在所述源區(qū)域D1、D3之間形成有多個漏區(qū)域D2。此時，存儲器單元區(qū)域ER11中，在第一選擇柵構(gòu)造體5a與第二選擇柵構(gòu)造體6a之間配置有存儲器柵構(gòu)造體4a的第1列存儲器單元3a、3c、3e形成在一源區(qū)域D1與漏區(qū)域D2之間，在第二選擇柵構(gòu)造體6b與第一選擇柵構(gòu)造體5b之間配置存儲器柵構(gòu)造體4b的第2列的存儲器單元3b、3d、3f形成在所述漏區(qū)域D2與另一源區(qū)域D3之間，存儲器單元3a、3c、3e和存儲器單元3b、3d、3f左右對稱地形成。

實際上，形成在存儲器阱W1表面的一源區(qū)域D1沿一第一選擇柵構(gòu)造體5a形成，且相應于第1列的存儲器單元3a、3c、3e的形成位置，形成至與所述第一選擇柵構(gòu)造體5a鄰接的區(qū)域，并在排列成一列的多個存儲器單元3a、3c、3e中被共用。在源區(qū)域D1立設有與源線(未示出)連接的接觸器C1，通過接觸器C1從所述源線可被施加預定的源電壓。

另外，形成在第二選擇柵構(gòu)造體6a、6b之間的存儲器阱W1表面的多個漏區(qū)域D2，相應于彼此相鄰的存儲器單元3a、3b(3c、3d，3e、3f)的形成位置，在與第二選擇柵構(gòu)造體6a、6b鄰接的區(qū)域分別形成，在彼此相鄰的存儲器單元3a、3b(3c、3d，3e、3f)可共用一個漏區(qū)域D2。在各漏區(qū)域D2立設有與位線(未示出)連接的接觸器C2，通過接觸器C2從所述位線施加預定的位電壓。并且，未示出的位線在圖1中被向行方向排列的每個存儲器單元3a、3b(3c、3d，3e、3f)共用，對各行的存儲器單元以行單位一律施加預定的位電壓。

并且，形成在存儲器阱W1表面的另一源區(qū)域D3與一源區(qū)域D1左右對稱地形成，與一源區(qū)域D1一樣，形成至與另一第一選擇柵構(gòu)造體5b鄰接的區(qū)域，且在第2列的存儲器單元3b、3d、3f中被共用。并且，在所述源區(qū)域D3立設有接觸器C3，與一源區(qū)域D1相同的源線與接觸器C3連接。這樣，在配置在存儲器單元區(qū)域ER11的存儲器單元3a、3b、3c、3d、3e、3f中可通過接觸器C1、C3一律施加相同的源電壓。

在與存儲器單元區(qū)域ER11鄰接的一柵接觸和阻斷區(qū)域ER12和同樣與存儲器單元區(qū)域ER11鄰接的另一柵接觸和阻斷區(qū)域ER13，在存儲器單元區(qū)域ER11并排的兩個存儲器柵極G1a、G1b照原樣以直線形狀延伸而并排，所述存儲器柵極G1a、G1b的一端配置在一柵接觸和阻斷區(qū)域ER12，所述存儲器柵極G1a、G1b的另一端配置在另一柵接觸和阻斷區(qū)域ER13。

在該實施方式中，構(gòu)成第1列的存儲器單元3a、3c、3e的第一選擇柵極G2a、存儲器柵極G1a及第二選擇柵極G3a和構(gòu)成第2列的存儲器單元3b、3d、3f的第二選擇柵極G2b、存儲器柵極G1b及第一選擇柵極G3b左右對稱地形成，因此，在此著眼于構(gòu)成第1列的存儲器單元3a、3c、3e的第一選擇柵極G2a、存儲器柵極G1a及第二選擇柵極G3a來對以下柵接觸和阻斷區(qū)域ER12、ER13進行說明。

此時，一柵接觸和阻斷區(qū)域ER12中，在從存儲器單元區(qū)域ER11延伸的第一選擇柵極G2a的預定位置設置有接觸器形成導電層10a，且設置有阻斷所述第一選擇柵極G2a和第二選擇柵極G3a的選擇柵極阻斷部13。

另外，在該實施方式中，一柵接觸和阻斷區(qū)域ER12中，在第一選擇柵極G2a的中途位置形成有接觸器形成導電層10a。接觸器形成導電層10a具有立設有與第一選擇柵線(未示出)連接的接觸器C6的結(jié)構(gòu)，當通過接觸器C6從所述第一選擇柵線施加預定的第一選擇柵電壓時，使所述第一選擇柵電壓照原樣只施加到第一選擇柵極G2a。

形成在一柵接觸和阻斷區(qū)域ER12的選擇柵極阻斷部13由成對的本征半導體層I1、I2和配置在所述本征半導體層I1、I2之間的相反導電型電極阻斷層Rev構(gòu)成，且具有一本征半導體層I1與第一選擇柵構(gòu)造體5a連續(xù)設置、另一本征半導體層I2與第二選擇柵構(gòu)造體6a連續(xù)設置的結(jié)構(gòu)。

設置在選擇柵極阻斷部13的相反導電型電極阻斷部Rev以與第一選擇柵極G2a和第二選擇柵極G3a的導電型呈相反的導電型形成，在該實施方式中，例如，第一選擇柵極G2a和第二選擇柵極G3a以N型形成，因此相反導電型電極阻斷層Rev以P型形成。

由此，選擇柵極阻斷部13通過沿著存儲器柵極G1a的側(cè)壁依次配置第一選擇柵極G2a、一本征半導體層I1、相反導電型電極阻斷部Rev、另一本征半導體層I2及第二選擇柵極G3a，從而在第一選擇柵極G2a和第二選擇柵極G3a之間可形成PIN接合結(jié)構(gòu)，使得第一選擇柵極G2a和第二選擇柵極G3a電隔離。

另外，另一柵接觸和阻斷區(qū)域ER13中，在從存儲器單元區(qū)域ER11延伸的第二選擇柵極G3a的預定位置設有接觸器形成導電層11a，且設有使該第一選擇柵極G2a和第二選擇柵極G3a絕緣的選擇柵極阻斷部14。

在該實施方式中，另一柵接觸和阻斷區(qū)域ER13中，在第二選擇柵極G3a的中途位置形成有接觸器形成導電層11a。接觸器形成導電層11a具有立設有與第二選擇柵線(未示出)的接觸器C5的結(jié)構(gòu)，當通過接觸器C5從所述第二選擇柵線施加預定的第二選擇柵電壓時，使所述第二選擇柵電壓照原樣只施加到第二選擇柵極G3a。

另外，另一柵接觸和阻斷區(qū)域ER13中，設置有與配置在一柵接觸和阻斷區(qū)域ER12的選擇柵極阻斷部13具有相同結(jié)構(gòu)的選擇柵極阻斷部14。由此，柵接觸和阻斷區(qū)域ER13中也是選擇柵極阻斷部14通過沿著存儲器柵極G1a側(cè)壁形成在第一選擇柵極G2a與第二選擇柵極G3a之間，由此在第一選擇柵極G2a與第二選擇柵極G3a之間形成PIN接合結(jié)構(gòu)，通過上述選擇柵極阻斷部14，使第一選擇柵極G2a和第二選擇柵極G3a電隔離。

這樣，存儲器電路區(qū)域ER1中，與一接觸器形成導電層10a連續(xù)設置的第一選擇柵極G2a和與另一接觸器形成導電層11a連續(xù)設置的第二選擇柵極G3a，通過選擇柵極阻斷部13、14電隔離，從而可獨立地控制第一選擇柵極G2a和第二選擇柵極G3a。

順便說一下，柵接觸和阻斷區(qū)域ER12、ER13的第2列側(cè)的第二選擇柵極G3b、存儲器柵極G1b及第一選擇柵極G2b中，具有與上述的第1列側(cè)的第一選擇柵極G2a、存儲器柵極G1a及第二選擇柵極G3a相同的結(jié)構(gòu)。

但是，在該實施方式中，區(qū)別在于：一柵接觸和阻斷區(qū)域ER12中，在第二選擇柵極G3b的預定位置上設置有接觸器形成導電層11b，在另一柵接觸和阻斷區(qū)域ER13中，在第一選擇柵極G2b的預定位置上設置有接觸器形成導電層10b。

因此，在第二選擇柵極G3b、存儲器柵極G1b及第一選擇柵極G2b中，也同樣通過設置在一接觸器形成導電層10b連續(xù)設置的第一選擇柵極G2b和另一接觸器形成導電層11b連續(xù)設置的第二選擇柵極G3b之間的選擇柵極阻斷部15、16，第一選擇柵極G2b和第二選擇柵極G3b電隔離，從而可獨立地控制第一選擇柵極G2b和第二選擇柵極G3b。

接著，下面對與具有這種結(jié)構(gòu)的存儲器電路區(qū)域ER1鄰接的周邊電路區(qū)域ER2進行說明。并且，在該實施方式中，周邊電路區(qū)域ER2配置在存儲器電路區(qū)域ER1中鄰接于存儲器單元區(qū)域ER11的位置，但是，本發(fā)明并不限定于此，也可以設置在其他位置，如鄰接于一柵接觸和阻斷區(qū)域ER12的位置、鄰接于另一柵接觸和阻斷區(qū)域ER13的位置、或者鄰接于存儲器單元區(qū)域ER11與柵接觸和阻斷區(qū)域ER12之間的位置等。

實際上，在周邊電路區(qū)域ER2形成有多個周邊電路18、19。周邊電路18例如具有形成在P型的邏輯阱W2的N型的金屬氧化物半導體(Metal-Oxide-Semiconductor；MOS)晶體管結(jié)構(gòu)。此時，在邏輯阱W2形成有邏輯柵構(gòu)造體7a，通過接觸器C8向邏輯柵構(gòu)造體7a施加預定的邏輯柵電壓。

另外，該邏輯阱W2中，在鄰接于該邏輯柵構(gòu)造體7a的區(qū)域以夾著邏輯柵構(gòu)造體7a的方式形成有雜質(zhì)擴散層D4、D5，在一雜質(zhì)擴散區(qū)域D4立設有接觸器C9，且在另一雜質(zhì)擴散區(qū)域D5立設有另一接觸器C10。

另外，另一周邊電路19具有例如形成在N型的邏輯阱W3的P型的MOS晶體管結(jié)構(gòu)。此時，在邏輯阱W3形成有邏輯柵構(gòu)造體7b，通過接觸器C12向邏輯柵構(gòu)造體7b施加預定的邏輯柵電壓。

另外，所述邏輯阱W3中，在鄰接于所述邏輯柵構(gòu)造體7b的區(qū)域也以夾著邏輯柵構(gòu)造體7b的方式形成有雜質(zhì)擴散層D6、D7，在一雜質(zhì)擴散區(qū)域D6立設有接觸器C13，且在另一雜質(zhì)擴散區(qū)域D7立設有另一接觸器C14。

(1-2)半導體集成電路裝置的各部位的剖面結(jié)構(gòu)

圖2是圖1的A-A′部分的側(cè)剖面結(jié)構(gòu)，是示出設置在存儲器單元區(qū)域ER11的存儲器單元3a、3b和設置在周邊電路區(qū)域ER2的周邊電路18、19的側(cè)面剖結(jié)構(gòu)的剖視圖。此時，在半導體集成電路裝置1設置有半導體基板S，在存儲器電路區(qū)域ER1的半導體基板S上形成有存儲器阱W1，在周邊電路區(qū)域ER2的半導體基板S上形成有邏輯阱W2、W3。

在該實施方式中，在存儲器阱W1的A-A′部分配置有兩個存儲器單元3a、3b，在所述存儲器單元3a、3b之間的表面形成有接觸器C2立設的漏區(qū)域D2。并且，存儲器單元3a、3b左右對稱地形成，且具有相同的結(jié)構(gòu)，因此下面主要對一存儲器單元3a進行說明。

存儲器單元3a中，例如形成N型的晶體管結(jié)構(gòu)的存儲器柵構(gòu)造體4a、形成N型的MOS晶體管構(gòu)造的第一選擇柵構(gòu)造體5a及同樣地形成N型的MOS晶體管結(jié)構(gòu)的第二選擇柵構(gòu)造體6a形成在存儲器阱W1。

實際上，在存儲器阱W1表面相隔預定距離形成有源區(qū)域D1和漏區(qū)域D2，來自源線的源電壓通過接觸器C1(圖1)施加到源區(qū)域D1，來自位線的位電壓通過接觸器C2施加到漏區(qū)域D2。并且，在該實施方式中，源區(qū)域D1和漏區(qū)域D2中，雜質(zhì)濃度被選定為1.0E21/cm³以上，另外，存儲器阱W1中，通過在制造過程中注入雜質(zhì)，形成溝道層的表面區(qū)域(例如，從表面到50nm深度的區(qū)域)的雜質(zhì)濃度被選定為1.0E19/cm³以下，優(yōu)選被選定為3.0E18/cm3以下。

存儲器柵構(gòu)造體4a中，在源區(qū)域D1與漏區(qū)域D2之間的存儲器阱W1上，夾著由SiO₂等絕緣部件構(gòu)成的下部柵絕緣膜23a，具有例如氮化硅(Si₃N₄)、氮氧化硅(SiON)、氧化鋁(Al₂O₃)等構(gòu)成的電荷存儲層EC，并且，在所述電荷存儲層EC上，夾著同樣地由絕緣部件構(gòu)成的上部柵絕緣膜23b，具有存儲器柵極G1a。由此，存儲器柵構(gòu)造體4a中，具有通過下部柵絕緣膜23b和上部柵絕緣膜23b，電荷存儲層EC與存儲器阱W1和存儲器柵極G1a絕緣的結(jié)構(gòu)。

存儲器柵構(gòu)造體4a中，由絕緣部件構(gòu)成的側(cè)壁隔片27a沿著側(cè)壁形成，夾著所述側(cè)壁隔片27a鄰接有第一選擇柵構(gòu)造體5a。在存儲器柵構(gòu)造體4a與第一選擇柵構(gòu)造體5a之間形成的所述側(cè)壁隔片27a以預定的膜厚度形成，使得存儲器柵構(gòu)造體4a與第一選擇柵構(gòu)造體5a之間絕緣。

另外，第一選擇柵構(gòu)造體5a中，在側(cè)壁隔片27a與源區(qū)域D1之間的存儲器阱W1上形成有柵絕緣膜25a，所述柵絕緣膜由絕緣部件構(gòu)成，且膜厚度為9nm以下，優(yōu)選為3nm以下，在所述柵絕緣膜25a上形成有與第一選擇柵線連接的第一選擇柵極G2a。

另外，存儲器柵構(gòu)造體4a的另一側(cè)壁上也形成有由絕緣部件構(gòu)成的側(cè)壁隔片27a，夾著所述側(cè)壁隔片27a鄰接有第二選擇柵構(gòu)造體6a。在存儲器柵構(gòu)造體4a與第二選擇柵構(gòu)造體6a之間形成的所述側(cè)壁隔片27a也以與存儲器柵構(gòu)造體4a與第一選擇柵構(gòu)造體5a之間的側(cè)壁隔片27a相同的膜厚度形成，使得存儲器柵構(gòu)造體4a與第二選擇柵構(gòu)造體6a之間絕緣。

另外，第二選擇柵構(gòu)造體6a中，在側(cè)壁隔片27a與漏區(qū)域D2之間的存儲器阱W1上形成有柵絕緣膜25b，所述柵絕緣膜由絕緣部件構(gòu)成，且膜厚度為9nm以下，優(yōu)選為3nm以下，在所述柵絕緣膜25b上形成有與第二選擇柵線連接的第二選擇柵極G3a。

在此，夾著側(cè)壁隔片27a沿著存儲器柵極G1a的側(cè)壁形成的第一選擇柵極G2a和第二選擇柵極G3a是通過在后述的制造工序中通過回蝕來形成，因此，分別形成為頂部隨著遠離存儲器柵極G1a朝向存儲器阱W1下降的側(cè)壁形狀。

在第一選擇柵構(gòu)造體5a的側(cè)壁和第二選擇柵構(gòu)造體6a的側(cè)壁，形成有由絕緣部件形成的側(cè)壁SW，在一側(cè)壁SW下部的存儲器阱W1表面形成有延伸區(qū)域D1a，在另一側(cè)壁SW下部的存儲器阱W1表面也形成有延伸區(qū)域D2a。

并且，在該實施方式中，當使第一選擇柵極G2a與第二選擇柵極G3a之間的存儲器阱W1中從表面到50nm深度區(qū)域的雜質(zhì)濃度為1E19/cm³以下時，可通過后續(xù)制造工序，將柵絕緣膜25a、25b的各膜厚度形成為9nm以下。另外，當使第一選擇柵極G2a與第二選擇柵極G3a之間的存儲器阱W1中從表面到50nm深度區(qū)域的雜質(zhì)濃度為3E18/cm³以下時，可通過后續(xù)制造工序，將柵絕緣膜25a、25b的各膜厚度形成為3nm以下。

順便說一下，另一存儲器單元3b也具有與存儲器單元3a相同的結(jié)構(gòu)，在另一源區(qū)域D3與漏區(qū)域D2之間的存儲器阱W1上具有存儲器柵構(gòu)造體4b，在第一選擇柵構(gòu)造體5b與第二選擇柵構(gòu)造體6b之間的存儲器阱W1上夾著側(cè)壁隔片27a形成存儲器柵構(gòu)造體4b。另外，存儲器單元3b中，形成在第一選擇柵構(gòu)造體5b的側(cè)壁的一側(cè)壁SW的下部的存儲器阱W1表面形成有延伸區(qū)域D3a，形成在第二選擇柵構(gòu)造體6b的側(cè)壁的另一側(cè)壁SW的下部的存儲器阱W1表面也形成有延伸區(qū)域D2b。

形成在存儲器電路區(qū)域ER1的存儲器阱W1和形成在周邊電路區(qū)域ER2的一邏輯阱W2，通過一元件隔離層20電隔離，并且，形成在周邊電路區(qū)域ER2的一邏輯阱W2和另一邏輯阱W3也通過另一元件隔離層20電隔離。在此，在該實施方式中，在一邏輯阱W2形成有具有N型的MOS晶體管結(jié)構(gòu)的周邊電路18，在另一邏輯阱W3形成有具有P型的MOS晶體管結(jié)構(gòu)的周邊電路19。

實際上，一邏輯阱W2中，在形成于基板表面的一對雜質(zhì)擴散區(qū)域D4、D5之間，設置有夾著柵絕緣膜29a形成邏輯柵極G5的邏輯柵構(gòu)造體7a。并且，在邏輯柵構(gòu)造體7a的側(cè)壁形成有側(cè)壁SW，在各側(cè)壁SW下部的邏輯阱W2表面形成有延伸區(qū)域D4a、D5a。

另外，導電型不同于一邏輯阱W2的另一邏輯阱W3也具有與一邏輯阱W2相同的結(jié)構(gòu)，在形成于表面的一對雜質(zhì)擴散區(qū)域D6、D7之間，設置有夾著柵絕緣膜29b形成邏輯柵極G6的邏輯柵構(gòu)造體7b。并且，在邏輯柵構(gòu)造體7b的側(cè)壁形成有側(cè)壁SW，在各側(cè)壁SW下部的邏輯阱W2表面形成有延伸區(qū)域D6a、D7a。

順便說一下，在該實施方式中，形成在一邏輯阱W2的邏輯柵構(gòu)造體7a中，配置有注入例如N型雜質(zhì)的邏輯柵極G5，另外，形成在另一邏輯阱W3的邏輯柵構(gòu)造體7b中，配置有注入例如P型雜質(zhì)的邏輯柵極G6，但是本發(fā)明并不限定于此，也可以使邏輯柵極G5、G6形成為相同的導電型。

并且，半導體集成電路裝置1中，第一選擇柵構(gòu)造體5a、5b、存儲器柵構(gòu)造體4a、4b、第二選擇柵構(gòu)造體6a、6b、接觸器C2、邏輯柵構(gòu)造體7a、7b等被層間絕緣膜21覆蓋而各部位之間彼此絕緣的同時，例如漏區(qū)域D1、D3、源區(qū)域D2等其他各表面被硅化物SC覆蓋。

在此，圖3是圖1的B-B′部分的側(cè)剖面結(jié)構(gòu)，是示出存儲器電路區(qū)域ER1的柵接觸和阻斷區(qū)域ER12中設置在第二選擇柵極G3b的接觸器形成導電層11b的側(cè)剖面結(jié)構(gòu)的剖視圖。如圖3所示，接觸器形成導電層11b形成在存儲器阱W1上形成的元件隔離層20上。

實際上，接觸器形成導電層11b形成為從元件隔離層20的表面(基板表面)一直升起至存儲器柵極G1b的一側(cè)壁及頂部的一部分，在形成在元件隔離層20上的基座部17a形成有與元件隔離層20的表面形狀對應的平坦的接觸器設置面17c。另外，接觸器形成導電層11b與存儲器柵極G1b之間形成有側(cè)壁隔片27c，通過上述側(cè)壁隔片27c與存儲器柵極G1b絕緣。

接觸器形成導電層11b中，在接觸器設置面17c夾著硅化物SC立設有柱狀的接觸器C5，從所述接觸器C5可被施加第二選擇柵電壓。由此，通過接觸器形成導電層11b，第二選擇柵電壓可被施加到第二選擇柵極G2b。并且，在接觸器形成導電層11b中，在基座部17a的側(cè)壁和與所述基座部17a一體地形成且升起在存儲器柵極G1b的頂部的升起部17b的側(cè)壁形成有側(cè)壁SW。

順便說一下，在該實施方式中，存儲器柵極G1b中，在另一側(cè)壁夾著側(cè)壁隔片27a形成有側(cè)壁形狀的第一選擇柵極G2b，接觸器形成導電層11b和第一選擇柵極G2b夾著側(cè)壁隔片27a、27c而可相對配置。另外，如圖3所示，在配置有一存儲器柵極G1a的一側(cè)，第一選擇柵極G2a和第二選擇柵極G3a可夾著存儲器柵極G1a和側(cè)壁隔片27a相對配置。

圖4是圖1的C-C′部分的側(cè)剖面結(jié)構(gòu)，是示出設置在存儲器電路區(qū)域ER1的柵接觸和阻斷區(qū)域ER12的選擇柵極阻斷部15的側(cè)剖面結(jié)構(gòu)的剖視圖。但是，圖4是將從第二選擇柵極G3b到另一本征半導體層I2內(nèi)的角CN1的側(cè)剖面結(jié)構(gòu)、從另一本征半導體層I2內(nèi)的角CN1經(jīng)由相反導電型電極阻斷層Rev到一本征半導體層I1內(nèi)的角CN2的側(cè)剖面結(jié)構(gòu)和從一本征半導體層I1內(nèi)的角CN2到第一選擇柵極G2b的側(cè)剖面結(jié)構(gòu)以直線形式示出的示意圖。

如圖4所示，形成選擇柵極阻斷部15的區(qū)域中，在半導體基板S上形成有元件隔離層20，在所述元件隔離層20上形成有一本征半導體層I1、相反導電型電極阻斷層Rev及另一本征半導體層I2。此時，選擇柵極阻斷部15中，在第一選擇柵極G2b的端部連續(xù)設置有一本征半導體層I1的一端，在所述一本征半導體層I1的另一端連續(xù)設置有相反導電型電極阻斷層Rev的一端。另外，選擇柵極阻斷部15中，在第二選擇柵極G3b的端部連續(xù)設置有另一本征半導體層I2的一端，在所述另一本征半導體層I2的另一端連續(xù)設置有相反導電型電極阻斷層Rev的另一端。

選擇柵極阻斷部15中，由于相反導電型電極阻斷層Rev以與第一選擇柵極G2b和第二選擇柵極G3b的導電型相反的導電型形成，因此，通過包括所述第一選擇柵極G2b和第二選擇柵極G3b在內(nèi)、本征半導體層I1、I2和相反導電型電極阻斷部Rev，形成PIN接合結(jié)構(gòu)，使得第一選擇柵極G2b和第二選擇柵極G3b之間電隔離。順便說一下，在所述第一選擇柵極G2b和第二選擇柵極G3b的表面形成有硅化物SC。另外，從相反導電型電極阻斷層Rev到本征半導體層I2的區(qū)域和從相反導電型電極阻斷層Rev到本征半導體層I1的區(qū)域沒有形成有硅化物。由此，選擇柵極阻斷部15中，第一選擇柵極G2b和第二選擇柵極G3b之間能夠可靠地形成PIN接合結(jié)構(gòu)，使得所述第一選擇柵極G2b和第二選擇柵極G3b之間電隔離。

(1-3)關(guān)于寫入選擇存儲器單元中向電荷存儲層注入電荷的動作原理

接著，下面對通過本發(fā)明的制造方法制造的半導體集成電路裝置1中，例如向存儲器單元3a的電荷存儲層EC注入電荷而向所述存儲器單元3a寫入數(shù)據(jù)的情況進行簡單說明。此時，如圖2所示，向電荷存儲層EC注入電荷的存儲器單元(稱為寫入選擇存儲器單元)3a中，通過接觸器C4a(圖1)從存儲器柵線(未示出)向存儲器柵構(gòu)造體4a的存儲器柵極G1a可施加12V的電荷存儲柵電壓，沿與所述存儲器柵極G1a相對的存儲器阱W1表面可形成溝道層(未示出)。

此時，第一選擇柵構(gòu)造體5a中，通過接觸器側(cè)C6(圖1)和接觸器形成導電層10a從第一選擇柵線(未示出)向第一選擇柵極G2a可被施加0V的柵截止電壓，且向源區(qū)域D1可被施加0V的源截止電壓。由此，第一選擇柵構(gòu)造體5a中，在與第一選擇柵極G2a相對的存儲器阱W1表面不會形成溝道層，可阻斷源區(qū)域D1與存儲器柵構(gòu)造體4a的溝道層的電連接，阻止電壓從源區(qū)域D1施加到存儲器柵構(gòu)造體4a的溝道層。

另外，第二選擇柵構(gòu)造體6a中，通過接觸器C5(圖1)和接觸器形成導電層11a從第二選擇柵線(未示出)向第二選擇柵極G3a可被施加1.5V的第二選擇柵電壓，且向漏區(qū)域D2可被施加0V的電荷存儲位電壓。由此，第二選擇柵構(gòu)造體6a中，在與第二選擇柵極G3a相對的存儲器阱W1形成溝道層而成為導通狀態(tài)，漏區(qū)域D2與存儲器柵構(gòu)造體4a的溝道層電連接，從而使存儲器柵構(gòu)造體4a的溝道層成為0V的電荷存儲位電壓。并且，此時，向存儲器阱W1可被施加與電荷存儲位電壓相同的0V的基板電壓。

這樣，存儲器柵構(gòu)造體4a中，存儲器柵極G1a成為12V，溝道層成為0V，從而存儲器柵極G1a與溝道層之間產(chǎn)生12V的大的電壓差，通過因大的電壓差而發(fā)生的量子隧道效應，可向電荷存儲層EC注入電荷，使其成為寫入數(shù)據(jù)的狀態(tài)。

(1-4)關(guān)于高電壓的電荷存儲柵電壓施加于存儲器柵極的寫入非選擇存儲器單元中，不向電荷存儲層注入電荷的動作原理

通過本發(fā)明的制造方法制造的半導體集成電路裝置1中，例如不向存儲器單元3a的電荷存儲層EC注入電荷時，向存儲器柵極G1a施加與寫入數(shù)據(jù)時相同的高電壓的電荷存儲柵電壓，通過第一選擇柵構(gòu)造體5a阻斷源區(qū)域D1與存儲器柵構(gòu)造體4a的溝道層的電連接，且通過第二選擇柵構(gòu)造體6a阻斷漏區(qū)域D2與存儲器柵構(gòu)造體4a的溝道層的電連接，從而阻止電荷注入到存儲器柵構(gòu)造體4a的電荷存儲層EC。

實際上，此時不向電荷存儲層EC注入電荷的存儲器單元(稱為寫入非選擇存儲器單元)3a的存儲器柵構(gòu)造體4a中，由于向存儲器柵極G1a施加12V的電荷存儲柵電壓，因此電荷存儲柵電壓會傳遞至存儲器阱W1，沿著與所述存儲器柵極G1a相對的存儲器阱W1表面形成溝道層。

第一選擇柵構(gòu)造體5a中，通過接觸器C6(圖1)和接觸器形成導電層10a從第一選擇柵線(未示出)向第一選擇柵極G3a被施加0V的柵截止電壓，向源區(qū)域D1被施加0V的源截止電壓。由此，存儲器單元3a的第一選擇柵構(gòu)造體5a中，與第一選擇柵極G2a相對的存儲器阱W1成為非導通狀態(tài)，阻斷源區(qū)域D1與存儲器柵構(gòu)造體4a溝道層的電連接。

另外，進一步，第二選擇柵構(gòu)造體6a中，通過接觸器C5(圖1)和接觸器形成導電層11a從第二選擇柵線(未示出)向第二選擇柵極G3a可被施加1.5V的第二選擇柵電壓，向漏區(qū)域D2可被施加1.5V的截止電壓。由此，所述第二選擇柵構(gòu)造體6a中，與第二選擇柵極G3a相對的存儲器阱W1成為非導通狀態(tài)，可阻止漏區(qū)域D2與存儲器柵構(gòu)造體4a的溝道層的電連接。

這樣，存儲器單元3a的存儲器柵構(gòu)造體4a中，兩側(cè)的第一選擇柵構(gòu)造體5a和第二選擇柵構(gòu)造體6a的下部的存儲器阱W1成為非導通狀態(tài)，因此，成為通過存儲器柵極G1a在存儲器阱W1表面形成的溝道層與源區(qū)域D1和漏區(qū)域D2的電連接被阻斷的狀態(tài)，在所述溝道層的周邊可形成耗盡層。

在此，通過上部柵絕緣膜23b、電荷存儲層EC及下部柵絕緣膜23a的三層結(jié)構(gòu)所得到的電容(以下，稱為柵絕緣膜電容)C2和形成在存儲器阱W1內(nèi)且包圍溝道層的耗盡層的電容(以下，稱為耗盡層電容)C1可以視為串聯(lián)連接的結(jié)構(gòu)，因此，例如假設柵絕緣膜電容C2為耗盡層電容C1的三倍時，則溝道層的溝道電位Vch可以通過下述式得出為9V。

[數(shù)1]

由此，存儲器柵構(gòu)造體4a中，即使向存儲器柵極G1a施加12V的電荷存儲柵電壓，存儲器阱W1中被耗盡層包圍的溝道層的溝道電位Vch成為9V，因此，存儲器柵極G1a與溝道層之間的電壓差成為較小的3V，結(jié)果，不會發(fā)生量子隧道效應，從而能夠阻止電荷注入到電荷存儲層EC。

進一步，所述存儲器單元3a中，在存儲器柵構(gòu)造體4a與第一選擇柵構(gòu)造體5a之間的存儲器阱W1的區(qū)域和存儲器柵構(gòu)造體4a與第二選擇柵構(gòu)造體6a之間的存儲器阱W1的區(qū)域，由于沒有形成有雜質(zhì)濃度高的雜質(zhì)擴散區(qū)域，因此在形成于存儲器阱W1表面周邊的溝道層周邊，能夠可靠地形成耗盡層，通過所述耗盡層可阻止溝道電位Vch從溝道層到達第一選擇柵構(gòu)造體5a和第二選擇柵構(gòu)造體6a的各柵絕緣膜25a、25b。

由此，存儲器單元3a中，即使相應于源區(qū)域D1的低電壓的源電壓和漏區(qū)域D2的低電壓的位電壓，將第一選擇柵構(gòu)造體5a和第二選擇柵構(gòu)造體6a的柵絕緣膜25a、25b的各膜厚度形成得薄，由于可以通過耗盡層阻斷溝道層的溝道電位Vch到達柵絕緣膜25a、25b，因此能夠防止基于溝道電位Vch的柵絕緣膜25a、25b的絕緣被破壞。

(2)半導體集成電路裝置的制造方法

對于具有上述的結(jié)構(gòu)的半導體集成電路裝置1，可以通過下面所述的制造工序制造，在現(xiàn)有的僅加工存儲器電路區(qū)域的專用光掩膜工序基礎上，無需額外增加僅加工存儲器電路區(qū)域的專用光掩膜工序。圖5示出圖1的A-A′部分的側(cè)剖面結(jié)構(gòu)。此時，首先，如圖5A所示，準備半導體基板S，然后通過淺溝道隔離(Shallow Trench Isolation；STI)法等，在存儲器電路區(qū)域ER1與周邊電路區(qū)域ER2的境界等其他預定位置形成由絕緣部件構(gòu)成的元件隔離層20。

接著，為了注入雜質(zhì)，通過熱氧化法等在半導體基板S表面形成犧牲氧化膜30a，然后例如通過離子注入法向周邊電路區(qū)域ER2注入P型雜質(zhì)或者N型雜質(zhì)，由此形成P型邏輯阱W2和N型邏輯阱W3。

接著，使用專用于加工存儲器電路區(qū)域ER1的第一光掩膜(未示出)，利用光刻技術(shù)和蝕刻技術(shù)對抗蝕劑實施圖案化處理，如與圖5A對應部分使用相同符號的圖5B所示，形成使存儲器電路區(qū)域ER1露出、且覆蓋周邊電路區(qū)域ER2的抗蝕劑Rm1。

接著，通過經(jīng)圖案化處理的抗蝕劑Rm1，只向存儲器電路區(qū)域ER1注入P型雜質(zhì)，以形成存儲器阱W1。進一步，向存儲器電路區(qū)域ER1注入N型雜質(zhì)，在與之后形成的存儲器柵極G1a、G1b和側(cè)壁隔片27a(圖2)相對的基板表面形成溝道形成層(未示出)，然后將所述抗蝕劑Rm1照原樣使用，利用氫氟酸等來去除存儲器電路區(qū)域ER1的犧牲氧化膜30a(第一光掩膜加工工序)。

并且，第一光掩膜加工工序中，作為半導體基板S使用P型基板的情況下，可以省略通過向半導體基板S注入P型雜質(zhì)來形成存儲器阱W1的工序。

接著，在去除抗蝕劑Rm1后，如與圖5B對應部分使用相同符號的圖5C所示，在存儲器電路區(qū)域ER1和周邊電路區(qū)域ER2的整個表面，形成分別將層狀的下部柵絕緣膜23a、電荷存儲層EC及上部柵絕緣膜23b依次層疊的ONO膜，然后在上部柵絕緣膜23b上形成將成為存儲器柵極G1a、G1b的存儲器柵極用導電層35。接著，利用熱氧化法或化學氣相沉積(Chemical Vapor Deposition；CVD)法等，在存儲器柵極用導電層35上形成由絕緣部件構(gòu)成的保護絕緣膜30b。

接著，使用專用于加工存儲器電路區(qū)域ER1的第二光掩膜(未示出)，利用光刻技術(shù)和蝕刻技術(shù)對抗蝕劑實施圖案化處理，如與圖5C對應部分使用相同符號的圖6A所示，只在存儲器柵構(gòu)造體4a、4b的形成預定位置形成抗蝕劑Rm2，通過利用所述抗蝕劑Rm2對存儲器柵極用導電層35實施圖案化處理，形成存儲器柵極G1a、G1b(第二光掩膜加工工序)。

接著，去除抗蝕劑Rm2后，如與圖6A對應部分使用相同符號的圖6B所示，將存儲器柵極G1a、G1b的形成位置以外露出的上部柵絕緣膜23b和電荷存儲層EC依次去除(去除ON膜)，在被圖案化的存儲器柵極G1a、G1b的下部，形成同樣被圖案化的上部絕緣膜23b和電荷存儲層EC。由此，在存儲器電路區(qū)域ER1形成下部柵絕緣膜23a、電荷存儲層EC、上部柵絕緣膜23b及存儲器柵極G1a(G1b)依次層疊的存儲器柵構(gòu)造體4a(4b)(存儲器柵構(gòu)造體形成工序)。

接著，如與圖6B對應部分使用相同符號的圖6C所示，在存儲器電路區(qū)域ER1和周邊電路區(qū)域ER2的整個表面形成保護絕緣膜30c。順便說一下，在該實施方式中，對在整個表面形成一層保護絕緣膜30c的情況進行說明，但是，本發(fā)明并不限定于此，例如，還可以在整個表面形成依次層疊氧化膜系絕緣膜和氮化膜系絕緣膜的兩層保護絕緣膜。

接著，如與圖6C對應部分使用相同符號的圖7A所示，通過對保護絕緣膜30c實施回蝕處理，形成覆蓋存儲器柵構(gòu)造體4a、4b周邊的側(cè)壁隔片27a(側(cè)壁隔片形成工序)。接著，使用專用于加工存儲器電路區(qū)域ER1的第三光掩膜(未示出)，利用光刻技術(shù)和蝕刻技術(shù)對抗蝕劑實施圖案化處理，如與圖7A對應部分使用相同符號的圖7B所示，形成覆蓋周邊電路區(qū)域ER2的整個表面且使存儲器電路區(qū)域ER1露出的抗蝕劑Rm3。

接著，利用所述抗蝕劑Rm3，向成為第一選擇柵構(gòu)造體5a、5b(圖2)的形成預定位置和第二選擇柵構(gòu)造體6a、6b(圖2)的形成預定位置的存儲器電路區(qū)域ER1注入雜質(zhì)，在與之后形成的第一選擇柵極G2a、G2b和第二選擇柵極G3a、G3b相對的基板表面形成溝道形成層(未示出)(第三光掩膜加工工序)。

接著，去除抗蝕劑Rm3，然后利用氫氟酸等來去除周邊電路區(qū)域ER2的犧牲氧化膜30a，如與圖7B對應部分使用相同符號的圖7C所示，通過熱氧化法等，在存儲器電路區(qū)域ER1的第一選擇柵極G2a、G2b(圖1)和第二選擇柵極G3a、G3b(圖1)的形成預定位置形成柵絕緣膜25a、25b，且在周邊電路區(qū)域ER2的邏輯柵極G5、G6的形成預定位置也形成柵絕緣膜29a、29b。

接著，在存儲器電路區(qū)域ER1和周邊電路區(qū)域ER2的整個表面，形成由多晶硅等本征半導體構(gòu)成的本征半導體加工層，然后向存儲器電路區(qū)域ER1和周邊電路區(qū)域ER2的預定區(qū)域的本征半導體加工層注入N型雜質(zhì)，如與圖7C對應部分使用相同符號的圖8A所示，在本征半導體加工層的一部分區(qū)域形成N型導電層37。此時，例如，通過由光掩膜實施圖案化處理的抗蝕劑，使本征半導體加工層照原樣殘留在周邊電路區(qū)域ER2中在之后形成的相反導電層38的形成預定位置和存儲器電路區(qū)域ER1中在之后形成的選擇柵極阻斷部13、14、15、16的形成預定位置。

接著，例如，通過由光掩膜實施圖案化處理的抗蝕劑，向形成于周邊電路區(qū)域ER2的相反導電層38的形成預定位置和形成于存儲器電路區(qū)域ER1的相反導電型電極阻斷層Rev的形成預定位置注入P型雜質(zhì)，來在周邊電路區(qū)域ER2形成相反導電層38的同時，在存儲器電路區(qū)域ER1形成選擇柵極阻斷部13、14、15、16的各相反導電型電極阻斷部Rev。此時，使本征半導體加工層照原樣只殘留在選擇柵極阻斷部13、14、15、16的本征半導體層I1、I2的形成預定位置，如表示圖1B-B′部分側(cè)剖面結(jié)構(gòu)的圖8B所示，夾著相反導電型電極阻斷層Rev形成相隔開的本征半導體層I1、I2。

如上所述，根據(jù)本發(fā)明的制造方法，在周邊電路區(qū)域ER2形成相反導電層38時，在成為選擇柵極阻斷部13、14、15、16的形成預定位置的存儲器電路區(qū)域ER1的柵接觸和阻斷區(qū)域ER12、ER13也沿著存儲器柵極G1b側(cè)壁的側(cè)壁隔片形成相反導電型電極阻斷層Rev，可沿著所述存儲器柵極G1b側(cè)壁的側(cè)壁隔片形成具有PIN接合結(jié)構(gòu)的選擇柵極阻斷部13、14、15、16。

順便說一下，如上所述在注入雜質(zhì)時進行的光掩膜工序相當于用于向周邊電路區(qū)域ER2的預定區(qū)域注入特定的雜質(zhì)時進行的現(xiàn)有的注入用光掩膜工序，利用所述注入用光掩膜工序來向存儲器電路區(qū)域ER1的預定區(qū)域也注入特定的雜質(zhì)，因此其并不對應于專用于加工存儲器電路區(qū)域ER1的專用光掩膜，而可以成為用于加工存儲器電路區(qū)域ER1和周邊電路區(qū)域ER2的光掩膜工序。

接著，使用其它光掩膜(未示出)，并利用光刻技術(shù)和蝕刻技術(shù)對抗蝕劑實施圖案化處理，利用所述抗蝕劑，加工周邊電路區(qū)域ER2的導電層37和相反導電層38、存儲器電路區(qū)域ER1的導電層37、本征半導體層I1、I2及相反導電型電極阻斷部Rev。在此，圖9是對于圖1所示的完成時的半導體集成電路裝置1的平面布局，是重疊通過光掩膜實施圖案化處理的抗蝕劑Rr1a、Rr1b時的示意圖。

如圖9所示，在周邊電路區(qū)域ER2中，抗蝕劑Rr1a以覆蓋形成邏輯柵極G5、G6(圖1)的形成預定位置的方式形成，另外，在存儲器電路區(qū)域ER1的柵接觸和阻斷區(qū)域ER12、ER13中，抗蝕劑Rr1b以覆蓋形成接觸器形成導電層10a、11a、10b、11b的形成預定位置的方式形成。

并且，如上所述，在周邊電路區(qū)域ER2中由抗蝕劑Rr1a覆蓋邏輯柵極G5、G6(圖1)的形成預定位置、且在存儲器電路區(qū)域ER1的柵接觸和阻斷區(qū)域ER12、ER13中由抗蝕劑Rr1b覆蓋接觸器形成導電層10a、11a、10b、11b的形成預定位置的狀態(tài)下，對露出于存儲器電路區(qū)域ER1的導電層37、本征半導體層I1、I2及相反導電型電極阻斷層Rev進行回蝕的同時，對露出于周邊電路區(qū)域ER2的導電層37和相反導電層38(圖8)頁進行回蝕。

由此，如與圖8A對應部分使用相同符號的圖10A所示，周邊電路區(qū)域ER2中，露出于外部的導電層37和相反導電層38被去除，只殘留被抗蝕劑Rr1a覆蓋的導電層37和相反導電層38。這樣，在周邊電路區(qū)域ER2形成與抗蝕劑Rr1a的外廓形狀匹配的邏輯柵極G5、G6，可形成在柵絕緣膜29a、29b上層疊有邏輯柵極G5、G6的邏輯柵構(gòu)造體7a、7b。

另外，與此同時，存儲器電路區(qū)域ER1中，由于露出的導電層37被回蝕，由此沿著存儲器柵構(gòu)造體4a、4b側(cè)壁的側(cè)壁隔片27a可形成側(cè)壁形狀的第一選擇柵極G2a、G2b和第二選擇柵極G3a、Geb，進一步，此時，由于本征半導體層I1、I2和相反導電型電極阻斷層Rev也被回蝕，由此沿著存儲器柵極G1a、G1b側(cè)壁的側(cè)壁隔片27a可形成側(cè)壁形狀的選擇柵極阻斷部13、14、15、16。

進一步，此時，存儲器單元區(qū)域ER1中，通過抗蝕劑Rr1b(圖9)，存儲器柵極G1a(G1b)的一部分周邊的導電層37照原樣殘留，在第一選擇柵極G2a(G2b)和第二選擇柵極G3a(G3b)形成多個接觸器形成導電層10a、11a(10b、11b)。

并且，接觸器形成導電層10a、11a、10b、11b全部具有相同的結(jié)構(gòu)，因此，下面主要對形成在圖9的B-B′部分的接觸器形成導電層11b進行說明。此時，如表示圖9B-B′部分側(cè)剖面結(jié)構(gòu)的圖10B所示，接觸器形成導電層11b具有如下的結(jié)構(gòu)：形成在元件隔離層20上的基座部17a和升起在存儲器柵極G1b的頂部的一部分的升起部17b一體地形成，在基座部17a形成與元件隔離層20的表面形狀對應的平坦的接觸器設置面17c。

如此，在所述工序中，加工位于存儲器電路區(qū)域ER1的導電層37，在存儲器電路區(qū)域ER1中，除了沿著存儲器柵極G1a、G1b側(cè)壁的側(cè)壁隔片27a以側(cè)壁形狀形成的第一選擇柵極G2a(G2b)和第二選擇柵極G3a(G3b)之外，還可形成多個接觸器形成導電層10a、11a、10b、11b。

接著，例如通過灰化來去除抗蝕劑Rr1a、Rr1b后，使用被圖案化為N型用或P型用的抗蝕劑，在存儲器電路區(qū)域ER1和周邊電路區(qū)域ER2，通過離子注入法等注入低濃度的N型雜質(zhì)或者P型雜質(zhì)，如圖10A(并且，圖10A中示出在該工序應去除的抗蝕劑Rr1a、Rr1b)所示，在露出于外部的存儲器阱W1和一邏輯阱W2的基板表面上可形成N型延伸區(qū)域Eta，在同樣地露出于外部的另一邏輯阱W3的基板表面上可形成P型延伸區(qū)域ETb。

最后，去除所述抗蝕劑后，通過依次進行形成側(cè)壁SW的工序和其他的如通過離子注入法等向所需的位置注入高濃度的N型雜質(zhì)或P型雜質(zhì)來形成源區(qū)域D1、D3和漏區(qū)域D2的工序、形成硅化物SC的工序、形成絕緣層21和接觸器C1、C2、C3、…等的工序等，可以制造具有如圖1、圖2、圖3及圖4所示的結(jié)構(gòu)的半導體集成電路裝置1。

(3)作用及效果

在上述的半導體集成電路裝置1的制造方法中，在形成有由側(cè)壁隔片27a覆蓋的存儲器柵構(gòu)造體4a、4b的存儲器電路區(qū)域ER1(圖7A)和周邊電路區(qū)域ER2形成柵絕緣膜25a、25b、25c、29a、29b，然后在柵絕緣膜25a、25b、25c、29a、29b上形成導電層37(圖8A)。

另外，在半導體集成電路裝置1的制造方法中，在周邊電路區(qū)域ER2形成與導電層37呈相反導電型的相反導電層38，且在相隔開的本征半導體層I1、I2之間，夾著側(cè)壁隔片27a沿存儲器柵構(gòu)造體4a、4b的一部分側(cè)壁形成配置有與導電層37呈相反導電型的相反導電型電極阻斷層Rev的選擇柵極阻斷部13、14、15、16(圖8A和圖8B)。

進一步，半導體集成電路裝置1的制造方法中，利用通過光掩膜實施圖案化處理的抗蝕劑Rr1a、Rr1b，對周邊電路區(qū)域ER2的導電層37和相反導電層38和存儲器電路區(qū)域ER1的導電層37、本征半導體層I1、I2及相反導電型電極阻斷層Rev進行回蝕。由此，周邊電路區(qū)域ER2中，通過抗蝕劑Rr1a，在柵絕緣膜29a、29b上導電層37和相反導電層38照原樣殘留，形成邏輯柵極G5、G6。

另外，此時，在存儲器電路區(qū)域ER1中，形成通過抗蝕劑Rr1b以夾著側(cè)壁隔片27a覆蓋存儲器柵極G1a、G1b一部分周邊的方式殘留的多個接觸器形成導電層10a、11a、10b、11b、和與一接觸器形成導電層10a(10b)連續(xù)設置且夾著側(cè)壁隔片27a沿存儲器柵構(gòu)造體4a(4b)一側(cè)壁以側(cè)壁形狀殘留的第一選擇柵極G2a(G2b)、和與另一接觸器形成導電層11a(11b)連續(xù)設置且夾著側(cè)壁隔片27a沿存儲器柵構(gòu)造體4a(4b)另一側(cè)壁以側(cè)壁形狀殘留的第二選擇柵極G3a(G3b)(圖10A和圖10B)。

所述第一選擇柵極G2a(G2b)和第二選擇柵極G3a(G3b)配置在環(huán)繞存儲器柵極G1a(G1b)的相同的環(huán)繞線上，并且，通過選擇柵極阻斷部13、14(15、16)在第一選擇柵極G2a(G2b)與第二選擇柵極G3a(G3b)之間形成PIN接合結(jié)構(gòu)，通過上述選擇柵極阻斷部13、14(15、16)電隔離。

這樣，本發(fā)明中，用于形成周邊電路區(qū)域ER2的邏輯柵極G5、G6的光掩膜工序時，由于在存儲器電路區(qū)域ER1中可以形成電隔離的第一選擇柵極G2a、G2b和第二選擇柵極G3a、G3b，因此，在現(xiàn)有的僅加工存儲器電路區(qū)域的專用光掩膜工序的基礎上，無需額外增加僅加工存儲器電路區(qū)域ER1的專用光掩膜工序，形成可以獨立控制的第一選擇柵極G2a、G2b和第二選擇柵極G3a、G3b，相應地能夠降低制造成本。

并且，所述半導體集成電路裝置1的制造方法中，如果關(guān)注利用專用于加工存儲器電路區(qū)域ER1的專用光掩膜對抗蝕劑實施圖案化處理的光掩膜工序，則可以歸于如下的三個工序：(ⅰ)第一光掩膜加工工序(圖5B)，在存儲器電路區(qū)域ER1中，通過在成為存儲器柵構(gòu)造體4a、4b和側(cè)壁隔片27a的形成預定位置的基板表面注入雜質(zhì)來形成溝道形成層，去除存儲器電路區(qū)域ER1的犧牲氧化膜30a；(ⅱ)第二光掩膜加工工序(圖6A)，對存儲器柵極用導電層35實施圖案化處理來形成存儲器柵極G1a、G1b；(ⅲ)第三光掩膜加工工序(圖7B)，通過在成為第一選擇柵極G2a、G2b和第二選擇柵極G3a、G3b的形成預定位置注入雜質(zhì)來形成溝道形成層。

這樣，半導體集成電路裝置1的制造方法中，相對于通常的周邊電路的制造工序，僅增加三張光掩膜量的制造工序，能夠組裝存儲器單元3a、3b、3c、3d、3e、3f，所述存儲器單元可以獨立地控制以夾著存儲器柵極G1a、G1b的方式配置的第一選擇柵極G2a、G2b和第二選擇柵極G3a、G3b，從而可以降低成本。

4)省略了第三光掩膜加工工序的另一實施方式的制造方法

上述的實施方式中，如果關(guān)注利用專用于加工存儲器電路區(qū)域ER1的專用光掩膜對抗蝕劑實施圖案化處理的專用光掩膜工序，則共進行三個工序，即第一光掩膜加工工序、第二光掩膜加工工序及第三光掩膜加工工序，但是，本發(fā)明并不限定于此，也可以共計實施第一光掩膜加工工序和第二光掩膜加工工序這兩個加工工序，而不實施第三光掩膜加工工序的雜質(zhì)注入。

即，即使不實施第三光掩膜加工工序的雜質(zhì)注入也在最終形成的第一選擇柵構(gòu)造體5a、5b和第二選擇柵構(gòu)造體6a、6b的閾值電壓(Vth)達到期望的值時，無需進行第三光掩膜加工工序，可以省略所述第三光掩膜加工工序。

實際上，省略了所述第三光掩膜加工工序的制造方法中，如圖7A所示，在形成覆蓋存儲器柵構(gòu)造體4a、4b(圖6B)周邊的側(cè)壁隔片27a(側(cè)壁隔片形成工序)后，利用氫氟酸等來去除周邊電路區(qū)域ER2的犧牲氧化膜30a，如圖7C所示，通過熱氧化法等，在存儲器電路區(qū)域ER1的第一選擇柵極G2a、G2b(圖1)和第二選擇柵極G3a、G3b(圖1)的形成預定位置形成柵絕緣膜25a、25b的同時，在周邊電路區(qū)域ER2的邏輯柵極G5、G6(圖1)的形成預定位置也形成柵絕緣膜29a、29b。然后，與上述的實施方式的制造方法一樣，可以經(jīng)過圖8～圖10所示的制造工序制造圖1所示的半導體集成電路裝置1。

省略了第三光掩膜加工工序的所述實施方式中，相對于通常的周邊電路的制造工序，僅增加兩張光掩膜量的制造工序，能夠組裝存儲器單元3a、3b、3c、3d、3e、3f，所述存儲器單元中，第一選擇柵極G2a、G2b和第二選擇柵極G3a、G3b以夾著存儲器柵極G1a、G1b的方式配置，且可以獨立地控制第一選擇柵極G2a、G2b和第二選擇柵極G3a、G3b。因此，省略了第三光掩膜加工工序的制造方法中，與上述的實施方式的制造方法相比能夠減少光掩膜，相應地可以降低成本。

(5)其他實施方式

并且，本發(fā)明并不限定于本實施方式，在本發(fā)明的要旨的范圍內(nèi)可以進行各種變形實施，例如，存儲器單元3a、3b、3c、3d、3e、3f的數(shù)量、周邊電路18、19的數(shù)量、接觸器形成導電層10a、11a、10b、11b的數(shù)量、選擇柵極阻斷部13、14、15、16的數(shù)量等可以采用各種數(shù)量，另外，導電層37、相反導電層38、存儲器阱W1和邏輯阱W2、W3的導電型也可以是N型或P型的任何一種。

另外，上述的實施方式中，對于作為至少具有與導電層呈相反導電型的相反導電型電極阻斷層或者本征半導體層的選擇柵極阻斷部夾著側(cè)壁隔片沿存儲器柵構(gòu)造體的一部分側(cè)壁形成的電極阻斷形成工序，在相隔開的本征半導體層I1、I2之間，夾著側(cè)壁隔片沿存儲器柵構(gòu)造體的一部分側(cè)壁形成配置與導電層37呈相反導電型的相反導電型電極阻斷層Rev的選擇柵極阻斷部13、14(15、16)，從而在第一選擇柵極G2a(G2b)與第二選擇柵極G3a(G3b)之間形成PIN接合結(jié)構(gòu)的情況進行了說明，但是本發(fā)明并不限定于此，例如，作為電極阻斷部形成工序，也可以做成如下：使由本征半導體層構(gòu)成的選擇柵極阻斷部13、14(15、16)夾著側(cè)壁隔片沿存儲器柵構(gòu)造體的一部分側(cè)壁形成，在第一選擇柵極G2a(G2b)與第二選擇柵極G3a(G3b)之間形成PIP接合結(jié)構(gòu)或者NIN接合結(jié)構(gòu)，從而使第一選擇柵極G2a(G2b)和第二選擇柵極G3a(G3b)電隔離。

另外，作為其他的電極阻斷部形成工序，也可以做成如下：當?shù)谝贿x擇柵極G2a(G2b)與第二選擇柵極G3a(G3b)為N型時，使由P型的相反導電型電極阻斷層構(gòu)成的選擇柵極阻斷部13、14(15、16)夾著側(cè)壁隔片沿存儲器柵構(gòu)造體的一部分側(cè)壁形成，在第一選擇柵極G2a(G2b)與第二選擇柵極G3a(G3b)之間形成NPN接合結(jié)構(gòu)，通過相反偏壓使第一選擇柵極G2a(G2b)和第二選擇柵極G3a(G3b)電隔離。

進一步，作為其他的電極阻斷部形成工序，也可以做成如下：或者當?shù)谝贿x擇柵極G2a(G2b)和第二選擇柵極G3a(G3b)為P型時，使由N型的相反導電型電極阻斷層構(gòu)成的選擇柵極阻斷部13、14(15、16)夾著側(cè)壁隔片沿存儲器柵構(gòu)造體的一部分側(cè)壁形成，在第一選擇柵極G2a(G2b)與第二選擇柵極G3a(G3b)之間形成PNP接合結(jié)構(gòu)，通過相反偏壓使第一選擇柵極G2a(G2b)和第二選擇柵極G3a(G3b)電隔離。

另外，上述的實施方式中，例如，第1列的接觸器形成導電層10a、11a和選擇柵極阻斷部13、14只要能夠使與一接觸器形成導電層10a連續(xù)設置的第一選擇柵極G2a和與另一接觸器形成導電層11a連續(xù)設置的第二選擇柵極G3a電隔離，且能夠獨立地控制第一選擇柵極G2a和第二選擇柵極G3a，則可以形成在各種不同的位置。

例如，圖1所示的半導體集成電路裝置1的存儲器電路區(qū)域ER1中，對在一柵接觸和阻斷區(qū)域ER12各設置一個接觸器形成導電層10a和選擇柵極阻斷部13，在另一柵接觸和阻斷區(qū)域ER13中也各設置一個接觸器形成導電層11a和選擇柵極阻斷部14的情況進行了說明，但是，本發(fā)明并不限定于此，還可以在一柵接觸和阻斷區(qū)域ER12設置兩個接觸器形成導電層10a、11a，在所述兩個接觸器形成導電層10a、11a之間配置一個選擇柵極阻斷部13，并且在另一柵接觸和阻斷區(qū)域ER13設置一個選擇柵極阻斷部14。

即使此時，也可使與一接觸器形成導電層10a連續(xù)設置的第一選擇柵極G2a和與另一接觸器形成導電層11a連續(xù)設置的第二選擇柵極G3a電隔離，可獨立地控制第一選擇柵極G2a和第二選擇柵極G3a。

即，本發(fā)明的半導體集成電路裝置的制造方法中，即使設置兩個以上的接觸器形成導電層10a、11a、…時，只要在與各所述接觸器形成導電層10a、11a、…連續(xù)設置的選擇柵極彼此電隔離的位置形成選擇柵極阻斷部13、14、…即可。

順便說一下，作為上述實施方式的周邊電路18、19，除了適用形成在與存儲器單元3a、3b、3c、3d、3e、3f相同區(qū)域的讀出放大器、列譯碼器、行譯碼器等其他各種周邊電路(直接周邊電路)之外，還可以適用形成在與存儲器單元3a、3b、3c、3d、3e、3f不同區(qū)域的CPU、ASIC、輸入輸出電路等其他各種周邊電路。

附圖標記的說明

1：半導體集成電路裝置

3a、3b、3c、3d、3e、3f：存儲器單元

4a、4b：存儲器柵構(gòu)造體

5a、5b：第一選擇柵構(gòu)造體

6a、6b：第二選擇柵構(gòu)造體

13、14、15、16：選擇柵極阻斷部

G1a、G1b：存儲器柵極

G2a、G2b：第一選擇柵極

G3a、G3b：第二選擇柵極

EC：電荷存儲層

23a：下部柵絕緣膜

23b：上部柵絕緣膜

I1、I2：本征半導體層

Rev：相反導電型電極阻斷部

Rrla、Rrlb：抗蝕劑