本發(fā)明涉及半導(dǎo)體集成電路,以及更具體地,涉及具有鰭結(jié)構(gòu)的半導(dǎo)體器件及其制造工藝。
背景技術(shù):
隨著半導(dǎo)體工業(yè)在追求更高的器件密度、更高的性能和更低的成本的過程中進(jìn)入納米技術(shù)工藝節(jié)點,來自制造和設(shè)計問題的挑戰(zhàn)已經(jīng)引起了諸如鰭式場效應(yīng)晶體管(FinFET)的三維設(shè)計的發(fā)展。FinFET器件通常包括具有高高寬比的半導(dǎo)體鰭,并且在該半導(dǎo)體鰭中形成半導(dǎo)體晶體管器件的溝道和源極/漏極區(qū)域。在鰭結(jié)構(gòu)上方以及沿著鰭結(jié)構(gòu)的側(cè)面(例如,包裹)形成柵極,利用溝道和源極/漏極區(qū)域的增大的表面積的優(yōu)勢,以產(chǎn)生更快、更可靠和更易控制的半導(dǎo)體晶體管器件。在一些器件中,F(xiàn)inFET的源極/漏極(S/D)部分中的應(yīng)變材料(例如,利用硅鍺(SiGe)、碳化硅(SiC)和/或磷化硅(SiP))可以用于增強載流子遷移率。例如,施加至PMOS器件的溝道的壓縮應(yīng)力有利地增強溝道中的空穴遷移率。類似地,施加至NMOS器件的溝道的拉伸應(yīng)力有利地增強溝道中的電子遷移率。然而,在互補金屬氧化物半導(dǎo)體(CMOS)制造中實現(xiàn)這樣的部件和工藝存在挑戰(zhàn)。
技術(shù)實現(xiàn)要素:
本發(fā)明的實施例提供了一種制造包括FinFET的半導(dǎo)體器件的方法,所述方法包括:在襯底上方形成鰭結(jié)構(gòu),所述鰭結(jié)構(gòu)在第一方向上延伸并且包括上層,部分所述上層從隔離絕緣層暴露;在部分所述鰭結(jié)構(gòu)上方形成偽柵極結(jié)構(gòu),所述偽柵極結(jié)構(gòu)包括偽柵電極層和偽柵極介電層,所述偽柵極結(jié)構(gòu)在垂直于所述第一方向的第二方向上延伸;形成源極和漏極;在所述偽柵極結(jié)構(gòu)、所述鰭結(jié)構(gòu)和所述隔離絕緣層上方形成界面絕緣層;去除 所述偽柵電極層以使由所述偽柵極介電層覆蓋的所述上層暴露;使所述上層凹進(jìn)以產(chǎn)生由所述偽柵極介電層形成的凹槽,部分所述上層保留在所述凹槽的底部處;在所述凹槽中形成溝道層;去除所述偽柵極介電層;以及在所述溝道層上方形成柵極結(jié)構(gòu)。
本發(fā)明的另一實施例提供了一種制造包括FinFET的半導(dǎo)體器件的方法,所述方法包括:在襯底上方形成鰭結(jié)構(gòu),所述鰭結(jié)構(gòu)在第一方向上延伸并且包括上層,部分所述上層從隔離絕緣層暴露;在部分所述鰭結(jié)構(gòu)上方形成偽柵極結(jié)構(gòu),所述偽柵極結(jié)構(gòu)包括偽柵電極層和偽柵極介電層,所述偽柵極結(jié)構(gòu)在垂直于所述第一方向的第二方向上延伸;形成源極和漏極;在所述偽柵極結(jié)構(gòu)、所述鰭結(jié)構(gòu)和所述隔離絕緣層上方形成界面絕緣層;去除所述偽柵電極層以使由所述偽柵極介電層覆蓋的所述上層暴露;在暴露的偽柵極介電層上方形成硬掩模層;圖案化所述硬掩模層和所述偽柵極介電層以使所述上層的上表面暴露;使所述上層凹進(jìn)以產(chǎn)生由所述偽柵極介電層形成的凹槽,部分所述上層保留在所述凹槽的底部處;在所述凹槽中形成溝道層;去除所述硬掩模層和所述偽柵極介電層;以及在所述溝道層上方形成柵極結(jié)構(gòu)。
本發(fā)明的又一實施例提供了一種包括FinFET的半導(dǎo)體器件,包括:鰭結(jié)構(gòu),設(shè)置在襯底上方,所述鰭結(jié)構(gòu)在第一方向上延伸并且包括應(yīng)力源層以及設(shè)置在所述應(yīng)力源層上方的溝道層;柵極結(jié)構(gòu),包括柵電極層和柵極介電層,覆蓋部分所述鰭結(jié)構(gòu)并且在垂直于所述第一方向的第二方向上延伸;源極和漏極,均包括應(yīng)力源材料,其中,在所述應(yīng)力源層和所述溝道層之間的界面處的所述鰭結(jié)構(gòu)的側(cè)表面上未形成梯級。
附圖說明
當(dāng)結(jié)合附圖進(jìn)行閱讀時,從以下詳細(xì)描述可最佳理解本發(fā)明的各個方面。應(yīng)該強調(diào),根據(jù)工業(yè)中的標(biāo)準(zhǔn)實踐,各個部件未按比例繪制。實際上,為了清楚的討論,各個部件的尺寸可以任意地增大或減小。
圖1是用于制造具有鰭結(jié)構(gòu)(FinFET)的半導(dǎo)體FET器件的示例性工藝流程圖。
圖2至圖12示出了根據(jù)本發(fā)明的一個實施例的用于制造FinFET器件的示例性工藝。
圖13至圖16示出了根據(jù)本發(fā)明的另一個實施例的用于制造FinFET器件的示例性工藝。
圖17和圖18示出了根據(jù)本發(fā)明的另一個實施例的用于制造FinFET器件的示例性工藝。
具體實施方式
以下公開內(nèi)容提供了許多用于實現(xiàn)本發(fā)明的不同特征的不同實施例或?qū)嵗?。下面描述了組件和布置的具體實施例或?qū)嵗院喕景l(fā)明。當(dāng)然,這些僅僅是實例,而不旨在限制本發(fā)明。例如,元件的尺寸不限于公開的范圍或值,但可能依賴工藝條件和/或器件的期望的性質(zhì)。更多地,在以下描述中,在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接觸形成的實施例,并且也可以包括在第一部件和第二部件之間可以形成額外的部件,從而使得第一部件和第二部件可以不直接接觸的實例。為了簡單和清楚的目的,各個部件可以任意地以不同的比例繪制。
此外,為便于描述,在此可以使用諸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”和類似的空間相對術(shù)語,以描述如圖所示的一個元件或部件與另一個(或另一些)元件或部件的關(guān)系。除了圖中所示的方位外,空間相對術(shù)語旨在包括器件在使用或操作中的不同方位。裝置可以以其它方式定向(旋轉(zhuǎn)90度或在其它方位上),而本文使用的空間相對描述符可以同樣地作出相應(yīng)的解釋。此外,術(shù)語“由…制成”可以意味著“包括”或“由…組成”。
圖1是用于制造具有鰭結(jié)構(gòu)的半導(dǎo)體FET器件(FinFET)的示例性流程圖。該流程圖僅示出了用于FinFET器件的整個制造工藝的相關(guān)部分。應(yīng)該理解,在由圖1示出的工藝之前、期間和之后可以提供額外的操作,并且對于方法的額外實施例,可以替換或消除以下描述的一些操作。操作/工藝的順序可以互換。
在圖1的S101中,如圖2所示,在襯底10上方制造鰭結(jié)構(gòu)。圖2是 根據(jù)一個實施例的處于制造工藝的各個階段的一個階段的FinFET器件的示例性立體圖。
鰭結(jié)構(gòu)20形成在襯底10上方并且突出于隔離絕緣層50。在一個實施例中,每個鰭結(jié)構(gòu)20包括基層20B、中間層25和上層20A。在本實施例中,基層20B和上層20A包括硅,以及中間層25包括Si1-xGex,其中,x為0.1至0.9。在下文中,Si1-xGex可以簡稱為SiGe。在一些實施例中,中間層25是可選的。
根據(jù)一個實施例,為了制造鰭結(jié)構(gòu),在設(shè)置在襯底10上方的Si/SiGe/Si多層的堆疊件上方形成掩模層。掩模層通過例如熱氧化工藝和/或化學(xué)汽相沉積(CVD)工藝形成。襯底10是例如雜質(zhì)濃度在從約1×1015cm-3至約1×1018cm-3范圍內(nèi)的p-型硅襯底。在其他實施例中,襯底10是雜質(zhì)濃度在從約1×1015cm-3至約1×1018cm-3范圍內(nèi)的n-型硅襯底。Si/SiGe/Si的堆疊件的每層都通過外延生長形成。在一些實施例中,例如,掩模層包括墊氧化物(例如,氧化硅)層和氮化硅掩模層。
可選地,襯底10可以包括諸如鍺的另一元素半導(dǎo)體;化合物半導(dǎo)體,包括IV-IV族化合物半導(dǎo)體(諸如SiC和SiGe)、III-V族化合物半導(dǎo)體(諸如GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN,、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP);或它們的組合。在一個實施例中,襯底10是SOI(絕緣體上硅)襯底的硅層。當(dāng)使用SOI襯底時,鰭結(jié)構(gòu)可以突出于SOI襯底的硅層或可以突出于SOI襯底的絕緣層。在后一種情況下,SOI襯底的硅層用于形成鰭結(jié)構(gòu)。諸如非晶Si或非晶SiC的非晶襯底或諸如氧化硅的絕緣材料也可以用作襯底10。襯底10可以包括已適當(dāng)摻雜有雜質(zhì)(例如,p-型或n-型電導(dǎo)率)的各個區(qū)域。
墊氧化物層可以通過使用熱氧化或CVD工藝形成。氮化硅掩模層可以通過諸如濺射法的物理汽相沉積(PVD)、CVD、等離子體增強化學(xué)汽相沉積(PECVD)、常壓化學(xué)汽相沉積(APCVD)、低壓CVD(LPCVD)、高密度等離子體CVD(HDPCVD)、原子層沉積(ALD)和/或其它工藝形成。
在一些實施例中,墊氧化物層的厚度在從約2nm至約15nm的范圍內(nèi), 并且氮化硅掩模層的厚度在從約2nm至約50nm的范圍內(nèi)。在掩模層上方還形成掩模圖案。例如,掩模圖案為通過光刻操作形成的光刻膠圖案。
通過使用掩模圖案作為蝕刻掩模,形成了墊氧化物層和氮化硅掩模層的硬掩模圖案。在一些實施例中,硬掩模圖案的寬度在從約5nm至約40nm的范圍內(nèi)。在某些實施例中,硬掩模圖案的寬度在從約7nm至約12nm的范圍內(nèi)。
通過使用硬掩模圖案作為蝕刻掩模,通過使用干蝕刻方法和/或濕蝕刻方法的溝槽蝕刻將Si/SiGe/Si的堆疊件圖案化成鰭結(jié)構(gòu)20。鰭結(jié)構(gòu)20的高度在從約20nm至約300nm的范圍內(nèi)。在某些實施例中,鰭結(jié)構(gòu)20的高度在從約30nm至約60nm的范圍內(nèi)。當(dāng)鰭結(jié)構(gòu)的高度不均勻時,從襯底的高度可以從對應(yīng)于鰭結(jié)構(gòu)的平均高度的平面測量。鰭結(jié)構(gòu)20的寬度在從約7nm至約15nm的范圍內(nèi)。
在這個實施例中,塊狀硅晶圓用作襯底10。然而,在一些實施例中,其它類型的襯底可以用作襯底10。例如,絕緣體上硅(SOI)晶圓可以用作起始材料,并且SOI晶圓的絕緣層構(gòu)成襯底10以及SOI晶圓的硅層用于鰭結(jié)構(gòu)20。Si/SiGe/Si堆疊件的每層均被適當(dāng)?shù)負(fù)诫s。
如圖2所示,在X方向上延伸的三個鰭結(jié)構(gòu)20設(shè)置為在Y方向上彼此鄰近。然而,鰭結(jié)構(gòu)的數(shù)量不限于三個。數(shù)量可以是一個、兩個、四個、五個或更多。此外,一個或多個偽鰭結(jié)構(gòu)可以設(shè)置為鄰近鰭結(jié)構(gòu)20的兩側(cè)以提高圖案化工藝中的圖案保真度。在一些實施例中,鰭結(jié)構(gòu)20的寬度在從約5nm至約40nm的范圍內(nèi),以及在某些實施例中,鰭結(jié)構(gòu)20的寬度可以在從約7nm至約15nm的范圍內(nèi)。在一些實施例中,鰭結(jié)構(gòu)20的高度在從約100nm至約300nm的范圍內(nèi),以及在其它實施例中,鰭結(jié)構(gòu)20的高度可以在從約50nm至約100nm的范圍內(nèi)。在一些實施例中,鰭結(jié)構(gòu)20之間的間隔在從約5nm至約80nm的范圍內(nèi),以及在其它實施例中,鰭結(jié)構(gòu)20之間的間隔可以在從約7nm至約15nm的范圍內(nèi)。然而,本領(lǐng)域技術(shù)人員將認(rèn)識到,貫穿說明書列舉的尺寸和值僅僅是實例,并且可以改變以適應(yīng)不同規(guī)模的集成電路。
在這個實施例中,F(xiàn)inFET器件是p-型FinFET。然而,在此處公開的 技術(shù)也適用于n-型FinFET。
在形成鰭結(jié)構(gòu)20之后,在鰭結(jié)構(gòu)20上方形成隔離絕緣層50。
隔離絕緣層50包括一層或多層絕緣材料,例如,通過LPCVD(低壓化學(xué)汽相沉積)、等離子體CVD或可流動CVD形成的二氧化硅、氮氧化硅和/或氮化硅。在可流動CVD中,沉積可流動介電材料,而不是氧化硅。顧名思義,可流動介電材料可以在沉積期間“流動”以填充具有高高寬比的間隙或間隔。通常,各種化學(xué)物質(zhì)添加至含硅前體以允許沉積的膜流動。在一些實施例中,添加氮氫鍵。可流動介電前體(特別地,可流動氧化硅前體)的實例包括硅酸鹽、硅氧烷、甲基倍半硅氧烷(MSQ)、氫倍半硅氧烷(HSQ)、MSQ/HSQ、全氫硅氮烷(TCPS)、全氫-聚硅氮烷(PSZ)、正硅酸乙酯(TEOS)或諸如三甲硅烷基胺(TSA)的甲硅烷基胺。這些可流動氧化硅材料在多個操作工藝中形成。在沉積可流動膜之后,將可流動膜固化并且之后使可流動膜退火以去除不期望的元素以形成氧化硅。當(dāng)去除不期望的元素時,可流動膜致密和收縮。在一些實施例中,實施多個退火工藝。使可流動膜固化和退火多于一次??闪鲃幽た梢杂膳鸷?或磷摻雜。在一些實施例中,隔離絕緣層50可以由SOG、SiO、SiON、SiOCN或氟摻雜的硅酸鹽玻璃(FSG)的一層或多層形成。
在鰭結(jié)構(gòu)20上方形成隔離絕緣層50之后,實施平坦化操作以去除隔離絕緣層50的部分和掩模層(墊氧化物層和氮化硅掩模層)。平坦化操作可以包括化學(xué)機械拋光(CMP)和/或回蝕刻工藝。之后,如圖2所示,進(jìn)一步去除隔離絕緣層50以暴露鰭結(jié)構(gòu)20的上層20A。
在某些實施例中,可以使用濕蝕刻工藝實施部分地去除隔離絕緣層50,例如,通過將襯底浸在氫氟酸(HF)中。在另一個實施例中,可以使用干蝕刻工藝實施部分地去除隔離絕緣層50。例如,可以使用CHF3或BF3用作蝕刻氣體的干蝕刻工藝。
在形成隔離絕緣層50之后,可以實施例如退火工藝的熱工藝以提高隔離絕緣層50的質(zhì)量。在某些實施例中,通過在諸如N2、Ar或He環(huán)境的惰性氣體環(huán)境中在從約900℃至約1050℃的范圍內(nèi)的溫度下使用快速熱退火(RTA)實施熱工藝約1.5秒至約10秒。
在圖1的S102中,如圖3所示,在部分鰭結(jié)構(gòu)20上方形成偽柵極結(jié)構(gòu)40。圖3是根據(jù)一個實施例的處于制造工藝的各個階段的一個階段的FinFET器件的示例性立體圖。圖4是沿著圖3的線a-a的示例性截面圖。
在隔離絕緣層50和暴露的鰭結(jié)構(gòu)20A上方形成介電層和多晶硅層,以及之后實施圖案化操作以獲得包括由多晶硅制成的偽柵電極層45和偽柵極介電層30的偽柵極結(jié)構(gòu)40。在一些實施例中,多晶硅層的圖案化通過使用包括在氧化物層上方形成的氮化硅層的硬掩模實施。在其它實施例中,硬掩??梢园ㄔ诘飳由戏叫纬傻难趸鑼印螙艠O介電層30可以是通過CVD、PVD、ALD、電子束蒸發(fā)或其它合適的工藝形成的氧化硅。在一些實施例中,柵極介電層30可以包括氧化硅、氮化硅、氮氧化硅或高k電介質(zhì)的一層或多層。在一些實施例中,柵極介電層的厚度在從約5nm至約20nm的范圍內(nèi),在其它實施例中,柵極介電層的厚度在從約5nm至約10nm的范圍內(nèi)。
在一些實施例中,偽柵電極層45可以包括單層或多層結(jié)構(gòu)。偽柵電極層45可以是均勻或非均勻摻雜的摻雜多晶硅。偽柵電極層45可以使用諸如ALD、CVD、PVD、鍍或它們的組合的合適的工藝形成。在本實施例中,偽柵電極層45的寬度在從約30nm至約60nm的范圍內(nèi)。在一些實施例中,柵電極層的厚度在從約30nm至約50nm的范圍內(nèi)。
偽柵極結(jié)構(gòu)40還包括設(shè)置在偽柵電極45的兩個主側(cè)面上方的側(cè)壁絕緣層47。側(cè)壁絕緣層47可以包括氧化硅、氮化硅、氮氧化硅或其它合適的材料的一層或多層。側(cè)壁絕緣層47可以包括單層或多層結(jié)構(gòu)。側(cè)壁絕緣材料的毯狀層可以通過CVD、PVD、ALD或其它合適的技術(shù)形成。之后,對側(cè)壁絕緣材料實施各向異性蝕刻以在柵極結(jié)構(gòu)的兩個主側(cè)面上形成一對側(cè)壁絕緣層47。在一些實施例中,側(cè)壁絕緣層47的厚度在從約5nm至約30nm的范圍內(nèi),以及在其它實施例中,側(cè)壁絕緣層47的厚度在從約10nm至約20nm的范圍內(nèi)。
在圖1的S103中,如圖5所示,形成源極/漏極結(jié)構(gòu)。圖5是根據(jù)一個實施例的處于制造工藝的各個階段的一個階段的FinFET器件的示例性立體圖。
向下蝕刻未由偽柵極結(jié)構(gòu)40覆蓋的部分上層20A以形成凹進(jìn)部分。在一些實施例中,鰭結(jié)構(gòu)的上層20A蝕刻至基層20B的水平。
之后,在凹進(jìn)部分中形成適當(dāng)?shù)膽?yīng)變層60。在一些實施例中,應(yīng)變層包括多層(包括Si或SiGe)。在這個實施例中,在凹進(jìn)部分中外延形成Si。
在圖5中,應(yīng)變層60形成在隔離絕緣層50之上并且與鄰近的應(yīng)變層合并。然而,應(yīng)變層60可以不合并并且可以從相應(yīng)的凹進(jìn)部分單獨形成。應(yīng)變層60成為FinFET器件的源極或漏極。
在圖1的S104中,如圖6所示,去除偽柵電極45。圖6是根據(jù)一個實施例的處于制造工藝的各個階段的一個階段的沿著Y方向的示例性截面圖。
可以通過濕蝕刻和/或干蝕刻去除偽柵電極45的多晶硅。在偽柵電極45的蝕刻期間,應(yīng)變層60可以由諸如光刻膠、氮化硅或氧化硅的覆蓋層覆蓋。
在圖1的S105中,使鰭結(jié)構(gòu)20的上層20A凹進(jìn)。圖7和圖8是根據(jù)一個實施例的處于制造工藝的各個階段的沿著Y方向的示例性截面圖。
如圖7所示,通過使用例如各向異性干蝕刻去除覆蓋上層20A的頂面的偽柵極介電層30的頂部。
如圖8所示,將鰭結(jié)構(gòu)20的部分上層20A去除(向下凹進(jìn))至隔離絕緣層50的上表面下面。在一些實施例中,可以在約1毫托至10毫托的壓力下通過使用含氟氣體(例如,NF3)蝕刻偽柵極介電層30,以及可以在約200毫托至600毫托的壓力下通過使用含氟氣體(例如,NF3)、H2和惰性氣體(例如,Ar)蝕刻上層20A。
在一些實施例中,從隔離絕緣層50的上表面測量的凹槽的深度在從5nm至50nm的范圍內(nèi),以及在其它實施例中,凹槽的深度在從10nm至30nm的范圍內(nèi)。
在圖1的S106中,如圖9和圖10所示,形成溝道層70。圖9和圖10是根據(jù)一個實施例的處于制造工藝的各個階段的沿著Y方向的示例性截面圖。
如圖9所示,在通過去除鰭結(jié)構(gòu)20的部分上層20A形成的凹槽中形成溝道層70。在一個實施例中,溝道層70包括外延生長的SiGe。SiGe層的外延生長可以通過在從約500℃至約700℃范圍內(nèi)的溫度下以及在從約10托至約100托(約133Pa至約1333Pa)的范圍內(nèi)的壓力下使用SiH4和/或SiH2Cl2和GeH4作為源氣體來實施。SiGe溝道層70表示為Si1-xGex,其中,在一些實施例中,X在從約0.1至約0.9的范圍內(nèi),以及在其它實施例中,X在從約0.3至約0.5的范圍內(nèi)。溝道層可以包括諸如SiC、SiP、SiCP、GaAs、InGaAs、InP或GaN的化合物半導(dǎo)體的一層或多層。
在一些實施例中,SiGe溝道層70可以形成在與偽柵極介電層30相同的高度處,以及在其它實施例中,SiGe溝道層70可以形成在略低于偽柵極介電層30的高度。
因為SiGe溝道層70形成在由上層20A填充的間隔(凹槽)中,所以SiGe溝道層70的寬度基本與剩余的上層20A的寬度相同。在SiGe溝道層70和剩余的上層20A的界面處的側(cè)表面上,基本沒有梯級或不連續(xù)(以及,即使有,只有幾埃)。在一些實施例中,剩余的上層20A的厚度在從約1nm至約50nm的范圍內(nèi),以及可以在從約20nm至約40nm的范圍內(nèi)。
如圖10所示,通過例如濕蝕刻去除偽柵極介電層30,從而使得暴露SiGe溝道層70。如圖10所示,SiGe溝道層70的底部嵌入在隔離絕緣層50內(nèi)。相應(yīng)地,形成包括SiGe溝道層70、Si應(yīng)變層20A、SiGe層25和Si層20B的半導(dǎo)體鰭結(jié)構(gòu)。
在圖1的S107中,如圖11所示,形成覆蓋層80。圖11是根據(jù)一個實施例的處于制造工藝的各個階段的一個階段的沿著Y方向的示例性截面圖。在一些實施例中,可以不形成覆蓋層80。
在本發(fā)明的一個實施例中,覆蓋層80包括外延生長的Si或硅化合物(例如,SiC、SiP或SiCP)。當(dāng)由SiGe形成溝道層70時,覆蓋層80可以抑制鍺在隨后的熱操作中的擴散以及可以改進(jìn)溝道和柵極電介質(zhì)之間的界面結(jié)構(gòu)。Si覆蓋層80的外延生長可以通過在從約500℃至約700℃的范圍內(nèi)的溫度下以及在從約10托至約100托(約133Pa至約1333Pa)的范圍內(nèi)的壓力下使用SiH4和/或SiH2Cl2作為源氣體來實施。在一些實施例中, Si覆蓋層80的厚度在從0.1nm至50nm的范圍內(nèi),以及在其它實施例中,Si覆蓋層80的厚度在從約0.5nm至約2nm的范圍內(nèi)。Si覆蓋層80可以通過原子層沉積(ALD)方法形成。在某些實施例中,未形成覆蓋層80。
在圖1的S108中,如圖12所示,形成金屬柵極結(jié)構(gòu)。圖12是根據(jù)一個實施例的處于制造工藝的各個階段的一個階段的沿著Y方向的示例性截面圖。
在設(shè)置在溝道層70上方的界面層(未示出)上方形成柵極介電層90。在一些實施例中,界面層可以包括厚度在從0.2nm至1.5nm的氧化硅。氧化硅界面層可以通過氧化Si覆蓋層80形成。在其它實施例中,界面層的厚度在從約0.5nm至約1.0nm的范圍內(nèi)。柵極介電層90包括諸如氧化硅、氮化硅或高k介電材料的介電材料、其它合適的介電材料和/或它們的組合的一層或多層。高k介電材料的實例包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化鋯、氧化鋁、氧化鈦、二氧化鉿-氧化鋁(HfO2-Al2O3)合金、其它合適的高k介電材料和/或它們的組合。柵極介電層90通過例如化學(xué)汽相沉積(CVD)、物理汽相沉積(PVD)、原子層沉積(ALD)、高密度等離子體CVD(HDPCVD)、其它合適的方法和/或它們的組合形成。在一些實施例中,柵極介電層90的厚度在從約1nm至約10nm的范圍內(nèi),以及在其它實施例中,柵極介電層90的厚度可以在從約2nm至約7nm的范圍內(nèi)。在一些實施例中,柵極介電層90可以包括由二氧化硅制成的界面層。
如圖12所示,在柵極介電層90上方形成柵電極100。柵電極100包括諸如多晶硅、鋁、銅、鈦、鉭、鎢、鈷、鉬、氮化鉭、硅化鎳、硅化鈷、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金屬合金、其它合適的材料和/或它們的組合的任何合適的材料的一層或多層。
在本發(fā)明的某些實施例中,一個或多個功函調(diào)整層(未示出)可以介入在柵極介電層90和柵電極100之間。功函調(diào)整層由諸如TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC的單層或這些材料的兩層或更多的多層的導(dǎo)電材料制成。對于p-FinFET,TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC和Co的一種或多種可以用作功函調(diào)整層。
應(yīng)該理解,F(xiàn)inFET器件可以經(jīng)受進(jìn)一步的CMOS工藝以形成諸如接觸件/通孔、互連金屬層、介電層、鈍化層等的各個部件。
圖13至圖16示出了根據(jù)本發(fā)明的另一個實施例的用于制造FinFET器件的示例性工藝。
如圖13所示,在如圖6所示地去除偽柵電極45之后,在偽柵極介電層30上方形成硬掩模層110。圖13是根據(jù)一個實施例的處于制造工藝的各個階段的一個階段的沿著Y方向的示例性截面圖。
在本發(fā)明的一個實施例中,硬掩模層110包括金屬氮化物、金屬氮氧化物或金屬碳氮氧化物的一層或多層,諸如氮化鈦(TiN)、氮化硅(SiN)、SiCN、SiOCN、SiON或氮化鉭(TaN)。在這個實施例中,使用TiN。在一些實施例中,硬掩模層110的厚度在從約1nm至約5nm的范圍內(nèi),以及在其它實施例中,硬掩模層110的厚度在從約1nm至約3nm的范圍內(nèi)。硬掩模層110通過例如CVD、包括濺射的PVD、ALD、HDPCVD、其它合適的方法和/或它們的組合形成。
圖14是根據(jù)一個實施例的處于制造工藝的各個階段的一個階段的沿著Y方向的示例性截面圖。如圖14所示,通過使用例如干蝕刻去除覆蓋上層20A的頂面的偽柵極介電層30和硬掩模層110的頂部。因為鰭頂部的蝕刻速率快于鰭側(cè)面的蝕刻速率,因此基本僅去除鰭的頂部。
圖15是根據(jù)一個實施例的處于制造工藝的各個階段的一個階段的沿著Y方向的示例性截面圖。如圖15所示,類似于圖8,通過使用含氟氣體(例如,NF3)、H2和惰性氣體(例如,Ar)將鰭結(jié)構(gòu)20的部分上層20A去除(向下凹進(jìn))至隔離絕緣層50的上表面的下面。
圖16是根據(jù)一個實施例的處于制造工藝的各個階段的一個階段的沿著Y方向的示例性截面圖。如圖16所示,去除硬掩模層110。在本發(fā)明的一個實施例中,濕蝕刻用于去除TiN硬掩模層110。
在去除硬掩模層110之后,實施參照圖8至圖12描述的操作。
圖17和圖18示出了根據(jù)本發(fā)明另一個實施例的用于制造FinFET器件的示例性工藝。
圖17是根據(jù)一個實施例的處于制造工藝的各個階段的一個階段的沿 著Y方向的示例性截面圖。在如圖10所示地形成溝道層70之后,修整溝道層70以使溝道層70的寬度減小。當(dāng)溝道層70是SiGe時,使用例如NH4OH、H2O2和H2O的混合物實施濕蝕刻以修整溝道層70。在一些實施例中,通過這個濕蝕刻,SiGe溝道層70的寬度的減小量為約0.5nm至約5nm。在其它實施例中,減小量在從約1nm至約3nm的范圍內(nèi)。
如圖17所示,在減小溝道層70的寬度之后,類似于圖11,形成覆蓋層80。在這個實施例中,覆蓋層80是硅。
圖18是根據(jù)一個實施例的處于制造工藝的各個階段的一個階段的沿著Y方向的示例性截面圖。類似于圖12,形成金屬柵極結(jié)構(gòu)。
在這個實施例中,調(diào)整SiGe溝道層70的減小量和Si覆蓋層80的厚度,從而使得SiGe溝道層70的總寬度變成期望的寬度。
在此處描述的各個實施例或?qū)嵗峁┝顺浆F(xiàn)有技術(shù)的若干優(yōu)勢。例如,在本發(fā)明中,由于在形成源極/漏極之后形成SiGe溝道層,因此SiGe層不會經(jīng)受許多熱操作(例如,用于源極/漏極的外延生長等)。如果首先形成SiGe溝道層并且之后形成源極/漏極,則SiGe溝道層中的鍺可能擴散至偽柵電極(例如,多晶硅偽柵電極)內(nèi)。如果鍺擴散至多晶硅偽柵電極內(nèi),則在去除偽柵電極之后,多晶硅殘留物趨于保留在鰭結(jié)構(gòu)之間,這將降低FET的性能。此外,由于許多熱操作,SiGe溝道層的表面粗糙度趨于增加。SiGe溝道層的表面粗糙度(RMS)可以大于0.2nm。
然而,在本發(fā)明中,避免鍺通過偽柵極介電層擴散至偽多晶硅柵電極內(nèi)是可能的。此外,由于SiGe溝道層經(jīng)受較少的熱操作,保持SiGe溝道層的平滑表面是可能的。在一些實施例中,本發(fā)明中的SiGe溝道層的表面粗糙度(RMS)小于0.2nm,以及在其它實施例中,SiGe溝道層的表面粗糙度(RMS)可以小于0.15nm。此外,更精確地控制SiGe溝道層的寬度是可能的。
應(yīng)該理解,不是所有的優(yōu)勢都必需在這里討論,沒有特殊的優(yōu)勢對于所有實施例或?qū)嵗际切枰?,并且其它實施例或?qū)嵗梢蕴峁┎煌膬?yōu)勢。
根據(jù)本發(fā)明的一個方面,制造包括FinFET的半導(dǎo)體器件的方法包括在 襯底上方形成鰭結(jié)構(gòu)。鰭結(jié)構(gòu)在第一方向上延伸并且包括上層。部分上層從隔離絕緣層暴露。在部分鰭結(jié)構(gòu)上方形成偽柵極結(jié)構(gòu)。偽柵極結(jié)構(gòu)包括偽柵電極層和偽柵極介電層。偽柵極結(jié)構(gòu)在垂直于第一方向的第二方向上延伸。形成源極和漏極。在偽柵極結(jié)構(gòu)、鰭結(jié)構(gòu)和隔離絕緣層上方形成界面絕緣層。去除偽柵電極以使由偽柵極介電層覆蓋的上層暴露。使上層凹進(jìn)以產(chǎn)生由偽柵極介電層形成的凹槽。部分上層保留在凹槽的底部處。在凹槽中形成溝道層。去除偽柵極介電層。在溝道層上方形成柵極結(jié)構(gòu)。
在上述方法中,其中,所述溝道層包括化合物半導(dǎo)體。
在上述方法中,其中,所述溝道層包括Si1-xGex,其中,x為0.1至0.9。
在上述方法中,其中,所述溝道層包括化合物半導(dǎo)體,其中:所述鰭結(jié)構(gòu)的所述上層包括Si,以及所述溝道層設(shè)置在剩余的上層上。
在上述方法中,其中,所述溝道層包括化合物半導(dǎo)體,還包括形成覆蓋層以覆蓋所述溝道層,其中,在覆蓋所述溝道層的所述覆蓋層上方形成所述柵極結(jié)構(gòu)。
在上述方法中,其中,所述溝道層包括化合物半導(dǎo)體,還包括形成覆蓋層以覆蓋所述溝道層,其中,在覆蓋所述溝道層的所述覆蓋層上方形成所述柵極結(jié)構(gòu),其中,所述覆蓋層包括Si或硅化合物。
在上述方法中,其中,所述溝道層包括Si1-xGex,其中,x為0.1至0.9,其中,所述鰭結(jié)構(gòu)還包括:設(shè)置在所述上層下方的中間層;以及設(shè)置在所述中間層下方的基層。
在上述方法中,其中,所述溝道層包括Si1-xGex,其中,x為0.1至0.9,其中,所述鰭結(jié)構(gòu)還包括:設(shè)置在所述上層下方的中間層;以及設(shè)置在所述中間層下方的基層,所述中間層包括Si1-xGex或包含Si和Ge的化合物,其中,x為0.1至0.9。
在上述方法中,還包括:修整所述溝道層以減小所述溝道層的寬度;以及形成覆蓋層以覆蓋修整的溝道層,其中,所述柵極結(jié)構(gòu)形成在覆蓋所述修整的溝道層的所述覆蓋層上方。
根據(jù)本發(fā)明的另一個方面,制造包括FinFET的半導(dǎo)體器件的方法包括在襯底上方形成鰭結(jié)構(gòu)。鰭結(jié)構(gòu)在第一方向上延伸并且包括上層。部分上 層從隔離絕緣層暴露,在部分鰭結(jié)構(gòu)上方形成偽柵極結(jié)構(gòu)。偽柵極結(jié)構(gòu)包括偽柵電極層和偽柵極介電層。偽柵極結(jié)構(gòu)在垂直于第一方向的第二方向上延伸。形成源極和漏極。在偽柵極結(jié)構(gòu)、鰭結(jié)構(gòu)和隔離絕緣層上方形成界面絕緣層。去除偽柵電極以使由偽柵極介電層覆蓋的上層暴露。在暴露的偽柵極介電層上方形成硬掩模層。圖案化硬掩模層和偽柵極介電層以使上層的上表面暴露。使上層凹進(jìn)以產(chǎn)生由偽柵極介電層形成的凹槽。部分上層保留在凹槽的底部處。在凹槽中形成溝道層。去除硬掩模層和偽柵極介電層。在溝道層上方形成柵極結(jié)構(gòu)。
在上述方法中,其中,所述溝道層包括Si1-xGex或包含Si和Ge的化合物,其中,x為0.1至0.9。
在上述方法中,其中,所述溝道層包括Si1-xGex或包含Si和Ge的化合物,其中,x為0.1至0.9,其中:所述鰭結(jié)構(gòu)的所述上層包括Si或硅化合物,以及所述溝道層設(shè)置在剩余的上層上。
在上述方法中,其中,所述偽柵電極層包括多晶硅。
在上述方法中,其中,所述溝道層包括Si1-xGex或包含Si和Ge的化合物,其中,x為0.1至0.9,所述方法還包括形成覆蓋層以覆蓋所述溝道層,其中,在覆蓋所述溝道層的所述覆蓋層上方形成所述柵極結(jié)構(gòu)。
在上述方法中,其中,所述溝道層包括Si1-xGex或包含Si和Ge的化合物,其中,x為0.1至0.9,其中:所述鰭結(jié)構(gòu)的所述上層包括Si或硅化合物,以及所述溝道層設(shè)置在剩余的上層上,其中,所述鰭結(jié)構(gòu)還包括:設(shè)置在所述上層下方的中間層;以及設(shè)置在所述中間層下方的基層。
在上述方法中,還包括:修整所述溝道層以減小所述溝道層的寬度;以及形成覆蓋層以覆蓋修整的溝道層,其中,在覆蓋所述修整的溝道層的所述覆蓋層上方形成所述柵極結(jié)構(gòu)。
在上述方法中,其中,所述硬掩模層包括選自由金屬氮化物、金屬氮氧化物和金屬碳氮氧化物組成的組的至少一種。
根據(jù)本發(fā)明的另一個方面。包括FinFET的半導(dǎo)體器件包括設(shè)置在襯底上方的鰭結(jié)構(gòu)、柵極結(jié)構(gòu)以及源極和漏極。鰭結(jié)構(gòu)在第一方向上延伸并且包括應(yīng)力源層和設(shè)置在應(yīng)力源層上方的溝道層。柵極結(jié)構(gòu)包括柵電極層和 柵極介電層,柵極結(jié)構(gòu)覆蓋部分鰭結(jié)構(gòu),并且在垂直于第一方向的第二方向上延伸。每個源極和漏極都包括應(yīng)力源材料。在應(yīng)力源層和溝道層之間的界面處的鰭結(jié)構(gòu)的側(cè)表面上未形成梯級。
在上述半導(dǎo)體器件中,其中:所述應(yīng)力源層包括Si或硅化合物,以及所述溝道層包括Si1-xGex或包含Si和Ge的化合物,其中,x為0.1至0.9。
在上述半導(dǎo)體器件中,還包括覆蓋所述溝道層的覆蓋層。
上面概述了若干實施例的特征,使得本領(lǐng)域人員可以更好地理解本發(fā)明的方面。本領(lǐng)域人員應(yīng)該理解,他們可以容易地使用本發(fā)明作為基礎(chǔ)來設(shè)計或修改用于實施與本人所介紹實施例相同的目的和/或?qū)崿F(xiàn)相同優(yōu)勢的其他工藝和結(jié)構(gòu)。本領(lǐng)域技術(shù)人員也應(yīng)該意識到,這種等同構(gòu)造并不背離本發(fā)明的精神和范圍,并且在不背離本發(fā)明的精神和范圍的情況下,本文中他們可以做出多種變化、替換以及改變。