本發(fā)明是關(guān)于半導(dǎo)體結(jié)構(gòu)，并且更具體地說(shuō)，是關(guān)于用于電熔絲的靜電放電(ESD)保護(hù)結(jié)構(gòu)。

背景技術(shù)：

電熔絲是一種容許計(jì)算機(jī)芯片動(dòng)態(tài)實(shí)時(shí)再編程的技術(shù)。芯片制造商通過(guò)利用一組電熔絲，可容許芯片上的電路在芯片運(yùn)作時(shí)變化。此技術(shù)的主要應(yīng)用在于提供芯片內(nèi)效能調(diào)整。舉例而言，若某些子系統(tǒng)故障，或回應(yīng)所花的時(shí)間太長(zhǎng)，或消耗太多電力，芯片可通過(guò)“熔斷”(或編程)電熔絲，立刻變更其行為。

按照設(shè)計(jì)，電熔絲對(duì)大電流及電壓敏感，例如：1.5伏特(V)維持100納秒(ns)。舉例而言，通過(guò)強(qiáng)迫大電流通過(guò)電熔絲，可將電熔絲熔斷或編程；破壞電熔絲結(jié)構(gòu)，導(dǎo)致電開(kāi)路。在ESD事件期間，供應(yīng)器上的電壓會(huì)升高至數(shù)伏特的高位準(zhǔn)。由于產(chǎn)生編程啟用信號(hào)的控制電路及電路系統(tǒng)的供應(yīng)電壓在ESD事件期間未經(jīng)主動(dòng)供電，這些電路的輸出在ESD事件期間處于未界定狀態(tài)。這可能建立不希望的電熔絲編程條件。結(jié)果是，目前使用的電熔絲面臨到不理想的ESD事件期間可能出現(xiàn)的高電壓及電流將電熔絲編程的風(fēng)險(xiǎn)。

具體而言，在電熔絲電路(稱為Vf源)的供應(yīng)軌上的負(fù)脈沖期間，ESD電流主要會(huì)通過(guò)ESD裝置，然而，一些電路同時(shí)會(huì)通過(guò)電流源NFET的寄生本體/漏極二極管。正如應(yīng)認(rèn)識(shí)的是，NFET的電流源是用于驅(qū)使電流在編程電熔絲時(shí)通過(guò)電熔絲，但ESD事件期間通過(guò)電流源NFET的本體/漏極二極管的負(fù)脈沖也會(huì)通過(guò)電熔絲。這樣的電流可能破壞未編程的電熔絲。

技術(shù)實(shí)現(xiàn)要素：

在本發(fā)明的一方面中，一種結(jié)構(gòu)包括有效耦合至電熔絲的靜電放 電(ESD)保護(hù)結(jié)構(gòu)。該ESD保護(hù)結(jié)構(gòu)經(jīng)結(jié)構(gòu)化以防止因源于來(lái)源(source)的ESD事件而導(dǎo)致該電熔絲的非刻意編程。

在本發(fā)明的一方面中，一種結(jié)構(gòu)包括：電熔絲，該電熔絲連接于可能曝露至ESD來(lái)源的端點(diǎn)與當(dāng)出現(xiàn)ESD事件便具有寄生電流的FET網(wǎng)絡(luò)之間；耦合至該電熔絲的ESD保護(hù)結(jié)構(gòu)，該ESD保護(hù)結(jié)構(gòu)經(jīng)結(jié)構(gòu)化以防止源于該ESD來(lái)源的負(fù)脈沖非刻意編程；電源箝制器(power clamp)，該電源箝制器經(jīng)結(jié)構(gòu)化以通過(guò)將正脈沖電流放電來(lái)保護(hù)該電熔絲；以及與該電源箝制器并聯(lián)的二極管，該二極管經(jīng)結(jié)構(gòu)化以通過(guò)將負(fù)脈沖電流放電來(lái)保護(hù)該電熔絲。

在本發(fā)明的一方面中，一種方法包含：在ESD事件期間，使源于FET網(wǎng)絡(luò)的寄生電流自電熔絲轉(zhuǎn)向至順偏二極管，使得該電熔絲不會(huì)遭受非刻意編程。

附圖說(shuō)明

本發(fā)明是通過(guò)本發(fā)明的例示性具體實(shí)施例的非限制性實(shí)施例，參照注記的多個(gè)圖式，在以下的詳細(xì)說(shuō)明中予以說(shuō)明。

圖1為根據(jù)本發(fā)明的方面，展示具有二極管ESD保護(hù)結(jié)構(gòu)的電路。

圖2為根據(jù)本發(fā)明另外的方面，展示具有FET ESD保護(hù)結(jié)構(gòu)的電路。

圖3為根據(jù)本發(fā)明另外的方面，展示具有二極管ESD保護(hù)結(jié)構(gòu)的電路。

圖4為根據(jù)本發(fā)明另外的方面，展示具有二極管ESD保護(hù)結(jié)構(gòu)的電路。

圖5為根據(jù)本發(fā)明另外的方面，展示具有FET ESD保護(hù)結(jié)構(gòu)的電路。

具體實(shí)施方式

本發(fā)明是關(guān)于半導(dǎo)體結(jié)構(gòu)，并且更具體地說(shuō)，是關(guān)于用于電熔絲的靜電放電(ESD)保護(hù)結(jié)構(gòu)。更具體地說(shuō)，本發(fā)明是關(guān)于一種有效耦合至電熔絲以防止該電熔絲(例如：因ESD事件)非刻意編程的二極管(或FET)。有助益的是，本文中所述的電路系統(tǒng)，尤其鑒于電熔絲在 具有負(fù)電壓的ESD事件期間不再受應(yīng)力的事實(shí)，改善可靠度并且提升良率。此外，由于負(fù)電壓ESD事件因?qū)嵤┍疚闹兴龅碾娐废到y(tǒng)而不再是問(wèn)題，通過(guò)確認(rèn)NFET電流源的通道因確保Vgs＝0而未導(dǎo)通，可避免正ESD事件導(dǎo)致的電熔絲破壞。

本發(fā)明的結(jié)構(gòu)可使用若干不同工具以若干方式來(lái)制造。不過(guò)，一般來(lái)說(shuō)，所述方法及工具是用于形成微米及納米級(jí)尺寸的結(jié)構(gòu)。用于制造本發(fā)明的結(jié)構(gòu)的方法，即技術(shù)，已在集成電路(IC)技術(shù)獲得采用。舉例而言，所述結(jié)構(gòu)是建置在晶圓上，并且是在晶圓的頂部上通過(guò)光微影程序以圖案化材料膜的方式來(lái)實(shí)現(xiàn)。特別的是，制造所述結(jié)構(gòu)使用了三個(gè)基本建構(gòu)塊：(i)在襯底上沉積材料薄膜，(ii)通過(guò)光微影成像術(shù)在膜的頂部上涂敷圖型化掩膜，以及(iii)選擇性地對(duì)該掩膜進(jìn)行膜的蝕刻。

圖1為根據(jù)本發(fā)明的方面，展示具有ESD保護(hù)結(jié)構(gòu)的電路。在圖1中，電路100包括ESD保護(hù)結(jié)構(gòu)，該ESD保護(hù)結(jié)構(gòu)包含與電熔絲110并聯(lián)的二極管105。在具體實(shí)施例中，電熔絲110與二極管105的兩端點(diǎn)為共用的端點(diǎn)，所述端點(diǎn)其中一個(gè)直接耦合至Vf源115(ESD端點(diǎn))。在具體實(shí)施例中，二極管105會(huì)確?？绮茧娙劢z110的電壓在Vf源115上的負(fù)脈沖期間遭受箝制。更具體地說(shuō)，在ESD事件期間，二極管105可以是順偏(forward biased)，使得來(lái)自FET網(wǎng)絡(luò)120的寄生電流不會(huì)非刻意編程該電熔絲110。這樣的優(yōu)點(diǎn)是通過(guò)使電流自電熔絲110通過(guò)二極管105轉(zhuǎn)向至ESD接墊(例如：Vf源115)來(lái)完成。在正常操作期間，二極管110是逆偏(reverse biased)并且不會(huì)影響使用。

電路100更包括與電源箝制器130并聯(lián)的二極管125。二極管125較佳是大于二極管105，并且會(huì)吸收源自于Vf源115的大多數(shù)負(fù)ESD事件；也就是說(shuō)，二極管125會(huì)在源自于Vf源115的負(fù)脈沖期間，通過(guò)接通電熔絲110上的電流并使該電流停留在低位準(zhǔn)來(lái)保護(hù)電熔絲110。不過(guò)，二極管105具備足以確保來(lái)自FET網(wǎng)絡(luò)120可流經(jīng)電熔絲110的任何寄生電流低于其閾值(例如：低于1.5伏特或不會(huì)編程電熔絲110的電壓)的大小，例如：寬度約5微米。按照這種方式，電熔絲110不會(huì)因出現(xiàn)于Vf源115的負(fù)ESD事件而熔斷(例如：不會(huì)因ESD事件而遭受編程)，該負(fù)ESD事件可自FET網(wǎng)絡(luò)120通過(guò)作為寄生電流。 在具體實(shí)施例中，電源箝制器130用于通過(guò)將正脈沖電流放電來(lái)保護(hù)電熔絲110。電路100更包括GND 135及多個(gè)總線電阻140。

應(yīng)認(rèn)識(shí)的是，二極管105的其它電壓閾值及參數(shù)有在本發(fā)明的考量范圍內(nèi)。因此，二極管105的大小及其電流容量在本文中是提供作為說(shuō)明性、非限制性實(shí)施例。舉例而言，在具體實(shí)施例中，二極管105可具備任何適當(dāng)大小，例如，大到足以承載流自FET網(wǎng)絡(luò)120(寄生二極管)的電流，以致僅低電壓才施加至電熔絲110，例如：不會(huì)編程電熔絲110的電壓。

圖2根據(jù)本發(fā)明另外的方面，展示具有ESD保護(hù)結(jié)構(gòu)的電路。在圖2中，電路100'包括ESD保護(hù)結(jié)構(gòu)，該ESD保護(hù)結(jié)構(gòu)包含與電熔絲110并聯(lián)的FET 105'。電路100'包括圖1的電路100的其余組件，例如：與電源箝制器130并聯(lián)的二極管125、GND 135及多個(gè)總線電阻140。

在具體實(shí)施例中，F(xiàn)ET 105'可以是具有低接通電壓的裝置，其中FET 105'的柵極連接至來(lái)源，例如：Vf源115(ESD端點(diǎn))。使用FET 105'的優(yōu)點(diǎn)在于接通電壓(Vt)可經(jīng)選擇，并且可低于正規(guī)二極管。在具體實(shí)施例中，F(xiàn)ET 105'會(huì)確保跨布電熔絲110的電壓在Vf源115上的負(fù)脈沖期間遭受箝制。更具體地說(shuō)，在ESD事件期間，來(lái)自FET網(wǎng)絡(luò)120的寄生電流會(huì)通過(guò)FET 105'，確保電熔絲110不遭受非刻意編程。本技術(shù)領(lǐng)域技術(shù)人員將會(huì)認(rèn)識(shí)的是，雖然圖1展示二極管而圖2展示N型FET，其它諸如肖特基(Schottky)二極管、PIN二極管、及P型FET等裝置仍可用于達(dá)到同上效益，并且是在本發(fā)明的范疇內(nèi)。

圖3根據(jù)本發(fā)明另外的方面，展示具有ESD保護(hù)結(jié)構(gòu)的電路。在圖3中，電路100”包括ESD保護(hù)結(jié)構(gòu)，該ESD保護(hù)結(jié)構(gòu)包含與電熔絲110串聯(lián)的二極管105”。電路100”包括圖1的電路100的其余組件，例如：與電源箝制器130并聯(lián)的二極管125、GND 135及多個(gè)總線電阻140。

仍請(qǐng)參閱圖3，在一項(xiàng)具體實(shí)施例中，二極管105”具有直接耦合至Vf源115(ESD端點(diǎn))的端點(diǎn)，其中該二極管的陰極端點(diǎn)直接連接至電熔絲110的端點(diǎn)。在這項(xiàng)實(shí)施例中，二極管105”置放在電熔絲110上面，使得二極管的陰極有效耦合至電熔絲的陽(yáng)極。在另一具體實(shí)施例中，二極管105”可置放在電熔絲110下面，使得電熔絲的陰極有 效連接至二極管的陽(yáng)極，在這種情況下，二極管105”的端點(diǎn)同時(shí)直接耦合至電熔絲110及FET網(wǎng)絡(luò)120，例如：陰極端點(diǎn)連接至FET網(wǎng)絡(luò)120，而其陽(yáng)極端點(diǎn)連接至電熔絲。

在二極管105”的端點(diǎn)直接耦合至Vf源115的具體實(shí)施例中，二極管105”會(huì)阻隔電流自負(fù)ESD脈沖(源自于Vf源115)流經(jīng)電熔絲110。也就是說(shuō)，二極管105”在ESD事件期間為逆偏，防止電壓跨布電熔絲110高于其閾值形成。然而，在正常操作時(shí)，二極管105”會(huì)降低曝露至電熔絲110的電壓，因此，需要更大的電流源或更大的Vf源電壓。正如本技術(shù)領(lǐng)域技術(shù)人員應(yīng)認(rèn)識(shí)的是，二極管105”在正常操作下為順偏。

類似的是，在二極管105”的端點(diǎn)同時(shí)直接耦合至電熔絲110及FET網(wǎng)絡(luò)120的情況下，二極管105”在ESD事件期間會(huì)逆偏，并且會(huì)確保來(lái)自FET網(wǎng)絡(luò)120的寄生電流會(huì)遭受阻隔，而不會(huì)非刻意編程電熔絲110。如本文中已說(shuō)明者，二極管105”可設(shè)計(jì)成具有某些大小及電流容量，用以在正常操作期間承載所欲編程電流。

圖4根據(jù)本發(fā)明另外的方面，展示具有ESD保護(hù)結(jié)構(gòu)的電路。在圖4中，電路100”'包括ESD保護(hù)結(jié)構(gòu)，該ESD保護(hù)結(jié)構(gòu)包含與多個(gè)電熔絲110(例如：一排(a bank of)電熔絲110)串聯(lián)的二極管105”。如圖3的具體實(shí)施例，二極管105”會(huì)阻隔電流自負(fù)ESD脈沖(源自于Vf源115)流經(jīng)電熔絲110。也就是說(shuō)，二極管105”在ESD事件期間為逆偏，防止電壓跨布電熔絲110高于其閾值形成。

正如本技術(shù)領(lǐng)域技術(shù)人員應(yīng)認(rèn)識(shí)的是，二極管105”在正常操作下為順偏。此外，在正常操作時(shí)，二極管105”會(huì)降低曝露至電熔絲110的電壓，因此，需要更大的電流源或更大的Vf源電壓。電路100”'更包括圖1的電路100的其余組件，例如：與電源箝制器130并聯(lián)的二極管125、GND 135及多個(gè)總線電阻140。

圖5根據(jù)本發(fā)明另外的方面，展示具有ESD保護(hù)結(jié)構(gòu)的電路。在圖5中，電路100””包括ESD保護(hù)結(jié)構(gòu)，該ESD保護(hù)結(jié)構(gòu)包含與電熔絲110串聯(lián)的FET 105”'。在具體實(shí)施例中，F(xiàn)ET 105”'的端點(diǎn)直接耦合至Vf源115(ESD端點(diǎn))，而另一端點(diǎn)(例如：漏極)連接至電熔絲110。在這項(xiàng)實(shí)施例中且在Vf源115的負(fù)脈沖期間，F(xiàn)ET 105”'會(huì) 阻隔ESD電流通過(guò)電熔絲110。此外，使用FET 105”'的優(yōu)點(diǎn)在于接通電壓(Vt)可經(jīng)選擇，并且可低于正規(guī)二極管。電路100””更包括圖1的電路100的其余組件，例如：與電源箝制器130并聯(lián)的二極管125、GND 135及多個(gè)總線電阻140。在具體實(shí)施例中，F(xiàn)ET 105”'可用肖特基二極管或PIN二極管來(lái)取代。

上述(一個(gè)或多個(gè))方法用于制造集成電路芯片。產(chǎn)生的集成電路芯片可由制造商以空白晶圓形式(也就是說(shuō)，具有多個(gè)未封裝芯片的單一晶圓)、裸晶粒、或已封裝形式進(jìn)行分配。在已封裝的例子中，芯片是嵌裝于單一芯片封裝(諸如塑膠載體，具有黏貼至主機(jī)板或其它更高階載體的引線)中，或多芯片封裝(諸如具有表面互連或埋置型互連任一個(gè)或兩個(gè)的陶瓷載體)中。在任一例子中，該芯片接著與其它芯片、離散電路元件、及/或其它信號(hào)處理裝置整合成下列的部分(a)諸如主機(jī)板的中間產(chǎn)品或(b)最終產(chǎn)品。最終產(chǎn)品可以是包括集成電路芯片的任何產(chǎn)品，范圍涵蓋玩具及其它低階應(yīng)用至具有顯示器、鍵盤(pán)或其它輸入裝置、及中央處理器的進(jìn)階計(jì)算機(jī)產(chǎn)品。

本發(fā)明的各項(xiàng)具體實(shí)施例已為了說(shuō)明而介紹，但不是意味著窮舉或受限于所揭示的具體實(shí)施例。許多修改及變例對(duì)本技術(shù)領(lǐng)域技術(shù)人員將會(huì)顯而易見(jiàn)，但不會(huì)脫離所述具體實(shí)施例的范疇及精神。本文中選用的術(shù)語(yǔ)是為了最佳闡釋具體實(shí)施例的原理、實(shí)際應(yīng)用、或?qū)κ袌?chǎng)現(xiàn)有技術(shù)的技術(shù)改進(jìn)，或是為了讓本技術(shù)領(lǐng)域技術(shù)人員能夠理解本文中所揭示的具體實(shí)施例。