技術(shù)領(lǐng)域

本發(fā)明實(shí)施例涉及高注入溝道半導(dǎo)體器件及其制造方法。

背景技術(shù)：

在追求更高的器件密度、更高的性能和更低的成本中，隨著半導(dǎo)體工業(yè)已經(jīng)進(jìn)入到納米技術(shù)工藝節(jié)點(diǎn)，來(lái)自制造和設(shè)計(jì)問(wèn)題的挑戰(zhàn)已經(jīng)導(dǎo)致了諸如鰭式場(chǎng)效應(yīng)晶體管(FinFET)的三維設(shè)計(jì)的發(fā)展。FinFET器件通常包括具有高縱橫比的半導(dǎo)體鰭并且在半導(dǎo)體鰭中形成半導(dǎo)體晶體管器件的溝道和源極/漏極區(qū)。利用溝道和源極/漏極區(qū)的增大的表面面積的優(yōu)勢(shì)，沿著鰭結(jié)構(gòu)的側(cè)面并且在鰭結(jié)構(gòu)的側(cè)面上方(如，圍繞)形成柵極，以產(chǎn)生更快、更可靠和更好控制的半導(dǎo)體晶體管器件。在一些器件中，例如，F(xiàn)inFET的源極/漏極(S/D)部分中的應(yīng)變材料使用硅鍺(SiGe)、磷化硅(SiP)或碳化硅(SiC)可以用于增強(qiáng)載流子遷移率。

技術(shù)實(shí)現(xiàn)要素：

根據(jù)本發(fā)明的一個(gè)實(shí)施例，提供了一種用于制造包括上部溝道注入溝道晶體管的半導(dǎo)體器件的方法，包括：在襯底上方形成在第一方向上延伸的一個(gè)或多個(gè)鰭，其中，所述一個(gè)或多個(gè)鰭包括沿著所述第一方向的第一區(qū)域和位于所述第一區(qū)域的兩側(cè)上的沿著所述第一方向的第二區(qū)域，在所述鰭的所述第一區(qū)域的上部中而不在所述第二區(qū)域中以及不在所述鰭的所述第一區(qū)域的下部中執(zhí)行摻雜劑的淺注入；在所述鰭的所述第一區(qū)域上面 形成在垂直于所述第一方向的第二方向上延伸的柵極結(jié)構(gòu)；以及在所述鰭的所述第二區(qū)域上形成源極/漏極，從而形成上部溝道注入溝道晶體管。

根據(jù)本發(fā)明的另一實(shí)施例，還提供了一種包括至少一個(gè)上部溝道注入晶體管的半導(dǎo)體器件，所述上部溝道注入晶體管包括：在第一方向上延伸的一個(gè)或多個(gè)鰭，位于襯底上方，其中，所述一個(gè)或多個(gè)鰭包括沿著所述第一方向的第一區(qū)域和位于所述第一區(qū)域的任一側(cè)上的沿著所述第一方向的第二區(qū)域，所述第一區(qū)域包含位于所述鰭的所述第一區(qū)域的上部中而不位于所述鰭的所述第一區(qū)域的下部中的摻雜劑；在垂直于所述第一方向的第二方向上延伸的柵極結(jié)構(gòu)，位于所述鰭的所述第一區(qū)域上面；以及源極/漏極，形成在所述鰭的所述第二區(qū)域上。

根據(jù)本發(fā)明的另一實(shí)施例，還提供了一種Gilbert單元混頻器，包括：彼此電連接的多個(gè)晶體管，其中，所述晶體管的至少一個(gè)是上部溝道注入晶體管，所述上部溝道注入晶體包括：在第一方向上延伸的一個(gè)或多個(gè)鰭，位于襯底上方；其中，所述一個(gè)或多個(gè)鰭包括沿著所述第一方向的第一區(qū)域和位于所述第一區(qū)域的任一側(cè)上的沿著所述第一方向的第二區(qū)域，所述第一區(qū)域包含位于所述鰭的所述第一區(qū)域的上部中而不位于所述鰭的所述第一區(qū)域的下部中的摻雜劑；在垂直于所述第一方向的第二方向上延伸的柵極結(jié)構(gòu)，位于所述鰭的所述第一區(qū)域上面；源極/漏極，形成在所述鰭的所述第二區(qū)域上。

附圖說(shuō)明

當(dāng)結(jié)合附圖進(jìn)行閱讀時(shí)，根據(jù)下面詳細(xì)的描述可以更好地理解本發(fā)明的各個(gè)方面。應(yīng)該強(qiáng)調(diào)的是，根據(jù)工業(yè)中的標(biāo)準(zhǔn)實(shí)踐，各種部件沒(méi)有被按比例繪制并且僅僅用于說(shuō)明的目的。實(shí)際上，為了清楚的討論，各種部件的尺寸可以被任意增加或減少。

圖1是根據(jù)本發(fā)明的實(shí)施例的用于制造具有鰭結(jié)構(gòu)的半導(dǎo)體FET器件(FinFET)的示例性工藝流程圖。

圖2至圖16示出了根據(jù)本發(fā)明的實(shí)施例的用于制造半導(dǎo)體器件的示例性方法和半導(dǎo)體器件。

圖17A至圖17B示出了根據(jù)本發(fā)明的實(shí)施例的混頻電路。

圖18A至圖21示出了根據(jù)本發(fā)明的實(shí)施例的制造掩埋溝道鰭的示例性方法。

圖22示出了根據(jù)本發(fā)明的實(shí)施例的包括混頻電路的裝置。

圖23A至圖23B是示出了根據(jù)本發(fā)明的包括FinFET的器件的閃爍噪聲的示圖。

圖24A至圖24B是示出了根據(jù)本發(fā)明的包括FinFET的器件的柵極電壓與漏極電流之間關(guān)系的示圖。

具體實(shí)施方式

應(yīng)當(dāng)理解，以下公開(kāi)內(nèi)容提供了許多不同實(shí)施例或?qū)嵗?，用于?shí)現(xiàn)本發(fā)明的不同特征。以下將描述組件和布置的特定實(shí)例以簡(jiǎn)化本發(fā)明。當(dāng)然，這些僅是實(shí)例并且不意欲限制本發(fā)明。例如，元件的尺寸不限制于公開(kāi)的范圍或數(shù)值，但是可以取決于工藝條件和/或期望的器件性能。此外，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接觸的實(shí)施例，也可以包括形成在第一部件和第二部件之間的附加部件使得第一部件和第二部件不直接接觸的實(shí)施例。為了簡(jiǎn)化和清楚，可以以不同的尺寸任意地繪制各個(gè)部件。

此外，為了便于描述，本文中可以使用諸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等空間關(guān)系術(shù)語(yǔ)以描述如圖所示的一個(gè)元件或部件與另一元件或部件的關(guān)系。除圖中所示的方位之外，空間關(guān)系術(shù)語(yǔ)意欲包括使用或操作過(guò)程中的器件的不同的方位。裝置可以以其它方式定位(旋轉(zhuǎn)90度或在其他方位)，并且在本文中使用的空間關(guān)系描述符可同樣地作相應(yīng)地解釋。另外，術(shù)語(yǔ)“由...制成”可以意為“包括”或者“由...組成”。

FinFET器件具有比塊狀CMOS器件更大的閃爍噪聲。模擬/RF電路需要更低噪聲和更高線性度的MOS器件。本發(fā)明涉及提供更低噪聲和更高線性度的MOS器件的晶體管。

得益于本發(fā)明的一個(gè)或多個(gè)實(shí)施例的器件的實(shí)例是半導(dǎo)體器件。例如， 這樣的器件是FinFET器件。例如，F(xiàn)inFET器件可以是包括P型金屬氧化物半導(dǎo)體(PMOS)FinFET器件和N型金屬氧化物半導(dǎo)體(NMOS)FinFET器件的互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)器件。特別地，Gilbert單元混頻器可以得益于本發(fā)明。以下公開(kāi)內(nèi)容將包括FinFET實(shí)例來(lái)說(shuō)明本應(yīng)用的各個(gè)實(shí)施例。然而，應(yīng)該理解，除了權(quán)利要求中特別聲明，本申請(qǐng)不應(yīng)限制于特定類型的器件。

圖1示出了根據(jù)本發(fā)明的實(shí)施例的用于制造具有鰭結(jié)構(gòu)的半導(dǎo)體FET器件(FinFET)的示例性方法。示例性方法100包括在襯底上方形成一個(gè)或多個(gè)鰭的操作102和將摻雜劑注入一個(gè)或多個(gè)鰭的操作104。在注入操作之后，執(zhí)行在一個(gè)或多個(gè)鰭上方形成柵極結(jié)構(gòu)的操作106。在操作108中，在柵極結(jié)構(gòu)的任一側(cè)上的一個(gè)或多個(gè)鰭上形成源極/漏極。

如圖2所示，根據(jù)一個(gè)實(shí)施例，為了制造一個(gè)或多個(gè)鰭，在襯底12上方形成掩模層14。例如，通過(guò)熱氧化工藝和/或化學(xué)汽相沉積(CVD)工藝形成掩模層14。例如，襯底12是具有在大約1×10¹⁵cm^-3至大約2×10¹⁵原子/立方厘米的范圍內(nèi)的雜質(zhì)濃度的P型硅襯底。在其他的實(shí)施例中，襯底12是具有在大約1×10¹⁵cm^-3至大約2×10¹⁵原子/立方厘米的范圍內(nèi)的雜質(zhì)濃度的N型硅襯底。例如，在一些實(shí)施例中，掩模層14包括焊盤氧化物(如，氧化硅)層16和氮化硅掩模層18。

可選地，襯底12可以包括其他元素半導(dǎo)體，諸如鍺；化合物半導(dǎo)體，包括諸如SiC和SiGe的IV-IV族化合物半導(dǎo)體、諸如GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP的III-V族化合物半導(dǎo)體；或它們的組合。在一個(gè)實(shí)施例中，襯底12是SOI(絕緣體上硅)襯底的硅層。當(dāng)使用SOI襯底時(shí)，鰭可以從SOI襯底的硅層突出或可以從SOI襯底的絕緣層突出。在后者的情況下，SOI襯底的硅層用于形成鰭。諸如非晶Si或非晶SiC的非晶襯底或諸如氧化硅的絕緣材料也可以用作襯底12。襯底12可以包括已適當(dāng)?shù)負(fù)诫s雜質(zhì)(例如，P型或N型導(dǎo)電性)的各種區(qū)域。

可以通過(guò)使用熱氧化或CVD工藝形成焊盤氧化物層16?？梢酝ㄟ^(guò)物理汽相沉積(PVD)(諸如濺射方法)、CVD、等離子體增強(qiáng)的化學(xué)汽相 沉積(PECVD)、常壓化學(xué)汽相沉積(APCVD)、低壓CVD(LPCVD)、高密度等離子體CVD(HDPCVD)、原子層沉積(ALD)和/或其他工藝形成氮化硅掩模層18。

在一些實(shí)施例中，焊盤氧化物層16的厚度在大約2nm至大約15nm的范圍內(nèi)，并且氮化硅掩模層18的厚度在大約2nm至大約50nm的范圍內(nèi)。還在掩模層14上方形成掩模圖案20。例如，掩模圖案20是通過(guò)光刻操作形成的抗蝕劑圖案。

通過(guò)將掩模圖案20用作蝕刻掩模，形成焊盤氧化物層16和氮化硅掩模層18的硬掩模圖案。在一些實(shí)施例中，硬掩模圖案的寬度在約5nm至約40nm的范圍內(nèi)。在特定實(shí)施例中，硬掩模圖案的寬度在大約7nm至大約12nm的范圍內(nèi)。

如圖3所示，通過(guò)將掩模圖案用作蝕刻掩模，通過(guò)使用干蝕刻方法和/或濕蝕刻方法的蝕刻溝槽將襯底12圖案化為多個(gè)鰭24以形成溝槽26。鰭24的高度在大約20nm至大約300nm的范圍內(nèi)。在特定實(shí)施例中，該高度在大約30nm至大約60nm的范圍內(nèi)。當(dāng)鰭24的高度不統(tǒng)一時(shí)，可以從對(duì)應(yīng)于鰭24的平均高度的平面測(cè)量距襯底的高度。每一個(gè)鰭24的寬度都在大約7nm至大約15nm的范圍內(nèi)。

在該實(shí)施例中，塊狀硅晶圓用作襯底12。然而，在一些實(shí)施例中，其他類型的襯底可用作襯底12。例如，絕緣體上硅(SOI)晶圓可用作起始材料，并且SOI晶圓的絕緣層構(gòu)成襯底12，并且SOI晶圓的硅層用于鰭24。

如圖3所示，在襯底12上方設(shè)置八個(gè)鰭24。然而，鰭的數(shù)量不限于八個(gè)?？梢灾挥幸粋€(gè)鰭或八個(gè)以上鰭。另外，可以鄰近鰭的側(cè)部設(shè)置一個(gè)或多個(gè)偽鰭以在圖案化工藝中改進(jìn)圖案保真度。在一些實(shí)施例中，每一個(gè)鰭24的寬度都在大約5nm至大約40nm的范圍內(nèi)，并且在特定實(shí)施例中，可以在大約7nm至大約15nm的范圍內(nèi)。在一些實(shí)施例中，鄰近的鰭之間的溝槽26的寬度在大約5nm至大約80nm的范圍內(nèi)，并且在其他的實(shí)施例中，可以在大約7nm至大約15nm的范圍內(nèi)。然而，本領(lǐng)域的技術(shù)人員將理解，通篇說(shuō)明書中所列的尺寸和值僅是示例性的，并且可以改變以適合于不同規(guī)模的集成電路。

在特定的實(shí)施例中，F(xiàn)inFET器件是P型FinFET，而在其他的實(shí)施例，器件是N型器件，這取決于源極/漏極和溝道中所使用的摻雜劑類型。

如圖4所示，在形成鰭24之后，在鰭24之間的溝槽26中以及在鰭24上方形成隔離絕緣層22，從而使得鰭24掩埋在隔離絕緣層22中。隔離絕緣層22還稱為淺溝槽絕緣層(STI)。

隔離絕緣層22包括通過(guò)LPCVD(低壓化學(xué)汽相沉積)、等離子體CVD或可流動(dòng)CVD形成的一層或多層絕緣材料，諸如氧化硅、氮氧化硅或氮化硅。在可流動(dòng)CVD中，沉積可流動(dòng)介電材料，而不是氧化硅。正如它們的名字所表明的，可流動(dòng)介電材料在沉積期間可以“流動(dòng)”以填充具有高縱橫比的間隙或空間。通常，將各種化學(xué)物質(zhì)加入到含硅前體以允許沉積的膜流動(dòng)。在一些實(shí)施例中，添加氮?dú)滏I合物?？闪鲃?dòng)介電前體的實(shí)例，特別地可流動(dòng)氧化硅前體的實(shí)例包括硅酸鹽、硅氧烷、甲基倍半硅氧烷(MSQ)、氫倍半硅氧烷(HSQ)、MSQ/HSQ、全氫硅氮烷(TCPS)、全氫聚硅氮烷(PSZ)、正硅酸乙酯(TEOS)或甲硅烷基胺，諸如三甲硅烷基胺(TSA)。在多操作工藝中形成這些可流動(dòng)氧化硅材料。在沉積可流動(dòng)膜之后，對(duì)可流動(dòng)膜進(jìn)行固化和然后退火以去除非期望的元素以形成氧化硅。當(dāng)去除非期望的元素后，可流動(dòng)膜變得致密和收縮。在一些實(shí)施例中，進(jìn)行多個(gè)退火工藝。固化可流動(dòng)膜，并且進(jìn)行不止一次的退火?？闪鲃?dòng)膜可以摻雜有硼和/或磷。在一些實(shí)施例中，隔離絕緣層22可以由以下材料的一層或多層形成：SOG、SiO、SiON、SiOCN和/或氟摻雜的硅酸鹽玻璃(FSG)。

執(zhí)行平坦化操作以去除隔離絕緣層22的一部分。如圖5所示，平坦化操作可以包括化學(xué)機(jī)械拋光(CMP)和/或回蝕刻工藝。

如圖6所示，可以去除掩模層14，并且還去除隔離絕緣層22的上部，從而暴露鰭24的溝道區(qū)域(上部)。

在特定實(shí)施例中，可以使用合適的蝕刻工藝來(lái)執(zhí)行掩模層14的去除和部分地去除隔離絕緣層22。例如，可以通過(guò)濕蝕刻工藝去除掩模層14，諸如將襯底浸入氫氟酸(HF)或磷酸(H₃PO₄)。另一方面，可以使用干蝕刻工藝來(lái)執(zhí)行部分地去除隔離絕緣層22。例如，可以使用采用CHF₃或BF₃ 作為蝕刻氣體的干蝕刻工藝。

圖7示出了器件10的等軸視圖，以示出從隔離絕緣層22暴露的鰭24。為了簡(jiǎn)化本發(fā)明，圖7中僅示出了三個(gè)鰭。鰭24的暴露部分包括兩個(gè)區(qū)域。鰭24的中心部分中的第一區(qū)域36是將要形成柵極結(jié)構(gòu)的區(qū)域，并且鰭24的周邊部分處的第二區(qū)域38是將要形成源極/漏極區(qū)域的區(qū)域。

圖8示出了沿著圖7的線A-A截取的截面圖。如圖8所示，鰭24從襯底12延伸，并且從隔離絕緣層22突出。鰭24的暴露在隔離絕緣層22上面的突出部分包括鰭的上部60和鰭的下部62，該上部位于鰭的暴露在隔離絕緣層22上面的部分的上半部分中，該下部位于鰭的暴露在隔離絕緣層22上面的部分的下半部分中。

在特定的實(shí)施例中，如圖9A所示，在鰭24上方形成諸如光刻膠的光刻膠層44。通過(guò)暴露于光化輻射來(lái)圖案化光刻膠層44，并且隨后顯影以形成暴露鰭24的頂部的開(kāi)口66。在鰭的第一區(qū)域36上方形成開(kāi)口66，并且由抗蝕劑44覆蓋鰭的第二區(qū)域38。圖9B示出了具有開(kāi)口66的光刻膠層44的俯視圖。

如圖10所示，使用圖案化的光刻膠層44作為掩模，通過(guò)離子注入將摻雜劑64注入鰭的第一區(qū)域36內(nèi)。掩蔽鰭24，從而使得摻雜劑注入鰭的第一區(qū)域36內(nèi)，鰭的第一區(qū)域36將成為FinFET的溝道。在一些實(shí)施例中，摻雜劑64是選自由B、BF₂、Al、Ga和它們的組合組成的組中的P型摻雜劑。在其他的實(shí)施例中，摻雜劑64是從由P、Sb和As組成的組中選擇的N型摻雜劑。

摻雜劑的注入是淺注入。在淺注入中，摻雜劑僅注入鰭的第一區(qū)域36的上部60中，而不注入第二區(qū)域38中并且不注入鰭的第一區(qū)域36的下部62中。

在特定的實(shí)施例中，P型摻雜劑是BF₂，并且在大約100KeV的能量下以及以大約1×10¹²離子/平方厘米至大約1×10¹⁴離子/平方厘米的劑量進(jìn)行注入。在特定的實(shí)施例中，以大約1.7×1013離子/平方厘米至大約3.7×1013離子/平方厘米的劑量注入摻雜劑。在特定實(shí)施例中,摻雜濃度為約1.0×10¹²離子/平方厘米至1.0×10¹⁵離子/平方厘米。

如圖11所示，在特定實(shí)施例中,注入的摻雜劑64可以形成位于鰭的上部60中的摻雜區(qū)域68，該摻雜區(qū)域跨越鰭24的寬度W并且沿著鰭的高度H向下至大約為10nm至200nm的距離。在特定實(shí)施例中,鰭的寬度W在1nm至100nm的范圍內(nèi)。如在本發(fā)明中所使用的，利用在溝道區(qū)域的上部中的淺注入而形成的半導(dǎo)體器件被稱為上部溝道注入(UCI)器件。

在本發(fā)明的特定的實(shí)施例中，如果將在隨后去除第二區(qū)域38以形成凹進(jìn)的源極/漏極區(qū)域，并且然后外延生長(zhǎng)源極/漏極，那么沒(méi)有必要在注入摻雜劑之前掩蔽鰭。

對(duì)于圖12，圖12是與沿著圖7的線B-B的截面圖對(duì)應(yīng)的示圖，示出了鰭的第一區(qū)域36中的上部溝道注入摻雜區(qū)域68和鰭的第二區(qū)域38。隨后將在上部溝道注入摻雜區(qū)域68上方形成柵電極結(jié)構(gòu)，并且將在第一區(qū)域36側(cè)的第二區(qū)域38上方形成源極/漏極區(qū)域。溝道長(zhǎng)度L對(duì)應(yīng)于第一區(qū)域36的長(zhǎng)度。在一些實(shí)施例中，溝道長(zhǎng)度L可以在從大約7nm至大約16nm的范圍內(nèi)。

如圖13所示，隨后在鰭的第一區(qū)域36上方形成柵極結(jié)構(gòu)28。柵極結(jié)構(gòu)形成工藝可以包括以下操作：沉積柵極介電層32，沉積柵電極30，圖案化柵電極，輕摻雜漏極(LDD)注入以及退火。隨后在柵極結(jié)構(gòu)28上形成側(cè)壁間隔件34，并且執(zhí)行源極/漏極注入和退火。圖14對(duì)應(yīng)于沿著圖13的線a-a截取的截面圖，示出了鰭24和柵電極結(jié)構(gòu)28的布置。

柵極介電層32可以包括以下材料的一層或多層：氧化硅、氮化硅、氮氧化硅、高k介電材料、其他合適的介電材料和/或它們的組合。在特定實(shí)施例中，柵電極30由多晶硅形成并且可以包括形成在柵電極上方的硬掩模。硬掩?？梢杂珊线m的硬掩模材料制成，包括SiO₂、SiN或SiCN。在一些實(shí)施例中，柵極介電層的厚度在大約5nm至大約20nm的范圍內(nèi)，并且在其他的實(shí)施例中，該厚度在大約5nm至大約10nm的范圍內(nèi)。柵電極結(jié)構(gòu)可以包括附加的層，諸如界面層、覆蓋層、擴(kuò)散/阻擋層、介電層、導(dǎo)電層、其他合適的層或它們的組合。除了多晶硅之外，在一些實(shí)施例中，柵電極30包括任何合適的材料的一層或多層，諸如鋁、銅、鈦、鉭、鎢、鉬、氮化鉭、硅化鎳、硅化鈷、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、 金屬合金、其他合適的材料或它們的組合。在一些實(shí)施例中，柵電極層的厚度在大約50nm至大約400nm的范圍內(nèi)，并且該厚度可以在大約100nm至大約200nm的范圍內(nèi)。

在特定的實(shí)施例中，可以使用先柵極方法或后柵極方法來(lái)制造FinFET。在使用高k介電層和金屬柵極(HK/MG)的一些實(shí)施例中，采用后柵極方法形成柵電極。在后柵極方法中，形成偽柵極，隨后在高溫退火操作之后的操作中去除偽柵極，以及形成高k介電層和金屬柵極(HK/MG)。

根據(jù)本發(fā)明的實(shí)施例，高k柵極介電層32可以包括以下材料的一層或多層：HfO₂、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化鋯、氧化鋁、二氧化鉿-氧化鋁(HfO₂-Al₂O₃)合金、其他合適的高k介電材料或它們的組合。金屬柵極材料可以包括以下材料的一層或多層：Ti、TiN、鈦-鋁合金、Al、AlN、Ta、TaN、TaC、TaCN、TaSi等。

在一些實(shí)施例中，側(cè)壁間隔件34用于偏移隨后形成的摻雜區(qū)域，諸如源極/漏極區(qū)域。側(cè)壁間隔件34還可以用于設(shè)計(jì)或改變?cè)礃O/漏極區(qū)域(結(jié))輪廓?？梢酝ㄟ^(guò)合適的沉積和蝕刻技術(shù)形成側(cè)壁間隔件34，并且側(cè)壁間隔件34可以包括以下材料的一層或多層：氮化硅、氧化硅、碳化硅、氮氧化硅、其他合適的材料或它們的組合。

可以通過(guò)CVD、PVD、ALD或其他合適的技術(shù)形成側(cè)壁絕緣材料的毯式層。然后，對(duì)側(cè)壁絕緣材料執(zhí)行各向異性蝕刻以在柵極結(jié)構(gòu)的兩個(gè)主側(cè)上形成一對(duì)側(cè)壁絕緣層(間隔件34)。在一些實(shí)施例中，側(cè)壁絕緣層34的厚度在大約5nm至大約30nm的范圍內(nèi)，并且在其他的實(shí)施例中，該厚度在大約10nm至大約20nm的范圍內(nèi)。如圖13所示，可以不在鰭的將要成為源極和漏極的區(qū)域上方形成側(cè)壁絕緣層。

如圖15所示，隨后蝕刻鰭的未被柵極結(jié)構(gòu)28覆蓋的第二區(qū)域38，以去除鰭的位于STI區(qū)域22上面的部分?？梢允褂煤线m的光刻和蝕刻技術(shù)來(lái)去除鰭的第二區(qū)域38。

如圖16所示，在特定的實(shí)施例中，隨后在鰭24的蝕刻部分上面形成凸起的源極/漏極區(qū)域40，從而提供FinFET半導(dǎo)體器件10?？梢酝ㄟ^(guò)一個(gè)或多個(gè)外延或外延(epi)工藝形成凸起的源極/漏極區(qū)域，使得Si部件、 SiC部件、SiGe部件、SiP部件、SiCP部件或Si EPI上的III-V族半導(dǎo)體材料或其他合適的部件在鰭上形成為結(jié)晶狀態(tài)。外延工藝包括CVD沉積技術(shù)(如，汽相外延(VPE)和/或超高真空CVD(UHV-CVD))、分子束外延生長(zhǎng)和/或其他合適的工藝。

在本發(fā)明的一些實(shí)施例中，形成源極/漏極電極以接觸相應(yīng)的源極/漏極區(qū)域。電極可以由合適的導(dǎo)電材料形成，諸如，銅、鎢、鎳、鈦等。在一些實(shí)施例中，在導(dǎo)電材料與源極/漏極界面處形成金屬硅化物以提高界面處的導(dǎo)電性。在一個(gè)實(shí)例中，使用鑲嵌工藝和/或雙鑲嵌工藝形成基于銅的多層互連結(jié)構(gòu)。在另一實(shí)施例中，使用鎢形成鎢插塞。

根據(jù)本發(fā)明的實(shí)施例的隨后的處理也可以在半導(dǎo)體襯底上形成各個(gè)接觸件/通孔/線和多層互連部件(如，金屬層和層間介電層)，接觸件/通孔/線和多層互連部件配置為連接FinFET器件的各個(gè)部件或結(jié)構(gòu)。例如，多層互連包括諸如傳統(tǒng)的通孔或接觸件的垂直互連件和諸如金屬線的水平互連件。

在特定的實(shí)施例中，繼續(xù)源極/漏極區(qū)域的外延生長(zhǎng)，直到單獨(dú)的源極/漏極區(qū)域合并在一起形成具有合并的源極/漏極區(qū)域的FinFET半導(dǎo)體器件。

如圖17所示，在本發(fā)明的另一實(shí)施例中，提供了諸如Gilbert單元混頻器50的半導(dǎo)體器件。Gilbert單元混頻器包括彼此電連接的多個(gè)晶體管M₁、M₂、M₃、M₄、M₅、M₆。至少一個(gè)晶體管包括根據(jù)本發(fā)明先前所述的實(shí)施例的上部溝道注入FinFET。如圖17A和圖17B所示，Gilbert單元混頻器50還包括電感器L₁、L₂和電容器C₁、C₂。

在根據(jù)本發(fā)明的Gilbert單元混頻器的實(shí)施例中，如圖17A所示，電路圖的右手側(cè)是左手側(cè)的鏡像。電感器L₁和L₂分別連接至晶體管M₃和M₆。電容器C₁連接在電感器L₁和晶體管M₃之間并且連接至晶體管M₅。電容器C₂連接在電感器L₂和晶體管M₆之間并且連接至晶體管M₄。晶體管M₃和M₄的電流輸出連接至晶體管M₁，晶體管M₁的電流輸出接地。晶體管M₅和M₆的電流輸出連接至晶體管M₂，晶體管M₂的電流輸出接地。在特定的實(shí)施例中，晶體管M₁、M₂、M₃、M₄、M₅、M₆可以是上部溝道注入晶 體管。

在特定的實(shí)施例中，晶體管的至少一個(gè)包括電并聯(lián)的上部溝道注入FinFET和掩埋溝道FinFET。例如，如圖17B所示，圖17A中的細(xì)節(jié)D處的晶體管M₁可以包括上部溝道注入(UCI)FinFET和掩埋溝道(BC)FinFET。

如圖18A至圖21所示，根據(jù)本發(fā)明的實(shí)施例，形成掩埋溝道FinFET。如圖18A所示，在鰭24上方形成諸如光刻膠的光刻膠層44。通過(guò)暴露于光化輻射來(lái)圖案化光刻膠層44，并且隨后顯影以形成暴露鰭24的頂部的開(kāi)口54。在鰭24的第一區(qū)域36上方形成開(kāi)口54，并且由抗蝕劑44覆蓋鰭24的第二區(qū)域38。圖19B示出了具有開(kāi)口54的光刻膠層44的俯視圖。

如圖19所示，使用圖案化的光刻膠層44作為掩模，通過(guò)離子注入將摻雜劑46注入鰭24。掩蔽鰭24，從而使得摻雜劑注入鰭的第一區(qū)域36內(nèi)，鰭的第一區(qū)域36將成為FinFET的溝道。在一些實(shí)施例中，摻雜劑46是從由磷、銻、砷和它們的組合組成的組中選擇的N型摻雜劑。在其他的實(shí)施例中，摻雜劑是從由B、BF₂、Al、Ga和它們的組合組成的組中選擇的P型摻雜劑。在特定實(shí)施例中，第一區(qū)域36中注入的摻雜劑46的濃度為大約1.5×10¹⁶至2.0×10²⁰原子/立方厘米。在特定實(shí)施例中，第一區(qū)域36中的摻雜劑46的濃度為大約1.7×10¹⁷至1.7×10¹⁹原子/立方厘米。在特定的實(shí)施例中，第一區(qū)域36中的摻雜劑46的濃度為大約1×10¹⁸至2×10¹⁸原子/立方厘米?？梢栽诩s1KeV至約100KeV的能量下注入摻雜劑。如圖20所示，注入的摻雜劑46可以在鰭中的位于在高度H方向上距鰭24的頂部大約15至20nm并且在鰭厚度W方向上距鰭24的側(cè)壁3至7nm處的區(qū)域的中心處形成摻雜區(qū)域48。摻雜區(qū)域48形成掩埋溝道。

對(duì)于圖21，其是與沿著圖7的線B-B的截面圖對(duì)應(yīng)的示圖，示出了掩埋溝道摻雜區(qū)域48。隨后將在掩埋溝道摻雜區(qū)域48上方形成柵電極結(jié)構(gòu)，并且將在第一區(qū)域36側(cè)上的第二區(qū)域38上方形成源極/漏極區(qū)域。柵極長(zhǎng)度L對(duì)應(yīng)于第一區(qū)域36的長(zhǎng)度。在一些實(shí)施例中，柵極長(zhǎng)度L可以在從大約7nm至大約16nm的范圍內(nèi)。

如圖圖22所示，Gilbert單元混頻器50可以包含在裝置52中，該裝置 包括運(yùn)算放大器、模數(shù)轉(zhuǎn)換器(ADC)、數(shù)模轉(zhuǎn)換器(DAC)、RF合成器和處理器。圖22中的裝置包括混頻器、局域網(wǎng)(LAN)、鎖相環(huán)(PLL)、壓控振蕩器(VCO)和ADC等的RF完整電路框圖。裝置中的所有晶體管可以包括上部溝道注入晶體管，此外晶體管可以包括掩埋溝道晶體管。

與塊狀CMOS器件相比，具有上部溝道注入的FinFET器件可以提供降低多達(dá)4倍的閃爍噪聲并且提供降低的功耗。在Gilbert單元混頻器中使用根據(jù)本發(fā)明的上部溝道注入FinFET晶體管可以提供具有減少多達(dá)4倍的閃爍噪聲的改進(jìn)的混頻器線性度。使用所公開(kāi)的上部溝道注入FinFET晶體管的Gilbert單元混頻器提供了在比塊狀CMOS器件的閾值電壓的一半還小的降低的閾值電壓下的與增大的漏極電流和功率效率的線性耦合的改進(jìn)。在相同的電流等級(jí)處，根據(jù)本發(fā)明的具有上部溝道注入FinFET晶體管的混頻器可以提高線性度。圖23A示出了與包括具有16nm柵極長(zhǎng)度的掩埋溝道FinFET器件(LVT_BC)和包括上部溝道注入的FinFET器件(LVT_UCI)相比，標(biāo)準(zhǔn)FinFET器件(LVT)的閃爍噪聲。圖23B示出了與包括上部溝道注入的16nm柵極長(zhǎng)度FinFET(UCI)和掩埋溝道FinFET(LBC)器件相比，用于16nm柵極長(zhǎng)度標(biāo)準(zhǔn)FinFET器件(LVT)的閃爍噪聲變化。

圖24A示出了與具有16nm的柵極長(zhǎng)度FinFET的標(biāo)準(zhǔn)器件(LVT)相比，根據(jù)本發(fā)明的具有包括上部溝道注入(LVT+SVT)和掩埋溝道(SVT掩埋溝道)的16nm柵極長(zhǎng)度FinFET的混頻器的柵極閾值電壓與漏極電流。

圖24B示出了與具有16nm的柵極長(zhǎng)度FinFET的標(biāo)準(zhǔn)器件(LVT)相比，根據(jù)本發(fā)明的實(shí)施例的具有包括上部溝道注入(LVT+SVT)和掩埋溝道(SVT掩埋溝道)的16nm柵極長(zhǎng)度FinFET的混頻器的柵極閾值電壓與漏極電流。

在24A和圖24B中，發(fā)現(xiàn)，根據(jù)本發(fā)明實(shí)施例的器件具有隨著電壓增大而更具線性度地增大的電流，但是傳統(tǒng)的器件具有隨著電壓指數(shù)增大的電流。因此，根據(jù)本發(fā)明的實(shí)施例的器件具有更大的線性度和低噪聲以及對(duì)陷阱波動(dòng)(trap fluctuation)的不敏感性。

在本發(fā)明的一個(gè)實(shí)施例中，提供了一種用于制造包括上部溝道注入晶體管的半導(dǎo)體器件的方法。方法包括在襯底上方形成在第一方向上延伸的 一個(gè)或多個(gè)鰭。一個(gè)或多個(gè)鰭包括沿著第一方向的第一區(qū)域和在第一區(qū)域的兩側(cè)上沿著第一方向的第二區(qū)域。摻雜劑淺注入鰭的第一區(qū)域的上部中，而不注入第二區(qū)域中并且不注入鰭的第一區(qū)域的下部中。在垂直于第一方向的第二方向上延伸的柵極結(jié)構(gòu)形成在鰭的第一區(qū)域上面，并且源極/漏極形成在鰭的第二區(qū)域上面，從而形成上部溝道注入晶體管。

在本發(fā)明的另一實(shí)施例中，提供了一種包括至少一個(gè)上部溝道注入晶體管的半導(dǎo)體器件。上部溝道注入晶體管包括在襯底上方在第一方向上延伸的一個(gè)或多個(gè)鰭。一個(gè)或多個(gè)鰭包括沿著第一方向的第一區(qū)域和在第一區(qū)域的任一側(cè)上沿著第一方向的第二區(qū)域。第一區(qū)域包含位于鰭的第一區(qū)域的上部中而不位于鰭的第一區(qū)域的下部中的摻雜劑。柵極結(jié)構(gòu)在垂直于第一方向的第二方向上在鰭的第一區(qū)域上面延伸，并且源極/漏極形成在鰭的第二區(qū)域上。

在本發(fā)明的另一實(shí)施例中，提供了包括彼此電連接的多個(gè)晶體管的Gilbert單元混頻器，其中至少一個(gè)晶體管是具有在襯底上方在第一方向上延伸的一個(gè)或多個(gè)鰭的上部溝道注入晶體管。一個(gè)或多個(gè)鰭包括沿著第一方向的第一區(qū)域和在第一區(qū)域的任一側(cè)上沿著第一方向的第二區(qū)域。第一區(qū)域包含位于鰭的第一區(qū)域的上部中而不位于鰭的第一區(qū)域的下部中的摻雜劑。柵極結(jié)構(gòu)在鰭的第一區(qū)域上方在垂直于第一方向的第二方向上延伸，并且源極/漏極形成在鰭的第二區(qū)域上。

根據(jù)本發(fā)明的一個(gè)實(shí)施例，提供了一種用于制造包括上部溝道注入溝道晶體管的半導(dǎo)體器件的方法，包括：在襯底上方形成在第一方向上延伸的一個(gè)或多個(gè)鰭，其中，所述一個(gè)或多個(gè)鰭包括沿著所述第一方向的第一區(qū)域和位于所述第一區(qū)域的兩側(cè)上的沿著所述第一方向的第二區(qū)域，在所述鰭的所述第一區(qū)域的上部中而不在所述第二區(qū)域中以及不在所述鰭的所述第一區(qū)域的下部中執(zhí)行摻雜劑的淺注入；在所述鰭的所述第一區(qū)域上面形成在垂直于所述第一方向的第二方向上延伸的柵極結(jié)構(gòu)；以及在所述鰭的所述第二區(qū)域上形成源極/漏極，從而形成上部溝道注入溝道晶體管。

在上述的用于制造半導(dǎo)體器件的方法中，所述摻雜劑是從由B、BF₂、Al、Ga和它們的組合組成的組中選擇的P型摻雜劑。

在上述的用于制造半導(dǎo)體器件的方法中，所述P型摻雜劑是BF₂。

在上述的用于制造半導(dǎo)體器件的方法中，所述摻雜劑是從由P、As、Sb和它們的組合組成的組中選擇的N型摻雜劑。

在上述的用于制造半導(dǎo)體器件的方法中，在10KeV的能量下并且以1×10¹²離子/平方厘米至1×10¹⁴離子/平方厘米的劑量注入所述摻雜劑。

在上述的用于制造半導(dǎo)體器件的方法中，以1.7×10¹³離子/平方厘米至3.7×10¹³離子/平方厘米的劑量注入所述摻雜劑。

在上述的用于制造半導(dǎo)體器件的方法中，還包括：在所述鰭上方形成光刻膠層；以及在注入所述摻雜劑之前，在所述光刻膠層中形成開(kāi)口以暴露所述鰭的所述第一區(qū)域。

在上述的用于制造半導(dǎo)體器件的方法中，還包括在注入所述摻雜劑之后，去除所述光刻膠層。

在上述的用于制造半導(dǎo)體器件的方法中，還包括在相鄰的鰭之間形成隔離絕緣層。

在上述的用于制造半導(dǎo)體器件的方法中，所述鰭的所述上部位于所述鰭的暴露在所述隔離絕緣層之上的部分的上半部分中。

在上述的用于制造半導(dǎo)體器件的方法中，還包括形成與所述上部溝道注入溝道晶體管并聯(lián)的掩埋溝道晶體管。

根據(jù)本發(fā)明的另一實(shí)施例，還提供了一種包括至少一個(gè)上部溝道注入晶體管的半導(dǎo)體器件，所述上部溝道注入晶體管包括：在第一方向上延伸的一個(gè)或多個(gè)鰭，位于襯底上方，其中，所述一個(gè)或多個(gè)鰭包括沿著所述第一方向的第一區(qū)域和位于所述第一區(qū)域的任一側(cè)上的沿著所述第一方向的第二區(qū)域，所述第一區(qū)域包含位于所述鰭的所述第一區(qū)域的上部中而不位于所述鰭的所述第一區(qū)域的下部中的摻雜劑；在垂直于所述第一方向的第二方向上延伸的柵極結(jié)構(gòu)，位于所述鰭的所述第一區(qū)域上面；以及源極/漏極，形成在所述鰭的所述第二區(qū)域上。

在上述半導(dǎo)體器件中，所述摻雜劑是從由B、BF₂、Al、Ga和它們的組合組成的組中選擇的P型摻雜劑。

在上述半導(dǎo)體器件中，所述P型摻雜劑是BF₂。

在上述半導(dǎo)體器件中，所述摻雜劑是從由P、As、Sb和它們的組合組成的組中選擇的N型摻雜劑。

在上述半導(dǎo)體器件中，還包括位于相鄰的鰭之間的隔離絕緣層。

在上述半導(dǎo)體器件中，所述鰭的所述上部位于所述鰭的暴露在所述隔離絕緣層之上的部分的上半部分中。

在上述半導(dǎo)體器件中，具有為7nm至16nm的位于源極與漏極區(qū)域之間的柵極長(zhǎng)度。

在上述半導(dǎo)體器件中，所述柵極結(jié)構(gòu)包括高k柵極介電層和金屬柵電極。

在上述半導(dǎo)體器件中，還包括與所述上部溝道注入晶體管并聯(lián)的掩埋溝道晶體管。

根據(jù)本發(fā)明的另一實(shí)施例，還提供了一種Gilbert單元混頻器，包括：彼此電連接的多個(gè)晶體管，其中，所述晶體管的至少一個(gè)是上部溝道注入晶體管，所述上部溝道注入晶體包括：在第一方向上延伸的一個(gè)或多個(gè)鰭，位于襯底上方；其中，所述一個(gè)或多個(gè)鰭包括沿著所述第一方向的第一區(qū)域和位于所述第一區(qū)域的任一側(cè)上的沿著所述第一方向的第二區(qū)域，所述第一區(qū)域包含位于所述鰭的所述第一區(qū)域的上部中而不位于所述鰭的所述第一區(qū)域的下部中的摻雜劑；在垂直于所述第一方向的第二方向上延伸的柵極結(jié)構(gòu)，位于所述鰭的所述第一區(qū)域上面；源極/漏極，形成在所述鰭的所述第二區(qū)域上。

在上述Gilbert單元混頻器中，還包括與至少一個(gè)所述上部溝道注入晶體管的至少一個(gè)并聯(lián)的掩埋溝道晶體管。

在上述Gilbert單元混頻器中，所述摻雜劑是從由B、BF₂、Al、Ga和它們的組合組成的組中選擇的P型摻雜劑。

在上述Gilbert單元混頻器中，所述P型摻雜劑是BF₂。

上面論述了若干實(shí)施例的部件，使得本領(lǐng)域普通技術(shù)人員可以更好地理解本發(fā)明的各個(gè)方面。本領(lǐng)域普通技術(shù)人員應(yīng)該理解，可以很容易地使用本發(fā)明作為基礎(chǔ)來(lái)設(shè)計(jì)或更改其他用于達(dá)到與這里所介紹實(shí)施例相同的目的和/或?qū)崿F(xiàn)相同優(yōu)點(diǎn)的處理和結(jié)構(gòu)。本領(lǐng)域普通技術(shù)人員也應(yīng)該意識(shí) 到，這種等效構(gòu)造并不背離本發(fā)明的精神和范圍，并且在不背離本發(fā)明的精神和范圍的情況下，可以進(jìn)行多種變化、替換以及改變。