本發(fā)明構(gòu)思涉及具有鰭型場效應晶體管的半導體器件以及用于制造該半導體器件的方法。

背景技術：

鰭型場效應晶體管(finFET)(其是三維(3D)晶體管)具有源極與漏極之間的短的距離，但是易受穿通泄漏(punch-through leakage)影響。由于穿通而經(jīng)受泄漏的finFET變得不能用。為了防止這個，可以進行用于將具有與finFET的導電類型相反的導電類型的摻雜劑摻雜的離子注入。然而，過量的離子注入會不利地影響finFET的其它特性。

技術實現(xiàn)要素：

在本發(fā)明構(gòu)思的示例實施方式中，提供一種制造半導體器件的方法，該方法包括：在基板的第一區(qū)域中形成第一有源圖案以及在基板的第二區(qū)域中形成第二有源圖案，其中第一有源圖案和第二有源圖案從基板突出；在第二區(qū)域中的基板和第二有源圖案上形成第二襯墊圖案(second liner pattern)，其中第二襯墊圖案具有第二極性；在第一區(qū)域中的基板和第一有源圖案上形成第一襯墊圖案，其中第一襯墊圖案具有不同于第二極性的第一極性；在第一區(qū)域中的第一襯墊圖案和第二區(qū)域中的第二襯墊圖案上形成隔離圖案；以及通過使隔離圖案凹進而暴露第一有源圖案和第二有源圖案。

在本發(fā)明構(gòu)思的示例實施方式中，第二極性是正極性。

在本發(fā)明構(gòu)思的示例實施方式中，第二襯墊圖案包括氮化物。

在本發(fā)明構(gòu)思的示例實施方式中，第二襯墊圖案包括SiN。

在本發(fā)明構(gòu)思的示例實施方式中，第一極性是負極性。

在本發(fā)明構(gòu)思的示例實施方式中，第一襯墊圖案包括氧化物。

在本發(fā)明構(gòu)思的示例實施方式中，第一區(qū)域包括N型金屬氧化物半導體(NMOS)區(qū)域，第二區(qū)域包括P型金屬氧化物半導體(PMOS)區(qū)域。

在本發(fā)明構(gòu)思的示例實施方式中，在第二區(qū)域中的基板和第二有源圖案上形成第二襯墊圖案包括：在第一區(qū)域和第二區(qū)域中的基板上、在第一區(qū)域中的第一有源圖案上以及在第二區(qū)域中的第二有源圖案上形成第二襯墊圖案；以及從第一區(qū)域去除第二襯墊圖案。

在本發(fā)明構(gòu)思的示例實施方式中，從第一區(qū)域去除第二襯墊圖案包括：在第二區(qū)域中形成掩模圖案；以及使用掩模圖案蝕刻第一區(qū)域中的第二襯墊圖案。

在本發(fā)明構(gòu)思的示例實施方式中，該蝕刻是干法蝕刻或濕法蝕刻。

在本發(fā)明構(gòu)思的示例實施方式中，該方法還包括在第二區(qū)域中的第二襯墊圖案上形成第一襯墊圖案。

在本發(fā)明構(gòu)思的示例實施方式中，第一有源圖案的部分側(cè)表面和第二有源圖案的部分側(cè)表面通過使隔離圖案凹進而暴露。

在本發(fā)明構(gòu)思的示例實施方式中，通過使所述隔離圖案凹進而暴露所述第一有源圖案和所述第二有源圖案包括：在使隔離圖案凹進的同時去除形成在第一區(qū)域中的第一襯墊圖案的部分和形成在第二區(qū)域中的第一襯墊圖案的部分。

在本發(fā)明構(gòu)思的示例實施方式中，第二有源圖案的暴露區(qū)域具有第二極性。

在本發(fā)明構(gòu)思的示例實施方式中，通過使所述隔離圖案凹進而暴露所述第一有源圖案和所述第二有源圖案還包括：在使隔離圖案凹進的同時去除形成在第一區(qū)域中的第一襯墊圖案的所述部分和形成在第二區(qū)域中的第一襯墊圖案的所述部分之后，去除形成在第二區(qū)域中的第二襯墊圖案的部分。

在本發(fā)明構(gòu)思的示例實施方式中，第一有源圖案的暴露區(qū)域具有第一極性。

在本發(fā)明構(gòu)思的示例實施方式中，一種用于制造半導體器件的方法包括：在基板的第一區(qū)域中形成第一有源圖案以及在基板的第二區(qū)域中形成第二有源圖案，其中第一有源圖案和第二有源圖案從基板突出；在第二區(qū)域中的基板和第二有源圖案上順序地形成第二襯墊圖案和第一襯墊圖案，其中第二襯墊圖案具有第二極性并且第一襯墊圖案具有不同于第二極性的第一極性；在第一區(qū)域中的基板和第一有源圖案上形成第三襯墊圖案，其中第三襯墊圖案具有第一極性；在第一區(qū)域中的第三襯墊圖案和第二區(qū)域中的第一襯 墊圖案上形成隔離圖案；以及通過使隔離圖案凹進而暴露第一有源圖案和第二有源圖案。

在本發(fā)明構(gòu)思的示例實施方式中，在第二區(qū)域中的基板和第二有源圖案上順序地形成第二襯墊圖案和第一襯墊圖案包括：在第一區(qū)域中的基板和第一有源圖案上以及在第二區(qū)域中的基板和第二有源圖案上形成第二襯墊圖案；在第一區(qū)域和第二區(qū)域中的第二襯墊圖案上形成第一襯墊圖案；以及從第一區(qū)域去除第一襯墊圖案和第二襯墊圖案。

在本發(fā)明構(gòu)思的示例實施方式中，從第一區(qū)域去除第一襯墊圖案和第二襯墊圖案包括：在第二區(qū)域中形成掩模圖案；使用掩模圖案第一次蝕刻第一區(qū)域中的第一襯墊圖案；以及使用該掩模圖案二次蝕刻第一區(qū)域中的第二襯墊圖案。

在本發(fā)明構(gòu)思的示例實施方式中，該方法還包括在第二區(qū)域中的第一襯墊圖案上形成第三襯墊圖案。

在本發(fā)明構(gòu)思的示例實施方式中，通過使隔離圖案凹進而暴露第一有源圖案和第二有源圖案包括：在使隔離圖案凹進的同時，去除形成在第一區(qū)域中的第三襯墊圖案的部分以及形成在第二區(qū)域中的第三襯墊圖案的部分以及形成在第二區(qū)域中的第一襯墊圖案的部分。

在本發(fā)明構(gòu)思的示例實施方式中，通過使隔離圖案凹進而暴露第一有源圖案和第二有源圖案還包括：在使隔離圖案凹進的同時去除形成在第一區(qū)域中的第三襯墊圖案的所述部分、形成在第二區(qū)域中的第三襯墊圖案的所述部分以及形成在第二區(qū)域中的第一襯墊圖案的所述部分之后，去除形成在第二區(qū)域中的第二襯墊圖案的部分。

在本發(fā)明構(gòu)思的示例實施方式中，第二極性是正極性，第一極性是負極性。

在本發(fā)明構(gòu)思的示例實施方式中，第二襯墊圖案包括氮化物，第一襯墊圖案和第三襯墊圖案包括氧化物。

在本發(fā)明構(gòu)思的示例實施方式中，一種半導體器件包括：基板，包括第一區(qū)域和第二區(qū)域；第一有源圖案，在第一區(qū)域中從基板突出；第二有源區(qū)域，在第二區(qū)域中從基板突出；第一襯墊圖案，在第一區(qū)域中沿基板的上表面和第一有源圖案的側(cè)表面的一部分形成；第二襯墊圖案，在第二區(qū)域中沿基板的上表面和第二有源圖案的側(cè)表面的一部分形成，其中第二襯墊圖案具 有與第一襯墊圖案的極性不同的極性。

在本發(fā)明構(gòu)思的示例實施方式中，第一襯墊圖案具有負極性，第二襯墊圖案具有正極性。

在本發(fā)明構(gòu)思的示例實施方式中，第一襯墊圖案包括氧化物，第二襯墊圖案包括氮化物。

在本發(fā)明構(gòu)思的示例實施方式中，第一襯墊圖案包括Al₂O₃、HfO₂或TaO。

在本發(fā)明構(gòu)思的示例實施方式中，第二襯墊圖案包括SiN。

在本發(fā)明構(gòu)思的示例實施方式中，第一有源圖案包括具有在其上形成第一襯墊圖案的側(cè)表面的下部區(qū)域以及具有在其上沒有形成第一襯墊圖案的側(cè)表面的上部區(qū)域，第二有源圖案包括具有在其上形成第二襯墊圖案的側(cè)表面的下部區(qū)域以及具有在其上沒有形成第二襯墊圖案的側(cè)表面的上部區(qū)域。

在本發(fā)明構(gòu)思的示例實施方式中，第一有源區(qū)域的上部區(qū)域具有與第二襯墊圖案的極性不同的極性。

在本發(fā)明構(gòu)思的示例實施方式中，第二有源區(qū)域的上部區(qū)域具有與第一襯墊圖案的極性不同的極性。

在本發(fā)明構(gòu)思的示例實施方式中，第一有源區(qū)域的上部區(qū)域具有與第二襯墊圖案的上部區(qū)域的極性不同的極性。

在本發(fā)明構(gòu)思的示例實施方式中，第一區(qū)域包括NMOS區(qū)域，第二區(qū)域包括PMOS區(qū)域。

在本發(fā)明構(gòu)思的示例實施方式中，半導體器件包括形成在第一襯墊圖案和第二襯墊圖案上的隔離圖案。

在本發(fā)明構(gòu)思的示例實施方式中，一種用于制造半導體器件的方法包括：在基板的第一區(qū)域中形成第一有源圖案，該第一有源圖案從基板突出；在基板的第二區(qū)域中形成第二有源圖案，該第二有源圖案從基板突出；在第一區(qū)域中形成第一襯墊圖案；在第二區(qū)域中形成第二襯墊圖案；通過去除部分的第一襯墊圖案而暴露第一有源圖案的第一部分；以及通過去除部分的第二襯墊圖案而暴露第二有源圖案的第一部分，其中第一有源圖案的第一部分具有第一極性，第二有源圖案的第一部分具有第二極性，其中所述第二襯墊圖案具有第二極性并且所述第一襯墊圖案具有不同于所述第二極性的第一極性。

在本發(fā)明構(gòu)思的示例實施方式中，第一襯墊圖案設置在第一有源圖案的第二部分上，第二襯墊圖案設置在第二有源圖案的第二部分上。

在本發(fā)明構(gòu)思的示例實施方式中，第一有源圖案的第二部分具有第二極性，第二有源圖案的第二部分具有第一極性。

在本發(fā)明構(gòu)思的示例實施方式中，第一襯墊圖案具有第一極性，第二襯墊圖案具有第二極性。

附圖說明

通過結(jié)合附圖詳細描述本發(fā)明構(gòu)思的示例實施方式，本發(fā)明構(gòu)思的以上和其它的特征將變得更加明顯，附圖中：

圖1是根據(jù)本發(fā)明構(gòu)思的示例實施方式的半導體器件的透視圖；

圖2是根據(jù)本發(fā)明構(gòu)思的示例實施方式的圖1的半導體器件的沿線A-A和B-B截取的截面圖；

圖3是根據(jù)本發(fā)明構(gòu)思的示例實施方式的半導體器件的透視圖；

圖4是根據(jù)本發(fā)明構(gòu)思的示例實施方式的圖3的半導體器件的沿線A-A和B-B截取的截面圖；

圖5是根據(jù)本發(fā)明構(gòu)思的示例實施方式的半導體器件的透視圖；

圖6是根據(jù)本發(fā)明構(gòu)思的示例實施方式的圖5的半導體器件的沿線A-A和B-B截取的截面圖；

圖7、圖8、圖9、圖10、圖11、圖12、圖13和圖14是根據(jù)本發(fā)明構(gòu)思的示例實施方式的用于制造半導體器件的方法的步驟的視圖；

圖15、圖16、圖17、圖18、圖19、圖20、圖21和圖22是根據(jù)本發(fā)明構(gòu)思的示例實施方式的用于制造半導體器件的方法的步驟的視圖；

圖23是根據(jù)本發(fā)明構(gòu)思的示例實施方式的半導體器件的視圖；

圖24和圖25是通過根據(jù)本發(fā)明構(gòu)思的示例實施方式的制造半導體器件的方法制造的半導體器件的圖示；

圖26是包括根據(jù)本發(fā)明構(gòu)思的示例實施方式的半導體器件的芯片上系統(tǒng)(SoC)系統(tǒng)的方框圖；

圖27是包括根據(jù)本發(fā)明構(gòu)思的示例實施方式的半導體器件的電子系統(tǒng)的方框圖；以及

圖28、圖29和圖30是根據(jù)本發(fā)明構(gòu)思的示例實施方式的半導體器件可 應用到其的半導體系統(tǒng)的視圖。

具體實施方式

將參照附圖詳細描述本發(fā)明構(gòu)思的示例實施方式。然而，本發(fā)明構(gòu)思可以以各種不同的形式來實施，并且不應被解釋為僅限于所示出的實施方式。除非另外地指出，相同的附圖標記在整個附圖和書面描述中表示相同的元件，因而可以不重復說明。在附圖中，為了清晰，可以夸大層和區(qū)域的尺寸和相對尺寸。

如這里使用的，單數(shù)形式“一”、“一個”和“該”也旨在包括復數(shù)形式，除非上下文另外清楚地表示。

將理解，當一元件或?qū)颖环Q為在另一元件或?qū)印吧稀?，“連接到”、“聯(lián)接到”或“相鄰于”另一元件或?qū)訒r，它可以直接在所述另一元件或?qū)由?、直接連接、聯(lián)接到或相鄰于所述另一元件或?qū)樱蛘呖梢源嬖诰娱g元件或?qū)印?/p>

在下文，將參照附圖描述根據(jù)本發(fā)明構(gòu)思的示例實施方式的半導體器件以及制造該半導體器件的方法。

圖1是根據(jù)本發(fā)明構(gòu)思的示例實施方式的半導體器件的透視圖，圖2是根據(jù)本發(fā)明構(gòu)思的示例實施方式的圖1的半導體器件的沿線A-A和B-B截取的截面圖。

參照圖1和圖2，根據(jù)本發(fā)明構(gòu)思的示例實施方式的半導體器件1包括基板100、第一有源圖案120、第二有源圖案122、第一襯墊圖案132、第二襯墊圖案130和隔離圖案152。半導體器件1可以在以下被稱為存儲器器件。

基板100可以包括第一區(qū)域I和第二區(qū)域II。第一區(qū)域I和第二區(qū)域II可以包括不同類型的摻雜劑。在本發(fā)明構(gòu)思的示例實施方式中，第一區(qū)域I可以包括N型金屬氧化物半導體(NMOS)區(qū)域，第二區(qū)域II可以包括P型金屬氧化物半導體(PMOS)區(qū)域。

在本發(fā)明構(gòu)思的示例實施方式中，基板100可以包括塊體硅或絕緣體上硅(SOI)。例如，基板100可以包括包含Si、Ge、SiGe、GaP、GaAs、SiC、SiGeC、InAs或InP的半導體材料。在根據(jù)本發(fā)明構(gòu)思的示例實施方式的存儲器器件中，基板100以及第一有源圖案120和第二有源圖案122包括硅，但是本發(fā)明構(gòu)思不限于此。

第一有源圖案120形成為在第一區(qū)域I中從基板100突出。換言之，第 一有源圖案120可以從基板100向外或向上突出。例如，第一有源圖案120可以形成為在第一方向Z上從第一區(qū)域I突出并在交叉第一方向Z的第二方向Y上延伸。另一方面，第二有源圖案122可以形成為在第二區(qū)域II中從基板100突出。換言之，第二有源圖案220可以從基板100向外或向上突出。例如，第二有源圖案122可以形成為在第一方向Z上從第二區(qū)域II突出并在交叉第一方向Z的第二方向Y上延伸。換言之，在根據(jù)本發(fā)明構(gòu)思的示例實施方式的存儲器器件中，第一有源圖案120和第二有源圖案122可以是鰭型有源圖案或有源鰭。

圖1示出第一有源圖案120和第二有源圖案122形成為在相同的方向上延伸，換言之在第二方向Y上延伸，但是本發(fā)明構(gòu)思不限于此。例如，第一有源圖案120可以形成為在第二方向Y上延伸，第二有源圖案122可以形成為在交叉第二方向Y的第三方向X上延伸。在本發(fā)明構(gòu)思的示例實施方式中，第一有源圖案120和第二有源圖案122可以是基板100的一部分，或者可以被包括在從基板100生長的外延層中。

第一襯墊圖案132在第一區(qū)域I中沿基板100的上表面以及第一有源圖案120的側(cè)表面的一部分形成。另一方面，第二襯墊圖案130在第二區(qū)域II中沿基板100的上表面以及第二有源圖案122的側(cè)表面的一部分形成。例如，第一有源圖案120可以包括上部區(qū)域120a和下部區(qū)域120b。第一襯墊圖案132可以形成在第一有源圖案120的下部區(qū)域120b的側(cè)表面上，并且第一襯墊圖案132可以沒有形成在第一有源圖案120的上部區(qū)域120a的側(cè)表面上。第二有源圖案122可以包括上部區(qū)域122a和下部區(qū)域122b。此外，第二襯墊圖案130可以形成在第二有源圖案122的下部區(qū)域122b的側(cè)表面上，第二襯墊圖案130可以沒有形成在第二有源圖案122的上部區(qū)域122a的側(cè)表面上。

第一襯墊圖案132和第二襯墊圖案130可以具有不同的極性。例如，第一襯墊圖案132可以具有負極性，第二襯墊圖案130可以具有正極性。另一方面，第一襯墊圖案132可以包括氧化物，第二襯墊圖案130可以包括氮化物。在本發(fā)明構(gòu)思的示例實施方式中，第一襯墊圖案132可以包括Al₂O₃、HfO₂或TaO。這些材料可以是帶負電的。此外，在本發(fā)明構(gòu)思的示例實施方式中，第二襯墊圖案130可以包括SiN。此材料可以是帶正電的。因為第一襯墊圖案132和第二襯墊圖案130包括具有不同極性的材料，所以它們具有 不同的極性。

在此實施方式中，第一有源圖案120的上部區(qū)域120a的極性可以不同于第二襯墊圖案130的極性。第二有源圖案122的上部區(qū)域122a的極性可以不同于第一襯墊圖案132的極性。另一方面，第一有源圖案120的上部區(qū)域120a的極性可以不同于第二有源圖案122的上部區(qū)域122a的極性。

例如，在第一區(qū)域I是NMOS區(qū)域并且第二區(qū)域II是PMOS區(qū)域的情形下，第一有源圖案120的上部區(qū)域120a的極性可以是負極性，第二襯墊圖案130的極性可以是正極性。此外，第二有源圖案122的上部區(qū)域122a的極性可以是正極性，第一襯墊圖案132的極性可以是負極性。在此情形下，第一有源圖案120的下部區(qū)域120b的極性可以是正極性，第二有源圖案122的下部區(qū)域122b的極性可以是負極性。利用根據(jù)本發(fā)明構(gòu)思的示例實施方式的半導體器件1的上述結(jié)構(gòu)，電荷遷移率可以通過抑制穿通現(xiàn)象而增大，從而不再需要離子注入或離子注入被保持為最低限度。此外，通過在根據(jù)本發(fā)明構(gòu)思的示例實施方式的半導體器件1中形成具有窄寬度的鰭，可以實現(xiàn)高密度和高性能的器件。

隔離圖案152形成在第一襯墊圖案132和第二襯墊圖案130上。在本發(fā)明構(gòu)思的示例實施方式中，隔離圖案152可以是淺溝槽隔離(STI)襯墊。在本發(fā)明構(gòu)思的示例實施方式中，隔離圖案152可以使用化學氣相沉積(CVD)工藝、原子層沉積(ALD)工藝等形成在第一襯墊圖案132和第二襯墊圖案130上。

此外，根據(jù)本發(fā)明構(gòu)思的示例實施方式的半導體器件1還可以包括虛設柵結(jié)構(gòu)160。虛設柵結(jié)構(gòu)160包括在第三方向X上延伸的虛設柵絕緣層162和虛設柵電極164。在本發(fā)明構(gòu)思的示例實施方式中，虛設柵絕緣層162可以是硅氧化物層，并且虛設柵電極164可以包括多晶硅。在本發(fā)明構(gòu)思的示例實施方式中，虛設柵結(jié)構(gòu)160可以利用掩模圖案166通過蝕刻工藝形成。虛設柵結(jié)構(gòu)160可以被包括柵絕緣層和柵電極的柵結(jié)構(gòu)置換。

圖3是根據(jù)本發(fā)明構(gòu)思的示例實施方式的半導體器件的透視圖，圖4是根據(jù)本發(fā)明構(gòu)思的示例實施方式的圖3的半導體器件的沿線A-A和B-B截取的截面圖。

參照圖3和圖4，根據(jù)本發(fā)明構(gòu)思的示例實施方式的半導體器件2包括基板100、第一有源圖案120、第二有源圖案122、第一襯墊圖案132、第二 襯墊圖案130和隔離圖案152。

半導體器件2與半導體器件1的不同之處在于：第一襯墊圖案132形成在第二區(qū)域II中的第二襯墊圖案130上。

換言之，在第一區(qū)域I中，第一襯墊圖案132可以形成在第一有源圖案120的下部區(qū)域120b的側(cè)表面上，第一襯墊圖案132可以不形成在第一有源圖案120的上部區(qū)域120a的側(cè)表面上。另一方面，在第二區(qū)域II中，第二襯墊圖案130和第一襯墊圖案132可以形成在第二有源圖案122的下部區(qū)域122b的側(cè)表面上，第二襯墊圖案130和第一襯墊圖案132可以不形成在第二有源圖案122的上部區(qū)域122a的側(cè)表面上。

在此實施方式中，第一有源圖案120的上部區(qū)域120a的極性可以不同于第二襯墊圖案130的極性。第二有源圖案122的上部區(qū)域122a的極性可以不同于第一襯墊圖案132的極性，并可以與第二襯墊圖案130的極性相同。另一方面，第一有源圖案120的上部區(qū)域120a的極性可以不同于第二有源圖案122的上部區(qū)域122a的極性。

例如，在第一區(qū)域I是NMOS區(qū)域并且第二區(qū)域II是PMOS區(qū)域的情形下，第一有源圖案120的上部區(qū)域120a的極性可以是負極性，第二襯墊圖案130的極性可以是正極性。此外，第二有源圖案122的上部區(qū)域122a的極性可以是正極性，第一襯墊圖案132的極性可以是負極性。在此情形下，第一有源圖案120的下部區(qū)域120b的極性可以是正極性，第二有源圖案122的下部區(qū)域122b的極性可以是負極性。

圖5是根據(jù)本發(fā)明構(gòu)思的示例實施方式的半導體器件的透視圖，圖6是根據(jù)本發(fā)明構(gòu)思的示例實施方式的圖5的半導體器件的沿線A-A和B-B截取的截面圖。

參照圖5和圖6，根據(jù)本發(fā)明構(gòu)思的示例實施方式的半導體器件3包括基板100、第一有源圖案120、第二有源圖案122、第一襯墊圖案132、第二襯墊圖案130、第三襯墊圖案134和隔離圖案152。

半導體器件3與半導體器件1和2的不同之處在于：第三襯墊圖案134沿第一區(qū)域I中的基板100的上表面和第一有源圖案120的側(cè)表面的一部分形成。此外，半導體器件3與半導體器件1和2的不同之處在于：第二襯墊圖案130沿第二區(qū)域II中的基板100的上表面和第二有源圖案122的側(cè)表面的一部分形成，第一襯墊圖案132形成在第二區(qū)域II中的第二襯墊圖案130 上，并且第三襯墊圖案134形成在第二區(qū)域II中的第一襯墊圖案132上。

換言之，在第一區(qū)域I中，第三襯墊圖案134可以形成在第一有源圖案120的下部區(qū)域120b的側(cè)表面上，第三襯墊圖案134可以不形成在第一有源圖案120的上部區(qū)域120a的側(cè)表面上。另一方面，在第二區(qū)域II中，第二襯墊圖案130、第一襯墊圖案132和第三襯墊圖案134可以形成在第二有源圖案122的下部區(qū)域122b的側(cè)表面上，第二襯墊圖案130、第一襯墊圖案132和第三襯墊圖案134可以不形成在第二有源圖案122的上部區(qū)域122a的側(cè)表面上。

在此實施方式中，第一有源圖案120的上部區(qū)域120a的極性可以不同于第二襯墊圖案130的極性。第二有源圖案122的上部區(qū)域122a的極性可以不同于第一襯墊圖案132和第三襯墊圖案134的極性，并可以與第二襯墊圖案132的極性相同。另一方面，第一有源圖案120的上部區(qū)域120a的極性可以不同于第二有源圖案122的上部區(qū)域122a的極性。

例如，在第一區(qū)域I是NMOS區(qū)域并且第二區(qū)域II是PMOS區(qū)域的情形下，第一有源圖案120的上部區(qū)域120a的極性可以是負極性，第二襯墊圖案130的極性可以是正極性。此外，第二有源圖案122的上部區(qū)域122a的極性可以是正極性，第一襯墊圖案132和第三襯墊圖案134的極性可以是負極性。在此情形下，第一有源圖案120的下部區(qū)域120b的極性可以是正極性，第二有源圖案122的下部區(qū)域122b的極性可以是負極性。

圖7至圖14是根據(jù)本發(fā)明構(gòu)思的示例實施方式的用于制造半導體器件的方法的步驟的視圖。

參照圖7，從基板100突出的第一有源圖案120形成在基板100的第一區(qū)域I中，從基板100突出的第二有源圖案122形成在基板100的第二區(qū)域II中。在本發(fā)明構(gòu)思的示例實施方式中，第一區(qū)域I可以包括NMOS區(qū)域，第二區(qū)域II可以包括PMOS區(qū)域。

參照圖8，在第一區(qū)域I和第二區(qū)域II中，第二襯墊圖案130形成在基板100、第一有源圖案120和第二有源圖案122上。在本發(fā)明構(gòu)思的示例實施方式中，第二襯墊圖案130可以具有正極性。另一方面，在本發(fā)明構(gòu)思的示例實施方式中，第二襯墊圖案130可以包括氮化物，例如SiN。

參照圖9和圖10，第二襯墊圖案130從第一區(qū)域I去除。在本發(fā)明構(gòu)思的示例實施方式中，從第一區(qū)域I去除第二襯墊圖案130的步驟可以包括： 在第二區(qū)域II中形成掩模圖案140以及利用掩模圖案140蝕刻第一區(qū)域I中的第二襯墊圖案130。在利用掩模圖案140蝕刻第一區(qū)域I中的第二襯墊圖案130之后，掩模圖案140可以被去除。

在本發(fā)明構(gòu)思的示例實施方式中，第一區(qū)域I的第二襯墊圖案130可以使用干法蝕刻去除。干法蝕刻可以使用反應離子蝕刻(RIE)工藝進行。作為干法蝕刻的示例，第一區(qū)域I中的第二襯墊圖案130可以使用包括氧作為蝕刻氣體的混合氣體去除。除了氧之外，用作蝕刻氣體的混合氣體還可以包括氯。此外，混合氣體還可以包括氦。作為干法蝕刻的另一示例，第一區(qū)域I中的第二襯墊圖案130可以使用包括氮和氫的混合氣體去除。此外，在本發(fā)明構(gòu)思的示例實施方式中，第一區(qū)域I中的第二襯墊圖案130可以使用濕法蝕刻去除。

參照圖11，第一襯墊圖案132形成在第一區(qū)域I中的基板100和第一有源圖案120上以及在第二區(qū)域II中的第二襯墊圖案130上。在本發(fā)明構(gòu)思的示例實施方式中，第一襯墊圖案132可以具有負極性。另一方面，在本發(fā)明構(gòu)思的示例實施方式中，第一襯墊圖案132可以包括Al₂O₃、HfO₂或TaO。

結(jié)果，第一襯墊圖案132形成在第一區(qū)域I中，第一襯墊圖案132和第二襯墊圖案130形成在第二區(qū)域II中。此后，隔離圖案150形成在第一區(qū)域I中的第一襯墊圖案132和第二區(qū)域II中的第一襯墊圖案132上。

在另一個實施方式中，第一襯墊圖案132可以形成在第一區(qū)域I中的基板100和第一有源圖案120上，而不形成在第二區(qū)域II中。在此情況下，隔離圖案150形成在第一區(qū)域I中的第一襯墊圖案132和第二區(qū)域II中的第二襯墊圖案130上。

參照圖12，第一有源圖案120通過使隔離圖案150凹進而暴露，以形成隔離圖案152。通過使隔離圖案150凹進而使第一有源圖案120暴露的步驟可以包括：通過使隔離圖案150凹進而去除形成在第一區(qū)域I中的第一襯墊圖案132的部分并暴露第一有源圖案120的上表面和部分側(cè)表面。

另一方面，在此實施方式中，當通過使隔離圖案150凹進而去除形成在第一區(qū)域I中的第一襯墊圖案132的該部分時，可以去除形成在第二區(qū)域II中的第一襯墊圖案132的部分。圖12示出在使隔離圖案150凹進之后第一襯墊圖案132的一部分保留在第二區(qū)域II中。然而，在本發(fā)明構(gòu)思的示例實施方式中，在使隔離圖案150凹進之后，第二區(qū)域II中的第一襯墊圖案132 可以被完全地去除。

以上述方式，第一襯墊圖案132可以在第一區(qū)域I中沿基板100的上表面和第一有源圖案120的部分側(cè)表面形成。

參照圖13，在通過使隔離圖案150凹進而去除形成在第一區(qū)域I中的部分第一襯墊圖案132和形成在第二區(qū)域II中的部分第一襯墊圖案132之后，去除形成在第二區(qū)域II中的第二襯墊圖案130的一部分。例如，第二襯墊圖案130的覆蓋第二有源圖案122的突出部分的部分被去除。因此，第二有源圖案122的上表面和部分側(cè)表面暴露。

以上述方式，第二襯墊圖案130可以在第二區(qū)域II中沿基板100的上表面和第二有源圖案122的部分側(cè)表面形成。

在另一實施方式中，在第一襯墊圖案132僅形成在第一區(qū)域I中而沒有形成在第二區(qū)域II中的情形下，第一有源圖案120和第二有源圖案122可以通過使隔離圖案150凹進并分別去除形成在第一有源圖案120上的第一襯墊圖案132的部分和形成在第二有源圖案122上的第二襯墊圖案130的部分而暴露。

參照圖14，包括虛設柵絕緣層162和虛設柵電極164的虛設柵結(jié)構(gòu)160可以形成在暴露的第一有源圖案120和第二有源圖案122上。在隨后的工藝中，虛設柵結(jié)構(gòu)160可以被包括柵絕緣層和柵電極的柵結(jié)構(gòu)置換。掩模圖案166可以用于形成虛設柵結(jié)構(gòu)160。

在此實施方式中，第一襯墊圖案132可以形成在第一區(qū)域I中的第一有源圖案120的下部區(qū)域120b的側(cè)表面上，并且第一襯墊圖案132可以不形成在第一區(qū)域I中的第一有源圖案120的上部區(qū)域120a的側(cè)表面上。此外，第二襯墊圖案130和第一襯墊圖案132可以形成在在第二區(qū)域II中的第二有源圖案122的下部區(qū)域122b的側(cè)表面上，并且第二襯墊圖案130和第一襯墊圖案132可以不形成在第二區(qū)域II中的第二有源圖案122的上部區(qū)域122a的側(cè)表面上。

另一方面，在本發(fā)明構(gòu)思的示例實施方式中，如果第二區(qū)域II中的第一襯墊圖案132在使隔離圖案150凹進之后被完全去除，則第二襯墊圖案130可以形成在第二有源圖案122的下部區(qū)域122b的側(cè)表面上，并且第二襯墊圖案130可以不形成在第二有源圖案122的上部區(qū)域122a的側(cè)表面上。

在此實施方式中，第一有源圖案120的上部區(qū)域120a的極性可以不同 于第二襯墊圖案130的極性。第二有源圖案122的上部區(qū)域122a的極性可以不同于第一襯墊圖案132的極性，并可以與第二襯墊圖案130的極性相同。另一方面，第一有源圖案120的上部區(qū)域120a的極性可以不同于第二有源圖案122的上部區(qū)域122a的極性。

圖15至圖22是根據(jù)本發(fā)明構(gòu)思的示例實施方式的用于制造半導體器件的方法的步驟的視圖。

參照圖15，在第一區(qū)域I和第二區(qū)域II中，第二襯墊圖案130和第一襯墊圖案132形成在基板100、第一有源圖案120和第二有源圖案122上。在本發(fā)明構(gòu)思的示例實施方式中，第二襯墊圖案130可以具有正極性。另一方面，在本發(fā)明構(gòu)思的示例實施方式中，第二襯墊圖案130可以包括氮化物，例如SiN。此外，在本發(fā)明構(gòu)思的示例實施方式中，第一襯墊圖案132可以具有負極性。另一方面，在本發(fā)明構(gòu)思的示例實施方式中，第一襯墊圖案132可以包括氧化物，例如Al₂O₃、HfO₂或TaO。

參照圖16和圖17，第一襯墊圖案132從第一區(qū)域I去除。在本發(fā)明構(gòu)思的示例實施方式中，從第一區(qū)域I去除第一襯墊圖案132的步驟可以包括：在第二區(qū)域II中形成掩模圖案140以及利用掩模圖案140蝕刻第一區(qū)域I的第一襯墊圖案132。

然后，參照圖17和圖18，在第一襯墊圖案132從第一區(qū)域I去除之后，第二襯墊圖案130從第一區(qū)域I去除。在本發(fā)明構(gòu)思的示例實施方式中，從第一區(qū)域I去除第二襯墊圖案130的步驟可以包括：使用第二區(qū)域II中的掩模圖案140蝕刻第一區(qū)域I中的第二襯墊圖案130。在使用掩模圖案140蝕刻第一區(qū)域I中的第二襯墊圖案130之后，掩模圖案140也可以被去除。

在本發(fā)明構(gòu)思的示例實施方式中，第一區(qū)域I中的第一襯墊圖案132和第二襯墊圖案130可以利用包括反應離子蝕刻(RIE)工藝的干法蝕刻或濕法蝕刻去除。

參照圖19，第三襯墊圖案134形成在第一區(qū)域I中的基板100和第一有源圖案120上以及第二區(qū)域II中的第一襯墊圖案132上。在本發(fā)明構(gòu)思的示例實施方式中，第三襯墊圖案134可以具有負極性。另一方面，在本發(fā)明構(gòu)思的示例實施方式中，第三襯墊圖案134可以包括Al₂O₃、HfO₂或TaO。

結(jié)果，第三襯墊圖案134形成在第一區(qū)域I中，第一襯墊圖案132、第二襯墊圖案130和第三襯墊圖案134形成在第二區(qū)域II中。此后，隔離圖案 150形成在第一區(qū)域I中的第三襯墊圖案134和第二區(qū)域II中的第三襯墊圖案134上。

參照圖20，第一有源圖案120通過使隔離圖案150凹進而暴露，以形成隔離圖案152。通過使隔離圖案150凹進而暴露第一有源圖案120的步驟可以包括：通過使隔離圖案150凹進而去除形成在第一區(qū)域I中的第三襯墊圖案134的一部分并暴露第一有源圖案120的上表面和部分側(cè)表面。

另一方面，在此實施方式中，在通過使隔離圖案150凹進而去除形成在第一區(qū)域I中的第三襯墊圖案134的部分時，可以去除形成在第二區(qū)域II中的第三襯墊圖案134的部分和第一襯墊圖案132的部分。圖20示出在使隔離圖案150凹進之后部分第三襯墊圖案134和部分第一襯墊圖案132保留在第二區(qū)域II中。然而，在本發(fā)明構(gòu)思的示例實施方式中，在使隔離圖案150凹進之后，可以完全地去除第二區(qū)域II中的第三襯墊圖案134和第一襯墊圖案132。

以上述方式，第三襯墊圖案134可以在第一區(qū)域I中沿基板100的上表面和第一有源圖案120的部分側(cè)表面形成。

在另一個實施方式中，第三襯墊圖案134可以僅形成在第一區(qū)域I中的基板100和第一有源圖案120上，而不形成在第二區(qū)域II中。在此情況下，隔離圖案150可以形成在第一區(qū)域I中的第三襯墊圖案134和第二區(qū)域II中的第一襯墊圖案132上。

參照圖21，在通過使隔離圖案150凹進而去除形成在第一區(qū)域I中的部分第三襯墊圖案134以及形成在第二區(qū)域II中的部分第三襯墊圖案134和部分第一襯墊圖案132之后，去除形成在第二區(qū)域II中的第二襯墊圖案130的一部分。因此，第二有源圖案122的上表面和部分側(cè)表面被暴露。例如，第二襯墊圖案130的覆蓋第二有源圖案122的突出部分的部分被去除以暴露第二有源圖案122的上表面和部分側(cè)表面。

以上述方式，第二襯墊圖案130可以在第二區(qū)域II中沿基板100的上表面和第二有源圖案122的部分側(cè)表面形成。

參照圖22，包括虛設柵絕緣層162和虛設柵電極164的虛設柵結(jié)構(gòu)160可以形成在暴露的第一有源圖案120和暴露的第二有源圖案122上。在隨后的工藝中，虛設柵結(jié)構(gòu)160可以被包括柵絕緣層和柵電極的柵結(jié)構(gòu)置換。掩模圖案166可以用于形成虛設柵結(jié)構(gòu)160。

在此實施方式中，第三襯墊圖案134可以形成在第一區(qū)域I中的第一有源圖案120的下部區(qū)域120b的側(cè)表面上，并且第三襯墊圖案134可以不形成在第一區(qū)域I中的第一有源圖案120的上部區(qū)域120a的側(cè)表面上。此外，第二襯墊圖案130、第一襯墊圖案132和第三襯墊圖案134可以形成在第二區(qū)域II中的第二有源圖案122的下部區(qū)域122b的側(cè)表面上，第二襯墊圖案130、第一襯墊圖案132和第三襯墊圖案134可以不形成在第二區(qū)域II中的第二有源圖案122的上部區(qū)域122a的側(cè)表面上。

另一方面，在本發(fā)明構(gòu)思的示例實施方式中，如果第二區(qū)域II中的第三襯墊圖案134和第一襯墊圖案132在使隔離圖案150凹進之后被完全去除，第二襯墊圖案130可以形成在第二有源圖案122的下部區(qū)域122b的側(cè)表面上，并且第二襯墊圖案130可以不形成在第二有源圖案122的上部區(qū)域122a的側(cè)表面上。

在此實施方式中，第一有源圖案120的上部區(qū)域120a的極性可以不同于第二襯墊圖案130的極性。第二有源圖案122的上部區(qū)域122a的極性可以不同于第三襯墊圖案134的極性，并可以與第二襯墊圖案130的極性相同。另一方面，第一有源圖案120的上部區(qū)域120a的極性可以不同于第二有源圖案122的上部區(qū)域122a的極性。

圖23是根據(jù)本發(fā)明構(gòu)思的示例實施方式的半導體器件的視圖。

在根據(jù)本發(fā)明構(gòu)思的示例實施方式的半導體器件1、2或3中，在第一區(qū)域I是NMOS區(qū)域并且第二區(qū)域II是PMOS區(qū)域的情形下，第一有源圖案220的上部區(qū)域250的極性可以是負極性，第二襯墊圖案202的極性可以是正極性。此外，第二有源圖案222的上部區(qū)域252的極性可以是正極性，第一襯墊圖案200的極性可以是負極性。在此情形下，第一有源圖案220的下部區(qū)域240的極性可以變成正極性，第二有源圖案222的下部區(qū)域242的極性可以變成負極性。通過這樣的結(jié)構(gòu)，電荷遷移率可以通過抑制穿通現(xiàn)象而增大，從而不需要離子注入或離子注入被保持在最低限度。此外，通過在根據(jù)本發(fā)明構(gòu)思的示例實施方式的半導體器件1、2或3中形成具有窄的寬度的鰭，可以實現(xiàn)高密度和高性能的器件。

圖24和圖25是通過根據(jù)本發(fā)明構(gòu)思的示例實施方式的制造半導體器件的方法制造的半導體器件的圖示。在下文，將關于此實施方式和上述實施方式之間的差異進行說明。

首先，參照圖24，通過根據(jù)本發(fā)明構(gòu)思的示例實施方式的制造半導體器件的方法制造的半導體器件13可以包括邏輯區(qū)域(LOGIC)410和靜態(tài)隨機存取存儲器(SRAM)形成區(qū)域420。第十一晶體管411可以布置在邏輯區(qū)域410中，第十二晶體管421可以布置在SRAM形成區(qū)域420中。第十一晶體管411和第十二晶體管421可以是finFET。

接著，參照圖25，通過根據(jù)本發(fā)明構(gòu)思的示例實施方式的制造半導體器件的方法制造的半導體器件14可以包括邏輯區(qū)域410、以及彼此不同的第十三晶體管412和第十四晶體管422。第十三晶體管412和第十四晶體管422可以布置在邏輯區(qū)域410中。第十三晶體管412和第十四晶體管422可以是finFET。另一方面，彼此不同的第十三晶體管412和第十四晶體管422也可以布置在半導體器件14的SRAM形成區(qū)域中。圖24和圖25示出并描述了邏輯區(qū)域410和SRAM形成區(qū)域420，但是本發(fā)明構(gòu)思不限于此。例如，本發(fā)明構(gòu)思可以應用于其中形成存儲器(例如，動態(tài)隨機存取存儲器(DRAM)、磁阻隨機存取存儲器(MRAM)、電阻隨機存取存儲器(RRAM)和相變隨機存取存儲器(PRAM))的其它區(qū)域。

圖26是包括根據(jù)本發(fā)明構(gòu)思的示例實施方式的半導體器件的系統(tǒng)芯片(SoC)系統(tǒng)的方框圖。

參照圖26，SoC系統(tǒng)1000包括應用處理器1001和DRAM 1060。

應用處理器1001可以包括中央處理器(CPU)1010、多媒體系統(tǒng)1020、總線1030、存儲器系統(tǒng)1040和外圍電路1050。

中央處理器1010可以進行操作以驅(qū)動SoC系統(tǒng)1000。在本發(fā)明構(gòu)思的示例實施方式中，中央處理器1010可以配置為包括多個核的多核環(huán)境。

當SoC系統(tǒng)1000執(zhí)行各種多媒體功能時，可以使用多媒體系統(tǒng)1020。多媒體系統(tǒng)1020可以包括三維(3D)引擎模塊、視頻編解碼器、顯示系統(tǒng)、照相機系統(tǒng)和后處理器。

在中央處理器1010、多媒體系統(tǒng)1020、存儲器系統(tǒng)1040和外圍電路1050進行彼此的數(shù)據(jù)通信時可以使用總線1030。在本發(fā)明構(gòu)思的示例實施方式中，總線1030的示例可以包括多層高級高性能總線(AHB)和多層高級可擴展接口(AXI)，但是本發(fā)明構(gòu)思不限于此。

存儲器系統(tǒng)1040可以提供當應用處理器1001連接到外部存儲器(例如，DRAM 1060)時所使用的環(huán)境，以進行高速操作。在本發(fā)明構(gòu)思的示例實施 方式中，存儲器系統(tǒng)1040可以包括用于控制外部存儲器(例如，DRAM 1060)的單獨的控制器(例如，DRAM控制器)。

外圍電路1050可以提供當SoC系統(tǒng)1000連接到外部裝置(例如，主板)時所使用的環(huán)境。因此，外圍電路1050可以提供有用于使外部裝置與該外部裝置所連接到的SoC系統(tǒng)1000兼容的各種接口。

DRAM 1060可以用作當應用處理器1001操作時所使用的操作存儲器。在本發(fā)明構(gòu)思的示例實施方式中，DRAM 1060可以布置在應用處理器1001的外面，如圖26所示。例如，DRAM 1060和應用處理器1001可以以層疊封裝(PoP)的形式封裝。

SoC系統(tǒng)1000的各元件中的至少一個可以包括根據(jù)本發(fā)明構(gòu)思的示例實施方式的半導體器件中的任一個。

圖27是包括根據(jù)本發(fā)明構(gòu)思的示例實施方式的半導體器件的電子系統(tǒng)的方框圖。

參照圖27，根據(jù)本發(fā)明構(gòu)思的示例實施方式的電子系統(tǒng)1100可以包括控制器1110、輸入/輸出(I/O)器件1120、存儲器1130、接口1140和總線1150?？刂破?110、I/O器件1120、存儲器1130和/或接口1140可以通過總線1150彼此聯(lián)接?？偩€1150對應于數(shù)據(jù)通過其傳送的路徑或多個路徑。

控制器1110可以包括微處理器、數(shù)字信號處理器、微控制器或能夠執(zhí)行與微處理器、數(shù)字信號處理器或微控制器類似的功能的邏輯元件。I/O器件1120可以包括鍵區(qū)、鍵盤和顯示裝置。存儲器1130可以存儲數(shù)據(jù)和/或命令。接口1140可以向通信網(wǎng)絡傳送數(shù)據(jù)或從通信網(wǎng)絡接收數(shù)據(jù)。接口1140可以是有線類型或無線類型的。例如，接口1140可以包括天線或有線/無線收發(fā)器。

電子系統(tǒng)1100還可以包括高速DRAM和/或SRAM作為用于控制器1110的操作的操作存儲器。在此情形下，作為操作存儲器，可以使用根據(jù)本發(fā)明構(gòu)思的示例實施方式中的半導體器件1至3中的任一個。此外，根據(jù)本發(fā)明構(gòu)思的示例實施方式的半導體器件1至3中的任一個可以被提供在存儲器1130中，或可以被提供作為控制器1110或I/O器件1120的一部分。

電子系統(tǒng)1100可以應用于個人數(shù)字助理(PDA)、便攜式計算機、網(wǎng)絡平板、無線電話、移動電話、數(shù)字音樂播放器、存儲卡或能夠在無線環(huán)境中發(fā)送和/或接收信息的所有電子設備。

圖28至圖30是根據(jù)本發(fā)明構(gòu)思的示例實施方式的半導體器件可應用到其的半導體系統(tǒng)的視圖。

圖28示出平板PC 1200，圖29示出筆記本電腦1300，圖30示出智能手機1400。根據(jù)本發(fā)明構(gòu)思的示例實施方式的半導體器件1至3中的至少一個可以用于平板PC 1200、筆記本電腦1300或智能手機1400中。

此外，將理解，根據(jù)本發(fā)明構(gòu)思的示例實施方式的半導體器件可以應用于其它集成電路器件。換言之，雖然已經(jīng)示出平板PC 1200、筆記本電腦1300和智能手機1400作為根據(jù)本發(fā)明的示例實施方式的半導體器件可應用到其的半導體系統(tǒng)的示例，但是本發(fā)明構(gòu)思不限于此。在本發(fā)明構(gòu)思的示例實施方式中，半導體系統(tǒng)可以被實現(xiàn)為計算機、超級移動PC(UMPC)、工作站、上網(wǎng)本、PDA、便攜式計算機、無線電話、移動電話、電子書、便攜式多媒體播放器(PMP)、便攜式游戲機、導航裝置、黑匣子、數(shù)字照相機、3D電視機、數(shù)字錄音機、數(shù)字音頻播放器、數(shù)字圖像記錄儀、數(shù)字圖像播放器、數(shù)字錄像機或數(shù)字視頻播放器。

根據(jù)本發(fā)明構(gòu)思的示例實施方式的制造半導體器件的方法可以抑制體finFET(bulk finFET)的穿通現(xiàn)象，從而不進行或最小化離子注入。

雖然已經(jīng)參照本發(fā)明構(gòu)思的示例實施方式具體示出并描述了本發(fā)明構(gòu)思，但是本領域普通技術人員將理解，可以在其中進行形式和細節(jié)上的各種變化而沒有脫離本發(fā)明構(gòu)思的精神和范圍，本發(fā)明構(gòu)思的范圍由權(quán)利要求書限定。