本申請(qǐng)主張以日本專利申請(qǐng)2015－159647號(hào)(申請(qǐng)日：2015年8月12日)為基礎(chǔ)申請(qǐng)的優(yōu)先權(quán)。本申請(qǐng)通過(guò)參照該基礎(chǔ)申請(qǐng)而包含基礎(chǔ)申請(qǐng)的全部?jī)?nèi)容。

技術(shù)區(qū)域

本發(fā)明的實(shí)施方式涉及半導(dǎo)體裝置。

背景技術(shù)：

在MOSFET(Metal Oxide Semiconductor Field Effect Transistor)或IGBT(Insulated Gate Bipolar Transistor)等的半導(dǎo)體裝置中，通過(guò)對(duì)柵極電極施加閾值以上的電壓，從而成為導(dǎo)通狀態(tài)。

從開始向柵極電極施加電壓起到柵極電極的電壓成為閾值以上的時(shí)間與柵極電極的電阻成比例。從而，為了使半導(dǎo)體裝置高速地動(dòng)作，期望柵極電極的電阻較小。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明要解決的課題是提供一種能夠降低柵極電極的電阻的半導(dǎo)體裝置。

涉及實(shí)施方式的半導(dǎo)體裝置具有：第1電極、第1導(dǎo)電型的第1半導(dǎo)體區(qū)域、第2導(dǎo)電型的第2半導(dǎo)體區(qū)域、第1導(dǎo)電型的第3半導(dǎo)體區(qū)域、柵極電極、柵極絕緣層、第1絕緣部、第2絕緣部和第2電極。

上述第1半導(dǎo)體區(qū)域設(shè)置在上述第1電極之上。

上述第2半導(dǎo)體區(qū)域設(shè)置在上述第1半導(dǎo)體區(qū)域之上。

上述第3半導(dǎo)體區(qū)域選擇性地設(shè)置在上述第2半導(dǎo)體區(qū)域之上。

上述柵極電極具有第1部分和第2部分。

上述第1部分與上述第2半導(dǎo)體區(qū)域排列在與從上述第1電極朝向上述第1半導(dǎo)體區(qū)域的第1方向垂直的第2方向上。上述第1部分包含多晶硅。

上述第2部分設(shè)置在上述第1部分的一部分之上。上述第2部分包含金屬。

上述柵極絕緣層分別設(shè)置在上述柵極電極與上述第1半導(dǎo)體區(qū)域之間、上述柵極電極與上述第2半導(dǎo)體區(qū)域之間以及上述柵極電極與上述第3半導(dǎo)體區(qū)域之間。

上述第1絕緣部設(shè)置在上述第1部分的其他的一部分之上，包圍上述第2部分。

上述第2絕緣部設(shè)置在上述第2部分之上以及上述第1絕緣部之上。

上述第2電極設(shè)置在上述第3半導(dǎo)體區(qū)域之上以及上述第2絕緣部之上。上述第2電極與上述第2部分排列在上述第2方向上。

附圖說(shuō)明

圖1是表示涉及第1實(shí)施方式的半導(dǎo)體裝置的一部分的立體剖面圖。

圖2(a)是表示涉及第1實(shí)施方式的半導(dǎo)體裝置的制造工序的工序剖面圖。

圖2(b)是表示涉及第1實(shí)施方式的半導(dǎo)體裝置的制造工序的工序剖面圖。

圖3(a)是表示涉及第1實(shí)施方式的半導(dǎo)體裝置的制造工序的工序剖面圖。

圖3(b)是表示涉及第1實(shí)施方式的半導(dǎo)體裝置的制造工序的工序剖面圖。

圖4(a)是表示涉及第1實(shí)施方式的半導(dǎo)體裝置的制造工序的工序剖面圖。

圖4(b)是表示涉及第1實(shí)施方式的半導(dǎo)體裝置的制造工序的工序剖面圖。

圖5是表示涉及第2實(shí)施方式的半導(dǎo)體裝置的一部分的立體剖面圖。

具體實(shí)施方式

以下，參照附圖來(lái)說(shuō)明本發(fā)明的各實(shí)施方式。

另外，附圖是示意地或概念性的，各部分的厚度和寬度的關(guān)系、部分間的大小的比率等并不一定限于與現(xiàn)實(shí)的相同。并且，即使是表示相同的部分的情況，也有根據(jù)附圖而相互的尺寸或比率不同地表示的情況。

并且，在本申請(qǐng)說(shuō)明書和各圖中，對(duì)于與已說(shuō)明過(guò)的要素相同的要素賦予相同的符號(hào)而適當(dāng)省略詳細(xì)的說(shuō)明。

在各實(shí)施方式的說(shuō)明中使用XYZ正交坐標(biāo)系。將從漏極電極30朝向n^－型半導(dǎo)體區(qū)域1的方向設(shè)為Z方向(第1方向)，將相對(duì)于Z方向垂直且相互正交的2個(gè)方向設(shè)為X方向(第2方向)以及Y方向(第3方向)。

在以下的說(shuō)明中，n⁺、n^－以及p⁺、p的標(biāo)記表示各導(dǎo)電型中的雜質(zhì)濃度的相對(duì)的高低。即，附有“+”的標(biāo)記與沒(méi)有附帶“+”以及“－”的某一個(gè)的標(biāo)記相比，表示雜質(zhì)濃度相對(duì)較高，附有“－”的標(biāo)記與什么都沒(méi)附帶的標(biāo)記相比，表示雜質(zhì)濃度相對(duì)較低。

關(guān)于以下說(shuō)明的各實(shí)施方式，可以使各半導(dǎo)體區(qū)域的p型和n型反轉(zhuǎn)來(lái)實(shí)施各實(shí)施方式。

(第1實(shí)施方式)

使用圖1來(lái)說(shuō)明涉及第1實(shí)施方式的半導(dǎo)體裝置的一例。

圖1是表示涉及第1實(shí)施方式的半導(dǎo)體裝置100的一部分的立體剖面圖。

半導(dǎo)體裝置100例如是MOSFET。

如圖1所示，半導(dǎo)體裝置100具有n⁺型(第1導(dǎo)電型)漏極區(qū)域5、n^－型半導(dǎo)體區(qū)域1(第1半導(dǎo)體區(qū)域)、p型(第2導(dǎo)電型)基底(base)區(qū)域2(第2半導(dǎo)體區(qū)域)、n⁺型源極區(qū)域3(第3半導(dǎo)體區(qū)域)、p⁺型接觸區(qū)域4、柵極電極10、柵極絕緣層15、第1絕緣部21、第2絕緣部22、漏極電極30(第1電極)以及源極電極31(第2電極)。

在半導(dǎo)體裝置100的下表面設(shè)有漏極電極30。

n⁺型漏極區(qū)域5設(shè)置在漏極電極30之上，與漏極電極30電連接。

n^－型半導(dǎo)體區(qū)域1設(shè)置在n⁺型漏極區(qū)域5之上。

p型基底區(qū)域2設(shè)置在n^－型半導(dǎo)體區(qū)域1之上。

n⁺型源極區(qū)域3以及p⁺型接觸區(qū)域4分別選擇性地設(shè)置在p型基底區(qū)域2之上。

p型基底區(qū)域2、n⁺型源極區(qū)域3以及p⁺型接觸區(qū)域4在X方向上設(shè)置有多個(gè)，分別在Y方向上延伸。

或者，n⁺型源極區(qū)域3以及p⁺型接觸區(qū)域4在各p型基底區(qū)域2之上也可以在Y方向上交替地設(shè)置。

柵極電極10具有第1部分11以及第2部分12。

第1部分11、與n^－型半導(dǎo)體區(qū)域1、p型基底區(qū)域2以及n⁺型源極區(qū)域3排列在X方向上。在這些半導(dǎo)體區(qū)域與第1部分11之間設(shè)有柵極絕緣層15。

第2部分12設(shè)置在第1部分11的一部分之上。

第1絕緣部21設(shè)置在第1部分11的其他的一部分之上，第2部分12沿著X－Y面而被第1絕緣部21包圍。

第2絕緣部22設(shè)置在第1絕緣部21之上。

在圖1所示的例中，第2部分12的下端與第1部分11的上表面相接。并且，第1部分11的上表面以及第2部分12的下端與n⁺型源極區(qū)域3以及p⁺型接觸區(qū)域4排列在X方向上。第2部分12在X方向上的長(zhǎng)度比第1部分11在X方向上的長(zhǎng)度短。

柵極電極10、第1絕緣部21以及第2絕緣部22在X方向上設(shè)有多個(gè)，分別在Y方向上延伸。

在半導(dǎo)體裝置100的上表面且n⁺型源極區(qū)域3、p⁺型接觸區(qū)域4及第2絕緣部22之上設(shè)有源極電極31。源極電極31與n⁺型源極區(qū)域3以及p⁺型接觸區(qū)域4電連接。

并且，第2部分12的至少一部分與源極電極31在X方向上排列。源極電極31和柵極電極10通過(guò)第1絕緣部21以及第2絕緣部22而在電氣上分離。

這里說(shuō)明各構(gòu)成要素的材料的一例。

n⁺型漏極區(qū)域5、n^－型半導(dǎo)體區(qū)域1、p型基底區(qū)域2、n⁺型源極區(qū)域3、p⁺型接觸區(qū)域4作為半導(dǎo)體材料而包含硅、碳化硅、氮化鎵或砷化鎵。

作為添加到半導(dǎo)體材料中的n型雜質(zhì)，能夠使用砷、磷或銻。作為p 型雜質(zhì)，能夠使用硼。

柵極電極10的第1部分11包含多晶硅。

柵極電極10的第2部分12包含金屬。第2部分12作為金屬而包括例如鋁、鈦、鎳、鎢、銅以及金的至少某一種。第2部分12也可以進(jìn)一步包括氮化鈦等金屬化合物。

柵極絕緣層15、第1絕緣部21以及第2絕緣部22包括氧化硅等絕緣材料。

漏極電極30以及源極電極31包括鋁等金屬。

接著，使用圖2～圖4來(lái)說(shuō)明涉及第1實(shí)施方式的半導(dǎo)體裝置的制造方法的一例。

圖2～圖4是表示涉及第1實(shí)施方式的半導(dǎo)體裝置100的制造工序的工序剖面圖。

首先，準(zhǔn)備具有n⁺型半導(dǎo)體層5a和設(shè)置在n⁺型半導(dǎo)體層5a之上的n^－型半導(dǎo)體層1a的半導(dǎo)體基板。接著，在n^－型半導(dǎo)體層1a的表面上形成多個(gè)開口OP1。接著，通過(guò)進(jìn)行熱氧化，如圖2(a)所示，在開口OP1的內(nèi)壁以及n^－型半導(dǎo)體層1a的上表面形成絕緣層IL1。

接著，將p型雜質(zhì)以及n型雜質(zhì)依次離子注入到開口OP1彼此之間的n^－型半導(dǎo)體層1a，進(jìn)行熱處理，從而使雜質(zhì)活性化。通過(guò)該工序，如圖2(b)所示，形成p型基底區(qū)域2、n⁺型源極區(qū)域3以及p⁺型接觸區(qū)域4。

接著，在絕緣層IL1之上形成包含多晶硅的導(dǎo)電層。接著，對(duì)該導(dǎo)電層的一部分進(jìn)行刻蝕，使上表面后退，從而在各個(gè)開口OP1的內(nèi)部形成第1部分11。接著，形成覆蓋第1部分11的絕緣層IL2。如圖3(a)所示，在該絕緣層IL2形成開口OP2。開口OP2形成為，使得第1部分11的上表面的一部分經(jīng)由開口OP2露出。并且，開口OP2形成為，使得開口OP2的寬度(X方向上的尺寸)與開口OP1的寬度相比變窄。

接著，在絕緣層IL2之上形成埋入開口OP2的金屬層。接著，研磨該金屬層，將設(shè)置在開口OP2的內(nèi)部以外的部分除去，從而形成被絕緣層IL2包圍的第2部分12。通過(guò)該工序，形成圖1所示的具有第1部分11及第2部分12的柵極電極10。接著，如圖3(b)所示，在絕緣層IL2之上形成覆蓋第2部分12的絕緣層IL3。

接著，除去絕緣層IL1～I(xiàn)L3各自的一部分，使n⁺型源極區(qū)域3以及p⁺型接觸區(qū)域4露出。通過(guò)該工序，絕緣層IL1～I(xiàn)L3在X方向上被斷開，形成圖1所示的多個(gè)第1絕緣部21以及多個(gè)第2絕緣部22。接著，在n⁺型源極區(qū)域3以及p⁺型接觸區(qū)域4之上形成覆蓋第2絕緣部22的金屬層。通過(guò)將該金屬層圖案化，如圖4(a)所示形成源極電極31。

接著，研磨n⁺型半導(dǎo)體層5a的背面直到n⁺型半導(dǎo)體層5a成為規(guī)定的厚度。接著，如圖4(b)所示，通過(guò)在被研磨后的n⁺型半導(dǎo)體層5a的背面形成漏極電極30，能夠得到圖1所示的半導(dǎo)體裝置100。

說(shuō)明本實(shí)施方式的作用以及效果。

涉及本實(shí)施方式的半導(dǎo)體裝置的柵極電極10具有第1部分11以及第2部分12。包含金屬的第2部分12的電阻比包含多晶硅的第1部分的電阻小。因此，通過(guò)設(shè)有第2部分12能夠降低柵極電極的電阻。

進(jìn)而，根據(jù)本實(shí)施方式，第2部分12設(shè)置在第1部分11的一部分之上，并且在第1部分11的其他的一部分之上設(shè)有第1絕緣部21，第2部分12被該第1絕緣部21包圍。通過(guò)采用這種構(gòu)成，能夠使第2部分12與源極電極31之間的X方向上的距離變長(zhǎng)，能夠抑制柵極電極10與源極電極31之間的靜電電容的增加。

即，根據(jù)本實(shí)施方式，能夠在降低柵極電極10的電阻的同時(shí)抑制柵極電極10與源極電極31之間的靜電電容的增加。

并且，通過(guò)將第2部分12僅設(shè)置在第1部分11的一部分之上，從而在將絕緣層圖案化來(lái)形成第1絕緣部21以及第2絕緣部22時(shí)，能夠降低由于圖案化位置的偏差等而導(dǎo)致第2部分12誤露出的可能性。

即，根據(jù)涉及本實(shí)施方式的半導(dǎo)體裝置，能夠使半導(dǎo)體裝置的良品率提高。

并且，通過(guò)以使第1絕緣部21的一部分以及第2絕緣部22的一部分位于n⁺型源極區(qū)域3之上的方式設(shè)置第1絕緣部21以及第2絕緣部22，能夠更進(jìn)一步降低由于圖案化位置的偏差而導(dǎo)致第2部分12誤露出的可能性。

(第2實(shí)施方式)

使用圖5來(lái)說(shuō)明涉及第2實(shí)施方式的半導(dǎo)體裝置的一例。

圖5是表示涉及第2實(shí)施方式的半導(dǎo)體裝置200的一部分的立體剖面圖。

半導(dǎo)體裝置200在與半導(dǎo)體裝置100的比較中，例如在第2部分12的構(gòu)造上具有差異。

半導(dǎo)體裝置200中，第2部分12設(shè)置在第1部分11的一部分之上，并且被第1部分11的其他的一部分沿著X－Y面包圍。

在圖5所示的例中，第2部分12的下端與n+型源極區(qū)域3在X方向上排列，但第2部分12的下端也可以與p型基底區(qū)域2或n^－型半導(dǎo)體區(qū)域1在X方向上排列。第2部分12的下端的位置越深，則越可能使第2部分12的體積增加。

根據(jù)本實(shí)施方式，與第1實(shí)施方式相比由于第2部分12的體積較大，因此能夠更進(jìn)一步降低柵極電極10的電阻。

另外，在上述的各實(shí)施方式的說(shuō)明中，對(duì)在MOSFET中采用了涉及各實(shí)施方式的發(fā)明的情況的一例進(jìn)行了說(shuō)明。但是，涉及各實(shí)施方式的發(fā)明不限定于MOSFET，例如也能夠適用于IGBT。該情況下，例如在n⁺型漏極區(qū)域5與漏極電極30之間設(shè)有p⁺型的半導(dǎo)體區(qū)域。

關(guān)于以上說(shuō)明的各實(shí)施方式中的、各半導(dǎo)體區(qū)域之間的雜質(zhì)濃度的相對(duì)的高低，能夠使用例如SCM(掃描型靜電電容顯微鏡)來(lái)確認(rèn)。另外，各半導(dǎo)體區(qū)域中的載流子濃度能夠視為與各半導(dǎo)體區(qū)域中被活性化的雜質(zhì)濃度相等的濃度。從而，關(guān)于各半導(dǎo)體區(qū)域之間的載流子濃度的相對(duì)的高低也能夠使用SCM來(lái)確認(rèn)。

關(guān)于各半導(dǎo)體區(qū)域中的雜質(zhì)濃度，能夠通過(guò)例如SIMS(二次離子質(zhì)量分析法)來(lái)測(cè)定。

并且，關(guān)于柵極電極10的各部中包含的材料，能夠使用例如SIMS(二次離子質(zhì)量分析法)、GD－OES(輝光放電發(fā)光分光分析法)、XPS(X射線光電子分光法)等來(lái)確認(rèn)。

以上，說(shuō)明了本發(fā)明的一些實(shí)施方式，但這些實(shí)施方式是作為例而提示的，不意圖限定發(fā)明的范圍。這些新的實(shí)施方式能夠以其他的各種形態(tài)來(lái)實(shí)施，在不脫離發(fā)明的主旨的范圍中能夠進(jìn)行各種的省略、置換、變更。關(guān)于實(shí)施方式所包含的例如n⁺型漏極區(qū)域5、n^－型半導(dǎo)體區(qū)域1、p型基底 區(qū)域2、n⁺型源極區(qū)域3、p⁺型接觸區(qū)域4、柵極絕緣層15、漏極電極30、源極電極31等的各要素的具體的構(gòu)成，本區(qū)域技術(shù)人員能夠從公知的技術(shù)中適當(dāng)選擇。這些實(shí)施方式及其變形包含在發(fā)明的范圍或主旨中，并且包含在權(quán)利要求書記載的發(fā)明和其等價(jià)的范圍中。并且，上述的各實(shí)施方式能夠相互組合來(lái)實(shí)施。