本發(fā)明涉及半導(dǎo)體技術(shù)，尤其涉及一種薄膜晶體管及其制造方法、驅(qū)動電路和顯示裝置。

背景技術(shù)：

目前，雙柵極晶體管與單柵極晶體管相比具有門限電壓(vth)較大，漏電流較低的特點，會發(fā)生柵誘導(dǎo)漏極泄漏電流(gidl，gateinduceddrainleakage，對mosfet的可靠性影響較大)。而一般goa操作(goa技術(shù)是將gatedriveric集成在array玻璃襯底上，即去除gatedriveric用tft布線組成柵極電路形成goa單元，實現(xiàn)gatedriveric的驅(qū)動功能。)電壓介于-7.0(onstate)～6.5v(offstate)。因雙柵極晶體管在關(guān)閉狀態(tài)下，關(guān)斷漏電流偏高，進而影響數(shù)據(jù)線電壓vdata灰階影像訊號不穩(wěn)定，導(dǎo)致例如：影像對比變差，色偏......等不良影像質(zhì)量的發(fā)生。

技術(shù)實現(xiàn)要素：

針對現(xiàn)有技術(shù)中的缺陷，本發(fā)明的目的在于提供一種薄膜晶體管及其制造方法、驅(qū)動電路和顯示裝置能夠使gidl效應(yīng)所造成的關(guān)斷漏電流減小，使得灰階影像訊號穩(wěn)定，提升整體影像品質(zhì)。

根據(jù)本發(fā)明的一個實施例，提供一種薄膜晶體管，包括：襯底；以及至少三個柵極，設(shè)置在所述襯底上，其中至少兩個柵極在垂直于襯底方向上至少部分重疊。

根據(jù)本發(fā)明的另一個實施例，還提供一種薄膜晶體管的制造方法，制造上述的薄膜晶體管，包括以下步驟：

提供一襯底；

形成一半導(dǎo)體層于所述襯底之上；

形成一第一絕緣層于所述半導(dǎo)體層之上，圖案化所述第一絕緣層，形成 多個第一通孔，暴露出部分所述半導(dǎo)體層；

形成一第一介電層于所述第一絕緣層之上，圖案化所述第一介電層，形成多個與所述第一通孔對應(yīng)的第二通孔，暴露出部分所述半導(dǎo)體層；

形成一第一金屬層于所述第一介電層之上，圖案化所述第一金屬層形成第一柵極和第二柵極，所述第一柵極和所述第二柵極分別與所述半導(dǎo)體層在垂直于襯底方向重疊；

形成一第二介電層于所述第一金屬層之上，圖案化所述第二介電層，形成多個與所述第一通孔對應(yīng)的第三通孔，暴露出部分所述半導(dǎo)體層；及第四通孔，暴露出部分所述第一柵極；

形成一第三柵極于所述第二介電層之上，所述第三柵極與所述第二柵極在垂直于襯底方向重疊；

形成一第二絕緣層，圖案化所述第二絕緣層，形成多個與所述第三通孔對應(yīng)的第五通孔，暴露出部分所述半導(dǎo)體層；與第四通孔對應(yīng)的第六通孔，暴露出部分所述第一柵極；第七通孔，所述第七通孔暴露出部分所述第三柵極；

形成一源極和一漏極，通過所述第一通孔、所述第二通孔、所述第五通孔、所述第三通孔和所述第五通孔分別連接所述半導(dǎo)體層；以及

形成一公共電極，通過所述第七通孔連接所述第三柵極，并且通過所述第四通孔和第六通孔連接所述第一柵極。

根據(jù)本發(fā)明的另一個實施例，還提供一種驅(qū)動電路，包括：至少一個如上述的薄膜晶體管。

根據(jù)本發(fā)明的另一個實施例，還提供一種顯示裝置，包括至少一個如上述的薄膜晶體管和/或至少一個如上述的驅(qū)動電路。

本發(fā)明的薄膜晶體管及其制造方法、驅(qū)動電路和顯示裝置能夠使gidl效應(yīng)所造成的關(guān)斷漏電流減小，使得灰階影像訊號穩(wěn)定，提升整體影像品質(zhì)。

附圖說明

通過閱讀參照以下附圖對非限制性實施例所作的詳細描述，本發(fā)明的其它特征、目的和優(yōu)點將會變得更明顯：

圖1為現(xiàn)有技術(shù)的驅(qū)動電路的電路圖；

圖2(a)至5(b)為現(xiàn)有技術(shù)的驅(qū)動電路中雙柵極晶體管的制程過程的示意圖；

圖6為現(xiàn)有技術(shù)的驅(qū)動電路中雙柵極晶體管的公共電極電壓與關(guān)斷漏電流的曲線圖；

圖7為本發(fā)明實施例的薄膜晶體管的剖面圖；

圖8為本發(fā)明實施例的驅(qū)動電路的電路圖；

圖9為本發(fā)明實施例的驅(qū)動電路的中薄膜晶體管的關(guān)斷漏電流與現(xiàn)有技術(shù)的薄膜晶體管的關(guān)斷漏電流的對比示意圖；以及

圖10(a)至13(b)為本發(fā)明實施例的驅(qū)動電路中薄膜晶體管的制程過程的示意圖。

具體實施方式

現(xiàn)在將參考附圖更全面地描述示例實施方式。然而，示例實施方式能夠以多種形式實施，且不應(yīng)被理解為限于在此闡述的實施方式；相反，提供這些實施方式使得本發(fā)明將全面和完整，并將示例實施方式的構(gòu)思全面地傳達給本領(lǐng)域的技術(shù)人員。在圖中相同的附圖標(biāo)記表示相同或類似的結(jié)構(gòu)，因而將省略對它們的重復(fù)描述。

所描述的特征、結(jié)構(gòu)或特性可以以任何合適的方式結(jié)合在一個或更多實施方式中。在下面的描述中，提供許多具體細節(jié)從而給出對本發(fā)明的實施方式的充分理解。然而，本領(lǐng)域技術(shù)人員應(yīng)意識到，沒有特定細節(jié)中的一個或更多，或者采用其它的方法、組元、材料等，也可以實踐本發(fā)明的技術(shù)方案。在某些情況下，不詳細示出或描述公知結(jié)構(gòu)、材料或者操作以避免模糊本發(fā)明。

在現(xiàn)有的雙柵極晶體管包括兩個控制柵，如圖1所示，現(xiàn)有的7t1c驅(qū)動電路包括第一晶體管21’、第二晶體管22’、第三晶體管23’、第四晶 體管24’、第五晶體管25’、第六晶體管26’、第七晶體管27’共七個晶體管、電容28’和二極管29’。第一晶體管21’的源極耦接一數(shù)據(jù)線，漏極耦接一第一節(jié)點a，柵極耦接一第一掃描線sn。第二晶體管22’的源極耦接一第二節(jié)點b，漏極耦接第一節(jié)點a，柵極耦接一第三節(jié)點c。第三晶體管23’的源極耦接第一節(jié)點a，漏極耦接一第一供電電壓引線elvdd，柵極耦接一能量信號引線。第四晶體管24’的源極耦接一第四節(jié)點d，漏極耦接耦接第二節(jié)點b，柵極耦接能量信號引線。第五晶體管25’是具有兩個控制柵的雙柵極晶體管，源極耦接第二節(jié)點b，漏極耦接第三節(jié)點c，公共電極耦接第一掃描線sn。第六晶體管26’是具有兩個控制柵的雙柵極晶體管，源極耦接一電源輸入端vint，漏極耦接第三節(jié)點c，公共電極耦接一第二掃描線sn-1。第七晶體管27’的源極耦接耦接第四節(jié)點d，漏極耦接電源輸入端vint，柵極耦接一第三掃描線sn+1。電容28’串聯(lián)在第三節(jié)點c與第一供電電壓引線elvdd之間。二極管29，二極管29’的正極耦接一第二供電電壓引線elvss，負極耦接第四節(jié)點d。

以下以圖1中的第二晶體管22’(單柵)、第五晶體管25’(雙柵)為例，通過圖2(a)至6(b)來展示現(xiàn)有技術(shù)的驅(qū)動電路中晶體管和雙柵極晶體管的制程過程，這些圖中的(a)圖代表局部俯視圖，(b)圖代表剖面圖。

如圖2(a)和2(b)所示，在襯底1’上形成第一緩沖層2’，第一緩沖層2’的材料可以是sin(氮化硅)，厚度可以為500a(angstrom，埃)，但不以此為限。在第一緩沖層2’上形成第二緩沖層3’，第二緩沖層3’的材料可以是sio(一氧化硅)，厚度可以為2500a，但不以此為限。在第二緩沖層3’上形成兩個半導(dǎo)體層4’。兩個半導(dǎo)體層4’的材料可以都是多晶硅，厚度可以為445a，但不以此為限。左邊的半導(dǎo)體層4’將被配置為第二晶體管22’的源、漏極，右邊的半導(dǎo)體層4’將被配置為第五晶體管25’的源、漏極。

如圖3(a)和3(b)所示，在半導(dǎo)體層4’和第二緩沖層3’之上形成第一絕緣層5’，第一絕緣層5’的材料可以是sio，厚度可以為700a，但不以此為限。在第一絕緣層5’上形成第一介電層6’，第一介電層6’的材料可以是sin，厚度可以為450a，但不以此為限。在第一介電層6’上形成 第一金屬層，第一金屬層包括同層同質(zhì)的第一柵極線7’和兩處控制柵8’。第一柵極線7’位于左邊的半導(dǎo)體層4’之上，第一柵極線7’的材料可以是mo(鉬)，厚度可以是3000a，但不以此為限。兩處控制柵8’位于右邊的半導(dǎo)體層4’之上，控制柵8’相互連接形成u型?？刂茤?’的材料可以是mo(鉬)，厚度可以是3000a，但不以此為限。

如圖4(a)和4(b)所示，在第一金屬層之上形成第二介電層10’，第二介電層10’的材料可以是sin，厚度可以為900a，但不以此為限。在第二介電層10’之上形成第二金屬層，第二金屬層包括第二柵極線11’，第二柵極線11’位于左邊的半導(dǎo)體層4’之上，第二柵極線11’的材料可以是mo(鉬)，厚度可以是3000a，但不以此為限。

如圖5(a)和5(b)所示，在第二金屬層之上形成第二絕緣層13’(ct層)，第二絕緣層13’包括從下至上厚度為3200a的氮化硅和厚度為3000a的一氧化硅。在第二絕緣層13’形成七個接觸孔，在第二絕緣層13’上形成金屬接線端層，金屬接線端層包括從下至上厚度為650a的鈦層，厚度為5000a的鋁層，厚度為650a的鈦層。金屬接線端層包括七個接線端。

第一接觸孔貫穿第二絕緣層13’、第二介電層10’、第一介電層6’、第一絕緣層5’，第一接線端通過第一接觸孔連接到左邊的半導(dǎo)體層4’的一端，形成第二晶體管22’的漏極14’。

第二接觸孔貫穿第二絕緣層13’，第二接線端通過第二接觸孔連接到第二柵極線11，形成第二晶體管22’的電源連接端15’。

第三接觸孔貫穿第二絕緣層13’、第二介電層10’，第三接線端通過第三接觸孔連接到第一柵極線7’，形成第二晶體管22’的柵極16’。

第四接觸孔貫穿第二絕緣層13’、第二介電層10’、第一介電層6’、第一絕緣層5’，第一接線端通過第一接觸孔連接到左邊的半導(dǎo)體層4’的另一端，形成第二晶體管22’的源極17’。

第五接觸孔貫穿第二絕緣層13’、第二介電層10’、第一介電層6’、第一絕緣層5’，第五接線端通過第五接觸孔連接到右邊的半導(dǎo)體層4’的一端，形成第五晶體管25’的漏極18’。

第六接觸孔貫穿第二絕緣層13’、第二介電層10’，第六接線端通過第六接觸孔連接到兩處控制柵8’，形成第五晶體管25’的公共電極19’。

第七接觸孔貫穿第二絕緣層13’、第二介電層10’、第一介電層6’、第一絕緣層5’，第七接線端通過第七接觸孔連接到右邊的半導(dǎo)體層4’的另一端，形成第五晶體管25’的源極20’。

雖然，雙柵極晶體管與單柵極晶體管相比具有門限電壓(vth)較大，漏電流較低的特點。但是第五晶體管25’和第六晶體管26’在實際關(guān)閉狀態(tài)操作下，組件依然受柵誘導(dǎo)漏極泄漏電流(gidl，gateinduceddrainleakage，對mosfet的可靠性影響較大)效應(yīng)影響，參見圖6所示，其中e代表單柵極的晶體管，f代表雙柵極的晶體管，尤其是在在g區(qū)域附近，無論單柵極的晶體管還是雙柵極的晶體管的關(guān)斷漏電流id會隨著柵極電壓vg愈大而愈高。而一般goa操作(goa技術(shù)是將gatedriveric集成在array玻璃襯底上，即去除gatedriveric用tft布線組成柵極電路形成goa單元，實現(xiàn)gatedriveric的驅(qū)動功能。)電壓介于-7.0(onstate)～6.5v(offstate)。因第五晶體管25’和第六晶體管26’在關(guān)閉狀態(tài)下，關(guān)斷漏電流偏高，造成第三節(jié)點c的電壓下降，進而影響的數(shù)據(jù)線電壓vdata灰階影像訊號不穩(wěn)定，導(dǎo)致例如：影像對比變差，色偏......等不良影像質(zhì)量的發(fā)生。

而本實施例提供了一種具有三個柵極的薄膜晶體管，其中一個柵極可以被配置為控制柵8(即第一柵極)，另一個柵極可以被配置為浮動?xùn)?(floatinggate)(即第二柵極)。該薄膜晶體管可以是頂柵結(jié)構(gòu)也可以是低柵結(jié)構(gòu)，以下以頂柵結(jié)構(gòu)為例，具體介紹本實施例的結(jié)構(gòu)和制程過程，但不以此為限。

如圖7所示，本實施例的薄膜晶體管具體包括：襯底1、第一緩沖層2、第二緩沖層3、半導(dǎo)體層4、第一絕緣層5、第一介電層6、第一金屬層、第二介電層10、選擇柵12(即第三柵極)、第二絕緣層13、源極17、漏極18以及公共電極。

第一緩沖層2形成于襯底1之上，第一緩沖層2的材料可以是sin(氮化硅)，厚度可以為500a(angstrom，埃)，但不以此為限。sin(氮化硅)的介電系數(shù)為7。

第二緩沖層3形成于第一緩沖層2之上，第二緩沖層3的材料可以是sio(一氧化硅)，厚度可以為2500a，但不以此為限。sio(一氧化硅) 的介電系數(shù)為4。

半導(dǎo)體層4形成于襯底1之上。第一絕緣層5形成于半導(dǎo)體層4之上。半導(dǎo)體層4的材料可以是多晶硅，厚度可以為445a，但不以此為限。半導(dǎo)體層4可以被配置為薄膜晶體管的源、漏極。

第一絕緣層5形成于半導(dǎo)體層4之上。第一絕緣層5的材料可以是sio，厚度可以為700a，但不以此為限。sio(一氧化硅)的介電系數(shù)為4。第一絕緣層5中設(shè)置的多個第一通孔，暴露出部分半導(dǎo)體層4。

第一介電層6形成于第一絕緣層5之上。第一介電層6的材料可以是sin，厚度可以為450a，但不以此為限。sin(氮化硅)的介電系數(shù)為7。第一介電層6中設(shè)置的多個與第一通孔對應(yīng)的第二通孔，暴露出部分半導(dǎo)體層4。

第一金屬層形成于第一介電層6之上，第一金屬層包括不相交的控制柵8和耦合外部電壓的浮動?xùn)?，控制柵8和浮動?xùn)?分別與半導(dǎo)體層4在垂直于襯底方向重疊。控制柵8和浮動?xùn)?的材料可以都是mo(鉬)，厚度可以是3000a，但不以此為限。

第二介電層10形成于第一金屬層之上。第二介電層10的材料可以是sin，厚度可以為900a，但不以此為限。sin(氮化硅)的介電系數(shù)為7。第一介電層6和第二介電層10將浮動?xùn)?完全包圍，無導(dǎo)線外引呈懸浮狀態(tài)。第二介電層10中設(shè)置的多個與第一通孔對應(yīng)的第三通孔，暴露出部分半導(dǎo)體層4；及其中設(shè)置的第四通孔，暴露出部分控制柵8。

選擇柵12形成于第二介電層10之上，選擇柵12覆蓋浮動?xùn)?。選擇柵12的材料可以是mo(鉬)，厚度可以是3000a，但不以此為限。選擇柵12與半導(dǎo)體層4在垂直于襯底方向重疊。優(yōu)選地，浮動?xùn)?在襯底的投影面積可以小于選擇柵12在襯底的投影面積，以便獲得更好的穩(wěn)定性。例如：選擇柵12的面積是浮動?xùn)?的面積的1.1倍。

第二絕緣層13形成于選擇柵12之上。第二絕緣層13包括從下至上厚度為3200a的氮化硅和厚度為3000a的一氧化硅。在第二絕緣層13形成多個與第三通孔對應(yīng)的第五通孔，暴露出部分半導(dǎo)體層4；其中設(shè)置與第四通孔對應(yīng)的第六通孔，暴露出部分控制柵8；其中設(shè)置的第七通孔，第七通孔暴露出部分選擇柵12。在第二絕緣層13上形成金屬接線端層，金屬接線端 層包括從下至上厚度為650a的鈦層，厚度為5000a的鋁層，厚度為650a的鈦層。金屬接線端層包括四個接線端。其中，兩個接線端分別通過貫穿第二絕緣層13、第二介電層10、第一介電層6和第一絕緣層5的兩通孔，分別連接半導(dǎo)體層4的兩端，以形成源極18和漏極20。源極18和漏極20通過第一通孔、第二通孔、第三通孔和第五通孔分別連接半導(dǎo)體層4。另一個接線端通過貫穿第二絕緣層13的一個通孔連接選擇柵12，以形成選擇電極19a。最后一個接線端通過連接第二絕緣層13和第二介電層10的另一個通孔連接控制柵8，以形成控制電極19b。選擇柵12的電壓小于控制柵8的電壓。選擇電極19a和控制電極19b并連接為薄膜晶體管的公共電極。公共電極通過第七通孔連接選擇柵12，并且通過第四通孔和第六通孔連接控制柵8。

根據(jù)本發(fā)明還提供一種薄膜晶體管的制造方法，制造如上述的薄膜晶體管，包括以下步驟：

提供一襯底。

形成一半導(dǎo)體層于襯底之上。

形成一第一絕緣層于半導(dǎo)體層之上，圖案化第一絕緣層，形成多個第一通孔，暴露出部分半導(dǎo)體層。

形成一第一介電層于第一絕緣層之上，圖案化第一介電層，形成多個與第一通孔對應(yīng)的第二通孔，暴露出部分半導(dǎo)體層。

形成一第一金屬層于第一介電層之上，圖案化第一金屬層形成第一柵極和第二柵極，第一柵極和第二柵極分別與半導(dǎo)體層在垂直于襯底方向重疊。

形成一第二介電層于第一金屬層之上，圖案化第二介電層，形成多個與第一通孔對應(yīng)的第三通孔，暴露出部分半導(dǎo)體層。及第四通孔，暴露出部分第一柵極。

形成一第三柵極于第二介電層之上，第三柵極與第二柵極在垂直于襯底方向重疊。

形成一第二絕緣層，圖案化第二絕緣層，形成多個與第三通孔對應(yīng)的第五通孔，暴露出部分半導(dǎo)體層。與第四通孔對應(yīng)的第六通孔，暴露出部分第一柵極。第七通孔，第七通孔暴露出部分第三柵極。

形成一源極和一漏極，通過第一通孔、第二通孔、第五通孔、第三通孔 和第五通孔分別連接半導(dǎo)體層。以及

形成一公共電極，通過第七通孔連接第三柵極，并且通過第四通孔和第六通孔連接第一柵極。其中每一層的具體材料、結(jié)構(gòu)、厚度等均與上述的薄膜晶體管相同，此處不再贅述。

如圖8所示，多路復(fù)用像素驅(qū)動模塊一般包括多級驅(qū)動電路。本實施例提供了一種7t1c驅(qū)動電路包括第一晶體管21、第二晶體管22、第三晶體管23、第四晶體管24、第五晶體管25、第六晶體管26、第七晶體管27共七個晶體管、電容28和二極管29。第一晶體管21的源極耦接一數(shù)據(jù)線，漏極耦接一第一節(jié)點a，柵極耦接一第一掃描線sn。第二晶體管22的源極耦接一第二節(jié)點b，漏極耦接第一節(jié)點a，柵極耦接一第三節(jié)點c。第三晶體管23的源極耦接第一節(jié)點a，漏極耦接一第一供電電壓引線elvdd，柵極耦接一能量信號引線。第四晶體管24的源極耦接一第四節(jié)點d，漏極耦接耦接第二節(jié)點b，柵極耦接能量信號引線。第五晶體管25是如上述的具有一個浮動?xùn)藕鸵粋€控制柵的薄膜晶體管，源極耦接第二節(jié)點b，漏極耦接第三節(jié)點c，公共電極耦接第一掃描線sn(即本級驅(qū)動電路的掃描線)。第六晶體管26是如上述的具有一個浮動?xùn)藕鸵粋€控制柵的薄膜晶體管，源極耦接一電源輸入端vint，漏極耦接第三節(jié)點c，公共電極耦接一第二掃描線sn-1(即上一級驅(qū)動電路的掃描線)。第七晶體管27的源極耦接耦接第四節(jié)點d，漏極耦接電源輸入端vint，柵極耦接一第三掃描線sn+1(即下一級驅(qū)動電路的掃描線)。電容28串聯(lián)在第三節(jié)點c與第一供電電壓引線elvdd之間。二極管29，二極管29的正極耦接一第二供電電壓引線elvss，負極耦接第四節(jié)點d。其中，第一晶體管21、第二晶體管22、第三晶體管23、第四晶體管24、第五晶體管25、第六晶體管26、第七晶體管27都是p型晶體管。

參見圖9所示，其中h代表現(xiàn)有技術(shù)的雙柵極的晶體管，i代表本實施例的雙柵極的晶體管。本實施例為將第五晶體管25和第六晶體管26將其中一部分設(shè)計成浮動?xùn)沤Y(jié)構(gòu)，以降低組件關(guān)閉狀態(tài)下之關(guān)斷漏電流。與現(xiàn)有技術(shù)的雙柵極的晶體管相比，因為本實施例的雙柵極的晶體管的浮動?xùn)诺碾妷簐fg是柵極電壓vg耦合形成，其實際電壓會比柵極電壓vg為小，因此在 組件關(guān)閉狀態(tài)下，形成較小的gidl特性，其關(guān)斷漏電流因此相對變小，使第三節(jié)點c的灰階影像訊號穩(wěn)定，從而能夠提升整體影像品質(zhì)。

浮動?xùn)诺拿娣e由第一金屬層定義，選擇柵的面積由第二金屬層定義。浮動?xùn)诺鸟詈想妷焊x擇柵和浮動?xùn)诺牡紫碌碾娙荽笮∮嘘P(guān)。此電容取決于相對應(yīng)層的材料，膜厚與面積而定。

表一

表一種的fg表示浮動?xùn)?，cg表示選擇柵。gcr表示gatecouplingratio，即電壓耦合率。如表一所示，根據(jù)本制程之參數(shù)結(jié)果，使具有浮動?xùn)沤Y(jié)構(gòu)的薄膜晶體管tft，在關(guān)斷操作下，本實施例的浮動?xùn)诺碾妷?vfg)比現(xiàn)有技術(shù)的控制柵的電壓(vcg)為小，故具有改善整體組件因gidl所造成的關(guān)斷漏電流效果。

以實際輸入的控制柵電壓而言，其對本專利結(jié)構(gòu)所形成的電路而言，其對應(yīng)之vcg的vth會增加約2.5～3.0v左右，此特性對制程所造成的電路組件變異量(△vth)相對而言也會變小，為本專利的另一好處。(note：vcg控制整體電路之電壓，而vfg則控制實際組件(浮動?xùn)?通道開關(guān)之 電壓)

然一般而言，vth不希望增加至太大(│vth│<4v，此數(shù)值并非絕對，不以此為限)，此會使整體電路功耗也變得增加，但此需求須視實際設(shè)計應(yīng)用狀況而定，并可做調(diào)整。

表二(其中fg表示浮動?xùn)?，cg表示選擇柵)

表三(其中fg表示浮動?xùn)?，cg表示選擇柵)

對比表一、表二和表三可知，可通過彈性調(diào)整參數(shù)將vfg趨向變大(但需小于vcg)，或者通過彈性調(diào)整參數(shù)將vth(for電路)趨向變小。本具體實施例的最佳條件，可彈性調(diào)整不同參數(shù)以達到不同的電性設(shè)計需求，并取得一整體最佳平衡點。

以下以圖8中的第二晶體管22(單柵)、第五晶體管25(雙柵)為例，通過圖10(a)至13(b)來展示現(xiàn)有技術(shù)的驅(qū)動電路中晶體管和薄膜晶體管的制程過程，這些圖中的(a)圖代表局部俯視圖，(b)圖代表剖面圖。

如圖10(a)和10(b)所示，在襯底1上形成第一緩沖層2，第一緩沖層2的材料可以是sin(氮化硅)，厚度可以為500a(angstrom，埃)，但不以此為限。在第一緩沖層2上形成第二緩沖層3，第二緩沖層3的材料可以是sio(一氧化硅)，厚度可以為2500a，但不以此為限。在第二緩沖層3上形成兩個半導(dǎo)體層4。兩個半導(dǎo)體層4的材料可以都是多晶硅，厚度可以為445a，但不以此為限。左邊的半導(dǎo)體層4將被配置為第二晶體管22的源、漏極，右邊的半導(dǎo)體層4將被配置為第五晶體管25的源、漏極。

如圖11(a)和11(b)所示，在半導(dǎo)體層4和第二緩沖層3之上形成第一絕緣層5，第一絕緣層5的材料可以是sio，厚度可以為700a，但不以此為限。在第一絕緣層5上形成第一介電層6，第一介電層6的材料可以是sin，厚度可以為450a，但不以此為限。在第一介電層6上形成第一金屬層，第一金屬層包括同層同質(zhì)的第一柵極線7、一處浮動?xùn)?和一處控制柵8。第一柵極線7位于左邊的半導(dǎo)體層4之上，第一柵極線7的材料可以是mo(鉬)，厚度可以是3000a，但不以此為限。浮動?xùn)?和控制柵8位于右邊的半導(dǎo)體層4之上，浮動?xùn)?和控制柵8之間不相連。浮動?xùn)?和控制柵8的材料可以都是mo(鉬)，厚度可以是3000a，但不以此為限。

如圖12(a)和12(b)所示，在第一金屬層之上形成第二介電層10， 第二介電層10的材料可以是sin，厚度可以為900a，但不以此為限。在第二介電層10之上形成第二金屬層，第二金屬層包括第二柵極線11和選擇柵12，第二柵極線11位于左邊的半導(dǎo)體層4之上，第二柵極線11的材料可以是mo(鉬)，厚度可以是3000a，但不以此為限。選擇柵12位于右邊的半導(dǎo)體層4之上，選擇柵12覆蓋浮動?xùn)?。選擇柵12的材料可以是mo(鉬)，厚度可以是3000a，但不以此為限。

如圖13(a)和13(b)所示，在第二金屬層之上形成第二絕緣層13(ct層)，第二絕緣層13包括從下至上厚度為3200a的氮化硅和厚度為3000a的一氧化硅。在第二絕緣層13形成七個接觸孔，在第二絕緣層13上形成金屬接線端層，金屬接線端層包括從下至上厚度為650a的鈦層，厚度為5000a的鋁層，厚度為650a的鈦層。金屬接線端層包括八個接線端，其中：

第一接觸孔貫穿第二絕緣層13、第二介電層10、第一介電層6、第一絕緣層5，第一接線端通過第一接觸孔連接到左邊的半導(dǎo)體層4的一端，形成第二晶體管22的漏極14。

第二接觸孔貫穿第二絕緣層13，第二接線端通過第二接觸孔連接到第二柵極線11，形成第二晶體管22的電源連接端15。

第三接觸孔貫穿第二絕緣層13、第二介電層10，第三接線端通過第三接觸孔連接到第一柵極線7，形成第二晶體管22的柵極16。

第四接觸孔貫穿第二絕緣層13、第二介電層10、第一介電層6、第一絕緣層5，第一接線端通過第一接觸孔連接到左邊的半導(dǎo)體層4的另一端，形成第五晶體管25的源極17。

第五接觸孔貫穿第二絕緣層13、第二介電層10、第一介電層6、第一絕緣層5，第五接線端通過第五接觸孔連接到右邊的半導(dǎo)體層4的一端，形成第五晶體管25的漏極18。

第六接觸孔貫穿第二絕緣層13，第六接線端通過第六接觸孔連接選擇柵12，形成第五晶體管25的選擇電極19a。

第七接觸孔貫穿第二絕緣層13、第二介電層10，第七接線端通過第七接觸孔連接控制柵8，形成第五晶體管25的控制電極19b。選擇電極19a與控制電極19b相連形成第五晶體管25的公共電極。

第八接觸孔貫穿第二絕緣層13、第二介電層10、第一介電層6、第一絕緣層5，第七接線端通過第七接觸孔連接到右邊的半導(dǎo)體層4的另一端，形成第五晶體管25的源極20。

本發(fā)明還提供一種顯示裝置，包括上述的薄膜晶體管，顯示裝置可以是移動終端、平板電腦、顯示器等等。

本發(fā)明還提供一種顯示裝置，包括上述的驅(qū)動電路，顯示裝置可以是移動終端、平板電腦、顯示器等等。

本發(fā)明還提供一種顯示裝置，包括上述的薄膜晶體管和上述的驅(qū)動電路，顯示裝置可以是移動終端、平板電腦、顯示器等等。

本發(fā)明是具有雙柵極tft的amoled畫素電路組件，本發(fā)明中的雙柵極tft比一般的tft，為具有較低的整體漏電流特性。本發(fā)明的雙柵極tft組件，其中一部分為浮動?xùn)沤Y(jié)構(gòu)，此耦合出的電壓(vfg)將比直接接觸的外部電壓(vgorvcgorsn)為小，使gidl效應(yīng)所造成的關(guān)斷漏電流亦會較小，因此可進一步改善整體組件的質(zhì)量。本專利具有浮動?xùn)诺膖ft結(jié)構(gòu)，其制程可基本由原來的制程步驟所形成，不需額外的制造成本。本發(fā)明的具有浮動?xùn)诺碾p柵極tft組件，因耦合效應(yīng)使組件vth特性絕對值亦會變大，此特性對制程所造成的組件變異量(△vth)相對而言也會變小，對整體電路組件的穩(wěn)定亦有改善的效果。本發(fā)明的雙柵極tft一半為具有浮動?xùn)诺膖ft結(jié)構(gòu)，另一半則保持原本的單柵極的tft結(jié)構(gòu)，主要在改善組件質(zhì)量的效果下亦能避免整體電路功耗的增加。

綜上可知，本發(fā)明的薄膜晶體管及其制造方法、驅(qū)動電路和顯示裝置能夠使gidl效應(yīng)所造成的關(guān)斷漏電流減小，使得灰階影像訊號穩(wěn)定，提升整體影像品質(zhì)。

以上對本發(fā)明的具體實施例進行了描述。需要理解的是，本發(fā)明并不局限于上述特定實施方式，本領(lǐng)域技術(shù)人員可以在權(quán)利要求的范圍內(nèi)做出各種變形或修改，這并不影響本發(fā)明的實質(zhì)內(nèi)容。