本發(fā)明涉及半導體封裝技術(shù)領(lǐng)域，尤其涉及一種具有集成了的天線的扇出封裝結(jié)構(gòu)。

背景技術(shù)：

為了確保電子產(chǎn)品及通訊設(shè)備的持續(xù)小型化及多功能性，期望一種小尺寸、支持多引腳連接、高速運行和具有高功能性的半導體封裝。另外，在高頻應(yīng)用中，諸如RF SiP(Radio Frequency System-in-Package，射頻系統(tǒng)級封裝)元件，天線一般用于使能無線通信。

在此種傳統(tǒng)SiP結(jié)構(gòu)中，分離的天線元件單獨地被密封或安裝在PCB(Printed Circuit Board，印刷電路板)或封裝上?？墒?，PCB需要為安裝于其上的天線元件提供額外的區(qū)域。如此，難以降低設(shè)備尺寸。另外，當天線元件安裝在封裝上時，增加了SiP結(jié)構(gòu)的整體高度。此外，在此情形中，由于天線元件一般經(jīng)由SMT(Surface Mount Technology，表面貼裝技術(shù))工藝安裝在封裝上，因此差的SMT工藝控制可能引起天線元件與下面的封裝之間的脫層。如此，降低了半導體封裝結(jié)構(gòu)的穩(wěn)定性、良品率及生產(chǎn)量。

如此，期望一種創(chuàng)新的半導體封裝結(jié)構(gòu)。

技術(shù)實現(xiàn)要素：

有鑒于此，本發(fā)明提供了一種半導體封裝結(jié)構(gòu)，可以提高半導體封裝結(jié)構(gòu)的穩(wěn)定性、良品率及生產(chǎn)量。

本發(fā)明提供了一種半導體封裝結(jié)構(gòu)，包括：第一半導體封裝，該第一半導體封裝包括：第一重分布層結(jié)構(gòu)，具有第一表面及相對于該第一表面的第二表面；第一半導體晶粒，設(shè)置在該第一重分布層結(jié)構(gòu)的該第一表面上；第一模塑料，設(shè)置在該第一重分布層結(jié)構(gòu)的該第一表面上且圍繞該第一半導體晶粒；以及金屬間介電結(jié)構(gòu)，設(shè)置在該第一模塑料和該第一半導體晶粒上，其中，該金屬間介電結(jié)構(gòu)包括：導電層或者金屬屏蔽層，其中該導電層具有天線圖案并且 電性耦接至該第一重分布層結(jié)構(gòu)，其中，該金屬屏蔽層覆蓋該第一半體晶粒。

其中，該第一半導體封裝進一步包括：電子元件，設(shè)置在該第一重分布層結(jié)構(gòu)的該第二表面上并且電性耦接至該第一重分布層結(jié)構(gòu)。

其中，該電子元件包括：電容、電感、電阻或者他們的組合。

其中，該第一半導體封裝進一步包括：多個第一導電結(jié)構(gòu)，設(shè)置在該第一重分布層結(jié)構(gòu)的該第二表面上，并且電性耦接至該第一重分布層結(jié)構(gòu)。

其中，該第一半導體封裝進一步包括：鈍化層，覆蓋該金屬間介電結(jié)構(gòu)。

其中，該第一半導體封裝進一步包括：多個第一通孔，穿過該第一模塑料并且電性耦接至該第一重分布層結(jié)構(gòu)，其中該多個第一通孔還電性耦接該導電層或該金屬屏蔽層。

其中，進一步包括：第二半導體封裝，堆疊在該第一半導體封裝下方，并且該第二半導體封裝包括：第二重分布層結(jié)構(gòu)，電性耦接至該第一重分布層結(jié)構(gòu)并且具有第三表面和相對于該第三表面的第四表面；第三半導體晶粒，設(shè)置在該第二重分布層結(jié)構(gòu)的該第三表面和該第一重分布層結(jié)構(gòu)的該第二表面之間；以及第二模塑料，設(shè)置在該第二重分布層結(jié)構(gòu)的該第三表面和該第一重分布層結(jié)構(gòu)的該第二表面之間，并且圍繞該第三半導體晶粒。

其中，該第一半導體封裝進一步包括：第二半導體晶粒，設(shè)置在該第一重分布層結(jié)構(gòu)的該第一表面上，并且該第一半導體晶粒和該第二半導體晶粒并排布置。

其中，該半導體封裝結(jié)構(gòu)中的任一半導體晶粒包括：微控制器、微處理器、隨機存取存儲器、電源管理集成電路、閃存、全球定位系統(tǒng)設(shè)備或者射頻設(shè)備。

其中，該第二半導體封裝進一步包括：電子元件，設(shè)置在該第二重分布層結(jié)構(gòu)的該第四表面上，并且電性耦接至該第二重分布層結(jié)構(gòu)。

其中，該電子元件包括：電容、電感、電阻或他們的組合。

其中，該第二半導體封裝進一步包括：多個第二導電結(jié)構(gòu)，設(shè)置在該第二重分布層結(jié)構(gòu)的該第四表面上，并且電性耦接至該第二重分布層結(jié)構(gòu)。

其中，該第二半導體封裝進一步包括：多個第二通孔，穿過該第二模塑料，以形成該第一和第二重分布層結(jié)構(gòu)之間的電連接。

其中，該第一半導體封裝進一步包括：多個第一通孔，穿過該第一模塑料并且電性耦接至該第一重分布層結(jié)構(gòu)，其中該多個第一通孔還電性耦接該導電層或該金屬屏蔽層；該多個第二通孔中至少一個垂直對齊該多個第一通孔中至 少一個。

其中，當該金屬間介電結(jié)構(gòu)包括：該金屬屏蔽層時，該金屬屏蔽層還覆蓋該第二半導體晶粒。

其中，該導電層或者該金屬屏蔽層位于金屬間介電結(jié)構(gòu)中的介電層之上且通過通孔電性耦接至該第一重分布層結(jié)構(gòu)。

其中，當該金屬間介電結(jié)構(gòu)包括金屬屏蔽層時，該金屬屏蔽層設(shè)置在金屬間介電結(jié)構(gòu)中的介電層的上表面，且該金屬屏蔽層向下延伸使得該金屬屏蔽層覆蓋該半導體封裝結(jié)構(gòu)的側(cè)壁。

本發(fā)明的有益效果是：

以上的半導體封裝結(jié)構(gòu)，其中的金屬間介電結(jié)構(gòu)包括:具有天線圖案的導電層或者金屬屏蔽層，從而將天線或金屬屏蔽集成于半導體封裝結(jié)構(gòu)中，并且該集成后的結(jié)構(gòu)可以兼容半導體封裝結(jié)構(gòu)的工藝，而無需執(zhí)行形成天線設(shè)備或金屬屏蔽的SMT工藝，從而使得半導體封裝結(jié)構(gòu)的可靠性、良品率和生產(chǎn)量均得到提高。

附圖說明

通過閱讀接下來的詳細描述以及參考附圖所做的示例，可以更好地理解本發(fā)明，其中：

圖1A為根據(jù)本發(fā)明一些實施例的典型的半導體封裝結(jié)構(gòu)的橫截面示意圖。

圖1B為圖1A中所示的半導體封裝結(jié)構(gòu)中的IMD(Inter-Metal Dielectric，金屬間介電)結(jié)構(gòu)的平面示意圖。

圖2為根據(jù)本發(fā)明一些實施例的典型的半導體封裝結(jié)構(gòu)的橫截面示意圖，其中該半導體封裝結(jié)構(gòu)具有兩顆并排設(shè)置的晶粒(die)。

圖3為根據(jù)本發(fā)明一些實施例的典型的半導體封裝結(jié)構(gòu)的橫截面示意圖，該半導體封裝結(jié)構(gòu)為PoP(Package on Package，封裝上封裝)結(jié)構(gòu)。

圖4A為根據(jù)本發(fā)明一些實施例的典型的半導體封裝結(jié)構(gòu)的橫截面示意圖。

圖4B為圖4A所示的半導體封裝結(jié)構(gòu)中的IMD結(jié)構(gòu)的平面示意圖。

圖5為根據(jù)本發(fā)明一些實施例的典型的半導體封裝結(jié)構(gòu)的橫截面示意圖，該半導體封裝結(jié)構(gòu)具有兩顆并排設(shè)置的晶粒。

圖6為根據(jù)本發(fā)明一些實施例的典型的半導體封裝結(jié)構(gòu)的橫截面示意圖，該半導體封裝結(jié)構(gòu)為PoP結(jié)構(gòu)。

具體實施方式

在本申請說明書及權(quán)利要求當中使用了某些詞匯來指稱特定的元件。本領(lǐng)域技術(shù)人員應(yīng)可理解，硬件制造商可能會用不同的名詞來稱呼同一個元件。本說明書及權(quán)利要求并不以名稱的差異作為區(qū)分元件的方式，而是以元件在功能上的差異作為區(qū)分的準則。在通篇說明書及權(quán)利要求當中所提及的“包括”、“包含”為一開放式的用語，故應(yīng)解釋成“包括(含)但不限定于”。另外，“耦接”一詞在此為包括任何直接及間接的電氣連接手段。因此，若文中描述第一裝置耦接于第二裝置，則代表該第一裝置可直接電氣連接至該第二裝置，或透過其它裝置或連接手段間接地電氣連接至該第二裝置。

本發(fā)明將參考實施例及參考附圖來描述，但是本發(fā)明不限制于此，并且本發(fā)明僅由權(quán)利要求限定。描述的附圖僅為原理圖而非限制。在附圖中，出于說明目的，而夸大了某些元件的尺寸，并且這些元件并非按比例繪制。附圖中的尺寸及相對尺寸不對應(yīng)本發(fā)明實踐中的真實尺寸。

圖1A為根據(jù)本發(fā)明一些實施例的半導體封裝結(jié)構(gòu)10的橫截面示意圖。圖1B為圖1A中所示的半導體封裝結(jié)構(gòu)10中的IMD結(jié)構(gòu)134的平面示意圖。在一些實施例中，半導體封裝結(jié)構(gòu)10為晶圓級半導體封裝結(jié)構(gòu)，例如覆晶半導體封裝結(jié)構(gòu)。

參考圖1A，該半導體封裝結(jié)構(gòu)10包括：第一半導體封裝，諸如晶圓級半導體封裝，該第一半導體封裝可以安裝在基底(未示出)上。在一些實施例中，該第一半導體封裝可以包括：SOC(System-On-Chip，片上系統(tǒng))封裝。另外，該基底可以包括：PCB(Printed circuit board，印刷電路板)并且該基底可以由PP(polypropylene，聚丙烯)形成。在一些實施例中，該基底可以包括：封裝基板。該半導體封裝結(jié)構(gòu)10中的該第一半導體封裝通過接合工藝安裝于該基底上。例如，該第一半導體封裝包括：多個第一導電結(jié)構(gòu)160，通過接合工藝安裝并電性耦接至該基底。

該第一半導體封裝包括：第一半導體晶粒110及第一RDL結(jié)構(gòu)106。該第一半導體晶粒110例如可以包括：MCU(microcontroller，微控制器)、MPU(microprocessor，微處理器)、RAM(Random Access Memory，隨機存取存儲器)、PMIC(Power Management Integrated Circuit，電源管理集成電路)、閃存(flash memory)、GPS(Global Positioning System，全球定位系統(tǒng))設(shè)備、RF(射頻) 設(shè)備或者他們的任意組合。另外，第一導電結(jié)構(gòu)160例如可以包括：導電凸塊結(jié)構(gòu)(諸如銅凸塊或焊錫凸塊結(jié)構(gòu))、導電柱結(jié)構(gòu)、導電線結(jié)構(gòu)或者導電膏(conductive paste)結(jié)構(gòu)。

如圖1A所示，第一半導體晶粒110可以經(jīng)由覆晶技術(shù)裝配。第一半導體晶粒110的接墊109電性連接至第一半導體晶粒110的電路(未示出)。在一些實施例中，接墊109屬于第一半導體晶粒110的互連結(jié)構(gòu)(未示出)中的最上層金屬層。第一半導體晶粒110的接墊109接觸對應(yīng)的導電結(jié)構(gòu)111，例如導電凸塊、柱(post)或焊錫膏。需要注意的是，集成于半導體封裝結(jié)構(gòu)10中的半導體晶粒的數(shù)量不限制于公開的實施例。

第一RDL結(jié)構(gòu)106(也被稱為扇出結(jié)構(gòu))具有第一表面101和相對該第一表面101的第二表面103。第一半導體晶粒110設(shè)置在第一RDL結(jié)構(gòu)106的第一表面101上。第一半導體晶粒110通過導電結(jié)構(gòu)111連接至第一RDL結(jié)構(gòu)106。

在本實施例中，第一RDL結(jié)構(gòu)106包括：一個或多個導電線路，設(shè)置在IMD層100中。例如，多個第一導電線路104設(shè)置在第一層位的IMD層100以及至少一個第一導電線路104電性耦接至該第一半導體晶粒110。另外，多個第二導電線路102設(shè)置在第二層位的IMD層100，其中該第二層位不同于該第一層位。在此情形中，IMD層100可以包括：第一、第二和第三次介電層100a、100b和100c，從第一RDL結(jié)構(gòu)106的第二表面103向第一RDL結(jié)構(gòu)106的第一表面101依序堆疊，使得第一導電線路104設(shè)置在第三次介電層100c上，且第二導電線路102設(shè)置在第二次介電層100b上并且由第一次介電層100a覆蓋。另外，通過第二次介電層100b把第一導電線路104與第二導電線路102分隔開。在一些實施例中，IMD層100可以由有機材料或非有機材料形成，其中有機材料包括：聚合物基(polymer base)材料，非有機材料包括：氮化錫(SiNx)、氧化錫(SiOx)、石墨烯，等等。例如，第一、第二、第三次介電層100a、100b和100c均可以由聚合物基材料制成。

在一些實施例中，IMD層100為高k值介電層(k為介電層的介電常數(shù))。在其他一些實施例中，IMD層100可以由光敏材料形成，其中光敏材料包括：干膜光阻(dry film photoresist)或者貼膜(taping film)。

第二導電線路102的接墊部分從第一次介電層100a的開口露出并連接至設(shè)置在第一RDL結(jié)構(gòu)106的第二表面103上的第一導電結(jié)構(gòu)160。另外，需要注意的是，圖1A所示的第一RDL結(jié)構(gòu)中的導電線路的數(shù)量以及次介電層的數(shù)量 僅為示例，而不是對本發(fā)明的限制。

在本實施例中，第一半導體封裝進一步包括：至少一個電子元件450，諸如IPD(Integrated Passive Device，集成無源器件)，設(shè)置在第一RDL結(jié)構(gòu)106的第二表面103上。IPD通過第一RDL結(jié)構(gòu)106電性耦接至第一半導體晶粒110。在一些實施例中，IPD可以包括：電容、電感、電阻或者他們的組合。另外，IPD包括：至少一個電極，電性耦接至該多個第二導線102之一。例如，電子元件450可以為電性耦接至第一半導體晶粒110的電容。在此情形中，該電容包括：主體452以及分別設(shè)置在該主體452兩端的第一與第二電極層454、456。另外，第一和第二電極層454和456分別電性耦接至該多個導電線路102中的至少兩個。

在本實施例中，如圖1A所示，第一半導體封裝進一步包括：第一模塑料(molding compound)120，設(shè)置在第一RDL結(jié)構(gòu)106的第一表面101上，并且圍繞在第一半導體晶粒110的周圍。在一些實施例中，第一模塑料120可以由環(huán)氧樹脂、樹脂、可塑聚合物等形成。第一模塑料120可以在大致為液體時應(yīng)用，然后通過化學反應(yīng)固化，諸如在環(huán)氧樹脂或樹脂中。在其他一些實施例中，該第一模塑料120可以是UV(ultraviolet，紫外)或熱固化聚合物，作為能夠設(shè)置在第一半導體晶粒110周圍的凝膠或可塑固體而應(yīng)用，然后通過UV或熱固化工藝而固化。第一模塑料120可以按照模型(未示出)固化。

在本實施例中，第一模塑料120包括：多個穿過第一模塑料120的第一通孔122。該多個第一通孔122電性耦接至第一RDL結(jié)構(gòu)106中的第一導電線路104。另外，該多個第一通孔122可以圍繞該第一半導體晶粒110。在一些實施例中，該多個第一通孔122可以包括：由銅形成的TPV(Through Package Vias，貫穿封裝通孔)。

第一導電結(jié)構(gòu)160通過第一RDL結(jié)構(gòu)106與第一模塑料120分開。換言之，第一導電結(jié)構(gòu)160免于與第一模塑料120接觸。在一些實施例中，第一導電結(jié)構(gòu)160可以包括：導電凸塊結(jié)構(gòu)(諸如銅或焊錫凸塊結(jié)構(gòu))，導電柱結(jié)構(gòu)，導電線結(jié)構(gòu)或者導電膏結(jié)構(gòu)。

在本實施例中，如圖1A所示，第一半導體封裝進一步包括：IMD結(jié)構(gòu)134，設(shè)置在第一模塑料120及第一半導體晶粒110上。用于形成IMD結(jié)構(gòu)134的材料和方法可以相同或類似于形成第一RDL結(jié)構(gòu)106的材料和方法。換言之，形成第一RDL結(jié)構(gòu)106的工藝可以用于形成IMD結(jié)構(gòu)134。在本實施例中，IMD 結(jié)構(gòu)134可以包括：導電層132，具有天線圖案，該導電層132設(shè)置在介電層130之上并且通過第一通孔122電性耦接至第一RDL結(jié)構(gòu)106。在一些實施例中，該具有天線圖案的導電層132可以嵌入于介電層130中。形成具有天線圖案的導電層132的材料和方法可以相同于或類似于形成第一導電線路104和第二導電線路102的材料和方法。另外，介電層130可以是單層或多層結(jié)構(gòu)。另外，形成介電層130的材料和方法可以相同或類似于形成第一、第二或第三次介電層100a、100b或100c的材料和方法。

在本實施例中，如圖1B所示，于俯視圖中，導電層132的天線圖案為柵欄(fence)圖案。但是，本領(lǐng)域技術(shù)人員能夠理解的是，各種各樣的圖案可以用作導電層132的天線圖案。具有天線圖案的導電層132使能半導體封裝結(jié)構(gòu)10的無線通信。

在本實施例中，如圖1A所示，第一半導體封裝進一步包括：可選的鈍化層140，覆蓋IMD結(jié)構(gòu)134，從而保護具有天線圖案的導電層132免于損傷。鈍化層140可以由相同或不同于介電層130的材料構(gòu)成。例如，鈍化層140的材料可以包括：環(huán)氧樹脂、阻焊劑(solder mask)、無機材料(如，氮化錫(SiNx)、氧化錫(SiOx)、石墨烯等)或者有機聚合物基材料。在具有天線圖案的導電層132嵌入于介電層130的情形中，可以省略鈍化層140。

圖2為根據(jù)本發(fā)明一些實施例的半導體封裝結(jié)構(gòu)20的橫截面示意圖，該半導體封裝結(jié)構(gòu)20具有并排設(shè)置的第一和第二半導體晶粒110和210。出于簡潔，以下實施例中的元件，若有相同或相似于圖1A的元件，則可參考前述描述，在此則省略其相關(guān)描述。在本實施例中，除了半導體封裝結(jié)構(gòu)20中的第一半導體封裝進一步包括第二半導體晶粒210之外，該半導體封裝結(jié)構(gòu)20類似于圖1A所示的半導體封裝結(jié)構(gòu)10，其中該第二半導體晶粒210設(shè)置在第一RDL結(jié)構(gòu)106的第一表面101上并且被第一模塑料120及第一通孔122圍繞。在本實施例中，第一和第二半導體晶粒110和210為并排布置。第二半導體晶粒210的接墊209電性連接至第二半導體晶粒210的電路(未示出)。在一些實施例中，接墊209屬于第二半導體晶粒210的互連結(jié)構(gòu)(未示出)的最上層金屬層。第二半導體晶粒210的接墊209接觸對應(yīng)的導電結(jié)構(gòu)211，例如導電凸塊，柱或焊錫膏。第二半導體晶粒210通過接墊209、導電結(jié)構(gòu)211及第一RDL結(jié)構(gòu)106電性耦接至第一半導體晶粒110。需要注意的是，集成于半導體封裝結(jié)構(gòu)20中的半導體晶粒的數(shù)量不限制于公開的實施例。

在一些實施例中，第二半導體晶粒210可以包括：MCU、MPU、RAM、PMIC、閃存、GPS設(shè)備、RF設(shè)備或者他們的任意組合。在一些實施例中，第一和第二半導體晶粒110和210中至少之一為SOC晶粒。例如，第一和第二半導體晶粒110和210均為SOC晶粒?？蛇x地，第一半導體晶粒110為SOC晶粒，第二半導體晶粒210為存儲器晶粒。因此，半導體封裝結(jié)構(gòu)20中的第一半導體封裝可以為純SOC封裝或者混合SOC封裝。但是，半導體晶粒的數(shù)量和布置方式不限制于公開的實施例。

圖3為根據(jù)本發(fā)明一些實施例的半導體封裝結(jié)構(gòu)30的橫截面示意圖，該半導體封裝結(jié)構(gòu)30為PoP結(jié)構(gòu)。出于簡潔，以下實施例中的元件，若有相同或相似于圖1A和圖2的元件，則可參考前述描述，在此省略相關(guān)描述。在本實施例中，除了半導體封裝結(jié)構(gòu)30進一步包括：堆疊在半導體封裝結(jié)構(gòu)20中的第一半導體封裝下方的第二半導體封裝之外，半導體封裝結(jié)構(gòu)30類似于圖2的半導體封裝結(jié)構(gòu)20。

在本實施例中，第二半導體封裝的結(jié)構(gòu)類似于圖1A所示的半導體封裝結(jié)構(gòu)10中的第一半導體封裝的結(jié)構(gòu)。該第二半導體封裝(諸如為晶圓級半導體封裝)可以安裝在基底(未示出)上。在一些實施例中，第二半導體封裝可以包括：SOC封裝。另外，半導體封裝結(jié)構(gòu)30中的第二半導體封裝使用接合工藝而經(jīng)由多個第二導電結(jié)構(gòu)360安裝于基底上。第二導電結(jié)構(gòu)360可以相同或類似于第一導電結(jié)構(gòu)160。

第二半導體封裝包括：第三半導體晶粒310及第二RDL結(jié)構(gòu)306。第三半導體晶粒310例如可以包括：MCU、MPU、RAM、PMIC、閃存、GPS設(shè)備、RF設(shè)備或者他們的任意組合。類似地，第三半導體晶粒310可以通過覆晶技術(shù)裝配。第三半導體晶粒310的接墊309電性連接至第三半導體晶粒310的電路(未示出)。在一些實施例中，接墊309屬于第三半導體晶粒310的互連結(jié)構(gòu)(未示出)的最上層金屬層。第三半導體晶粒310的接墊309接觸對應(yīng)的導電結(jié)構(gòu)311，例如導電凸塊，柱或焊錫膏。需要注意的是，集成于第二半導體封裝中的半導體晶粒的數(shù)量不限制于公開的實施例。

第二RDL結(jié)構(gòu)306(也被稱為扇出結(jié)構(gòu))具有第三表面301和相對第三表面301的第四表面303。第三半導體晶粒310設(shè)置在第二RDL結(jié)構(gòu)306的第三表面301上。第三半導體晶粒310通過導電結(jié)構(gòu)311連接至第二RDL結(jié)構(gòu)306。

在本實施例中，第二RDL結(jié)構(gòu)306的結(jié)構(gòu)相同或類似于第一RDL結(jié)構(gòu)106 的結(jié)構(gòu)。例如，多個第一導電線路304設(shè)置在第一層位的IMD層300以及至少一個第一導電線路304電性耦接至第三半導體晶粒310。另外，多個第二導電線路302設(shè)置在第二層位的IMD層300，其中第二層位不同于第一層位。在此情形中，IMD層300可以包括：第一、第二和第三次介電層300a、300b和300c，從第二RDL結(jié)構(gòu)306的第四表面303向第二RDL結(jié)構(gòu)306的第三表面301依序堆疊，使得第一導電線路304置于第三次介電層300c上，以及第二導電線路302置于第二次介電層300b上并且由第一次介電層300a覆蓋。另外，通過第二次介電層300b把第一導電線路304與第二導電線路302分開。在一些實施例中，形成IMD層300的材料可以相同或類似于形成IMD層100的材料。

第二導電線路302的接墊部分從第一次介電層300a的開口露出并連接至設(shè)置在第二RDL結(jié)構(gòu)306的第四表面303上的第二導電結(jié)構(gòu)360。另外，需要注意的是，圖3所示的第二RDL結(jié)構(gòu)的導電線路的數(shù)量以及次介電層的數(shù)量僅為示例，而不是對本發(fā)明的限制。

在本實施例中，第二半導體封裝進一步包括：電子元件450，設(shè)置在第二RDL結(jié)構(gòu)306的第四表面303上。電子元件450(諸如電容)包括：主體452以及分別設(shè)置在主體452兩端的第一和第二電極層454和456，并且該第一和第二電極層454和456分別電性耦接至該多個第二導電線路302中的至少兩個。

在本實施例中，如圖3所示，第二半導體封裝進一步包括：第二模塑料320，設(shè)置在第二RDL結(jié)構(gòu)306的第三表面301上，并且圍繞第三半導體晶粒310。在一些實施例中，第二模塑料320可以由相同或類似第一模塑料120的材料形成。

在本實施例，第二模塑料320可以包括：多個穿過第二模塑料320的第二通孔322。該多個第二通孔322電性耦接至該第二RDL結(jié)構(gòu)306的第一導電線路304，以便于形成第一和第二RDL結(jié)構(gòu)106和306之間的電性連接。另外，該多個第二通孔322圍繞第三半導體晶粒310。在一些實施例中，第二通孔322可以包括：由銅形成的TPV。另外，第二導電結(jié)構(gòu)360通過第二RDL結(jié)構(gòu)306與第二模塑料320分開。

根據(jù)前述實施例，設(shè)計半導體封裝結(jié)構(gòu)以制造集成于第一半導體封裝中的天線。該天線提供無線通信以及兼容半導體封裝結(jié)構(gòu)的工藝。相應(yīng)地，無需執(zhí)行形成天線設(shè)備的SMT工藝。如此，半導體封裝結(jié)構(gòu)的可靠性、良品率和生產(chǎn)量均得到提高，同時半導體封裝結(jié)構(gòu)的制造成本得到下降。另外，集成的天線 可以為半導體封裝結(jié)構(gòu)的系統(tǒng)集成提供靈活的設(shè)計。

圖4A為根據(jù)本發(fā)明一些實施例的半導體封裝結(jié)構(gòu)40的橫截面示意圖。圖4B為圖4A所示的半導體封裝結(jié)構(gòu)40中的IMD結(jié)構(gòu)134’的平面示意圖。出于簡潔，以下實施例中的元件，若有相同或相似于圖1A和1B的元件，則可參考前述描述，在此省略相關(guān)描述。在本實施例中，除了半導體封裝結(jié)構(gòu)40的IMD結(jié)構(gòu)134’具有金屬屏蔽層132’之外，半導體封裝結(jié)構(gòu)40類似于圖1A所示的半導體封裝結(jié)構(gòu)10，其中該金屬屏蔽層132’覆蓋第一半導體晶粒110并且可以被鈍化層140或者不被任何鈍化層所覆蓋。如圖4B所示，不同于圖1A所示的具有天線圖案的導電層132，金屬屏蔽層132’為其中不具有任何圖案或開口的固體/連續(xù)層。金屬屏蔽層132’設(shè)置在介電層130的整個上表面上并且大致上覆蓋介電層130的整個上表面。另外，金屬屏蔽層132’進一步沿介電層130、第一模塑料120及IMD層100的側(cè)壁延伸至第一RDL結(jié)構(gòu)106的第二表面103，使得金屬屏蔽層132’大致上覆蓋半導體封裝結(jié)構(gòu)40的側(cè)壁。在本實施例中，金屬屏蔽層132’電性耦接至至少一個第一通孔122。金屬屏蔽層132’用于減少電子噪聲對信號的影響，以及減少可能干擾其他設(shè)備的電磁輻射。

在本實施例中，形成IMD結(jié)構(gòu)134’的方法和材料相同或類似于形成圖1A所示的IMD結(jié)構(gòu)134的方法和材料。換言之，形成金屬屏蔽層132’的材料和方法相同或類似于形成圖1A所示的具有天線圖案的導電層132的材料和方法。

圖5為根據(jù)本發(fā)明一些實施例的半導體封裝結(jié)構(gòu)50的橫截面示意圖，其中該半導體封裝結(jié)構(gòu)具有并排設(shè)置的第一和第二半導體晶粒110和210。出于簡潔，以下實施例中的元件，若有相同或相似于圖4A和圖2的元件，則可參考前述描述，在此省略相關(guān)描述。在本實施例中，除了半導體封裝結(jié)構(gòu)50中的IMD結(jié)構(gòu)134’具有金屬屏蔽層132’之外，半導體封裝結(jié)構(gòu)50類似于圖2所示的半導體封裝結(jié)構(gòu)，其中該金屬屏蔽層132’覆蓋第一和第二半導體晶粒110和210并且該金屬屏蔽層132’可以被鈍化層140或者不被任何鈍化層所覆蓋。另外，如圖5所示，金屬屏蔽層132’進一步沿介電層130、第一模塑料120和IMD層100的側(cè)壁延伸至第一RDL結(jié)構(gòu)106的第二表面103，使得金屬屏蔽層132’大致上覆蓋半導體封裝結(jié)構(gòu)50的側(cè)壁。在本實施例中，金屬屏蔽層132’電性耦接至至少一個第一通孔122，以減少電子噪聲對信號的影響，以及降低可能干擾其他設(shè)備的電磁輻射。

圖6為根據(jù)本發(fā)明一些實施例的半導體封裝結(jié)構(gòu)60的橫截面示意圖，該半 導體封裝結(jié)構(gòu)60為PoP結(jié)構(gòu)。出于簡潔，以下實施例中的元件，若有相同或相似于圖4A和圖3的元件，則可參考前述描述，在此省略相關(guān)描述。在本實施例中，除了半導體封裝結(jié)構(gòu)60中的IMD結(jié)構(gòu)134’具有金屬屏蔽層132’之外，半導體封裝結(jié)構(gòu)60類似于圖3所示的半導體封裝結(jié)構(gòu)30，其中該金屬屏蔽層132’覆蓋第一和第二半導體晶粒110和210并且該金屬屏蔽層132’可以被鈍化層140或者不被任何鈍化層所覆蓋。相似地，如圖6所示，金屬屏蔽層132’進一步沿介電層130、第一模塑料120、IMD層100、第二模塑料320和IMD層300的側(cè)壁延伸至第二RDL結(jié)構(gòu)306的第四表面303，使得金屬屏蔽層132’大致上覆蓋半導體封裝結(jié)構(gòu)60的側(cè)壁。在本實施例中，金屬屏蔽層132’電性耦接至至少一個第一通孔122，以減少電子噪聲對信號的影響，以及降低可能干擾其他設(shè)備的電磁輻射。

根據(jù)前述實施例，設(shè)計半導體封裝結(jié)構(gòu)以制造集成于半導體封裝中的屏蔽層。該屏蔽層提供減少電子噪聲和電磁輻射的功能，并且兼容用于半導體封裝結(jié)構(gòu)的工藝。相應(yīng)地，不需要執(zhí)行額外工藝來形成屏蔽設(shè)備。如此，半導體封裝結(jié)構(gòu)的可靠性、良品率和生產(chǎn)量均得到提高，同時半導體封裝結(jié)構(gòu)的制造成本得到下降。相應(yīng)地，集成的天線可以為半導體封裝結(jié)構(gòu)的系統(tǒng)集成提供靈活的設(shè)計。

以上所述僅為本發(fā)明的較佳實施例而已，并不用以限制本發(fā)明，凡在本發(fā)明的精神和原則之內(nèi)所作的任何修改、等同替換和改進等，均應(yīng)包含在本發(fā)明的保護范圍之內(nèi)。