各種實施例大體涉及一種用于處理半導體層的方法、一種用于處理硅襯底的方法和一種用于處理硅層的方法。

背景技術：

一般而言，高質量介電層可以使用在半導體器件中例如以控制金屬氧化物半導體(MOS)溝道中的場效應。而且，高質量介電層可以使用在功率半導體器件中例如以用于高壓邊緣終止中的高場強的控制。二氧化硅層可以通過熱氧化生長在硅層或者硅襯底上，因此，高質量二氧化硅介電層可以形成在硅層或者硅晶片之上。熱氧化過程可以包括例如生長爐或快速熱氧化(RTO)。然而，熱氧化可以僅使用在集成電路制造的早期階段。一般而言，各種方法可以被用于將介電層形成在晶片或者另一層之上，其中，化學和物理特性例如介電層的微結構、化學組成、均勻性、表面粗糙度、電子特性、帶結構、電子態(tài)密度(DOS)、界面態(tài)和固定電荷等等可以反映制造過程。而且，集成電路的物理特性例如阻斷電壓、操作電壓、泄漏電流、介質擊穿、電流-電壓特性(所謂的I-V曲線)等等可以反映被用于形成集成電路的相應的結構元件的制造過程。

技術實現(xiàn)要素：

根據(jù)各種實施例，一種用于處理半導體層的方法可以包括：在遠程等離子體源的等離子體室中生成蝕刻等離子體，其中，遠程等離子體源的等離子體室耦合到處理室以用于處理半導體層；將蝕刻等離子體引入處理室中以移除來自半導體層的表面的自然氧化層和至多是可忽略的數(shù)量的半導體層的半導體材料；并且隨后，將介電層直接沉 積在半導體層的表面上。

附圖說明

在附圖中，相同參考符號一般是指貫穿不同視圖的相同部分。附圖不必按比例，相反一般地將重點放在圖示本發(fā)明的原理上。在以下描述中，參考以下附圖描述本發(fā)明的各種實施例，其中：

圖1示出了根據(jù)各種實施例的示意性流程圖中的用于處理半導體層的方法；

圖2示出了根據(jù)各種實施例的示意性流程圖中的用于處理硅襯底的方法；

圖3示出了根據(jù)各種實施例的示意性剖視圖中的處理設備；

圖4示出了根據(jù)各種實施例的示意性流程圖中的用于處理硅層的方法；

圖5示出了根據(jù)各種實施例的示意性剖視圖中的電子器件。

圖6圖示了根據(jù)各種實施例的示意性剖視圖中的垂直半導體測試結構和對應的等效電路；

圖7圖示了根據(jù)各種實施例的用于金屬絕緣體半導體測試結構的對應的等效電路；

圖8圖示了根據(jù)各種實施例的示意性剖視圖中的橫向金屬絕緣體半導體測試結構；

圖9圖示了根據(jù)各種實施例的作為金屬絕緣體半導體測試結構的電壓的函數(shù)的電流密度的絕對值；

圖10圖示了根據(jù)各種實施例的作為金屬絕緣體半導體測試結構的電壓的函數(shù)的電阻；

圖11圖示了根據(jù)各種實施例的導納測量結果的虛部；

圖12圖示了根據(jù)各種實施例的導納測量結果的實部；

圖13圖示了根據(jù)不同頻率處的各種實施例的所計算的電容行為(虛部)；

圖14圖示了根據(jù)不同頻率處的各種實施例的所計算的電導行為 (實部)；

圖15圖示了根據(jù)各種實施例的高壓分量的剖視圖；

圖16圖示了根據(jù)各種實施例的高壓分量的電勢分布的數(shù)值模擬

圖17圖示了根據(jù)各種實施例的高壓分量的電流-電壓特性；

圖18圖示了根據(jù)各種實施例的用于測量MOS結構的導納示意性設置和對應的等效電路；

圖19圖示了根據(jù)各種實施例的金屬氧化物半導體電容的測量結果；

圖20圖示了根據(jù)各種實施例的金屬氧化物半導體電容器的電導測量結果；

圖21圖示了根據(jù)各種實施例的金屬氧化物半導體電容器的導納的所計算的行為；

圖22圖示了根據(jù)各種實施例的金屬氧化物半導體電容器的G/ω行為；

圖23圖示了根據(jù)各種實施例的包括硅和碳的PECVD生長的非晶層的紅外吸收光譜；

圖24圖示了根據(jù)各種實施例的歸因于在相應的二氧化硅層的PECVD沉積期間使用氦的二氧化硅層的化學計量學的變型。

具體實施方式

以下詳細描述參考以圖示的方式示出可以實踐本發(fā)明的特定細節(jié)和實施例的附圖。

詞語“示例性的”在本文中被用于意指“用作示例、實例或者例示”。在本文中被描述為“示例性的”的任何實施例或者設計不必被解釋為關于其他實施例或者設計優(yōu)選或者有利的。

關于形成在側或者表面“之上”的沉積材料所使用的詞語“之上”可以在本文中被用于意指沉積材料可以“直接形成在隱含側或者表面上”，例如與隱含側或者表面接觸。關于形成在側或者表面“之上”的沉積材料所使用的詞語“之上”可以在本文中被用于意指沉積材料 可以“直接形成在隱含側或者表面上”，以及一個或多個附加層布置在隱含側或者表面與沉積材料之間。

關于硅層或者半導體層所使用的術語“層”可以在本文中被用于意指以下中的至少一個：晶片或者晶片的一部分、襯底或者襯底的一部分、工件或者工件的一部分。而且，關于硅層或者半導體層所使用的術語“層”可以在本文中被用于意指任何類型的載體或者工件的裸露表面層或者表面區(qū)域。而且，關于硅層或者半導體層所使用的術語“層”可以在本文中被用于意指布置在任何類型的載體或者工件之上(例如，直接在其上)的層。

關于提供載體(例如，襯底、晶片或者半導體工件)上或其中的至少一個的結構(或者結構元件)的“橫向”延伸或者“橫向地”靠近所使用的術語“橫向”可以在本文中被用于意指沿著載體的表面的延伸或者位置關系。這意指載體表面(例如，襯底表面、晶片表面或者工件表面)可以用作參考，通常被稱為主要處理表面。而且，關于結構(或者結構元件)的“寬度”所使用的術語“寬度”可以在本文中被用于意指結構的橫向延伸。而且，關于結構(或者結構元件)的“高度”所使用的術語“高度”可以在本文中被用于意指沿著垂直于載體表面(例如，垂直于載體的主要處理表面)的方向的結構的延伸。關于層的“厚度”所使用的術語“厚度”可以在本文中被用于意指垂直于在其上沉積層的支持(材料或者材料結構)表面的層的空間延伸。如果支持表面平行于載體表面(例如平行于主要處理表面)，則沉積在支持表面上的層的“厚度”可以與層的高度相同。而且，“垂直”結構可以被稱為在垂直于橫向(例如，垂直于載體的主要處理表面)的方向上延伸的結構并且“垂直”延伸可以被稱為沿著垂直于橫向的方向的延伸(例如，垂直于載體的主要處理表面的延伸)。

半導體處理中的各種常用的等離子體過程可以包括所謂的原位等離子體，其生成在待處理的晶片或者任何其他載體的周圍中的處理區(qū)域中。原位等離子體包含大量的帶電離子。即使設定電浮動，可以經受原位等離子體的晶片可以形成原位等離子體的存在中的基本偏 置，使得帶電離子可以向晶片加速并且撞擊到晶片中。這些加速離子(具有例如高動能)可以引起晶片(例如，硅晶片或者硅層的表面區(qū)域)的晶體結構中的動量傳遞的離子損傷，其可以防止使高質量介電層生長在晶片上。各種實施例可以與以下發(fā)現(xiàn)相關：使用用于蝕刻晶片或者層的表面的原位等離子體可以不允許例如由于原位等離子體蝕刻期間的離子轟擊，利用高質量界面將介電層直接形成在蝕刻晶片或者層上。

高質量電介質可以在現(xiàn)代功率半導體器件中起到主導作用。其可以例如用作控制MOS溝道中的場效應的薄柵介電層和用作用于邊緣終止的介電層。出于該目的，可以使用基于硅或者碳基的材料。這些包括例如二氧化硅(SiO₂)、氮化硅(Si₃N₄)或者像氮氧化硅(SiO_xN_y)的混合物，其通常通過熱氧化或者經由低壓化學氣相沉積(LPCVD)爐過程生長。因此，用于形成高質量電介質的常規(guī)使用的過程可能需要例如大于大約1000℃的高溫。

可以優(yōu)選地通過物理氣相沉積(PVD)過程或者通過離子增強化學氣相沉積(PECVD)過程沉積如例如類金剛石碳(DLC)的碳基的介電材料。通常，如例如CH₄、SiH₄或者包含化合物的其他氫的氣體前驅體可以被用于通過PECVD過程生長介電層。因此，包含非晶層的氫可以被形成為介電層，包括例如非晶含氫碳(a-C：H)或者包含非晶含氫碳(a-Si，C：H)的硅。而且，基于硅的PECVD層可以用作介電層，包括含氫非晶硅(a-Si:H)或者含氫和含氮非晶硅(a-Si:N:H)或者由含氫非晶硅(a-Si:H)或者含氫和含氮非晶硅(a-Si:N:H)組成。而且，可以使用介電層，包括含氫和含氧非晶硅(a-Si O:H)，其中，例如SiH₄組合NH₃和/或O₂可以用作用于沉積的前驅體氣體，或者其中，如例如六甲基二硅醚(HMDSO)的含氧、含碳和/或含硅化合物可以用作用于沉積的前驅體。

用于沉積介電層的物理氣相沉積可以包括磁控濺射，例如利用直流電的反應磁控濺射、脈沖DC和RF(射頻)等離子體激發(fā)，其中，較少或者甚至沒有氫可以并入到沉積層中。而且，高電離濺射(HIS) 可以被用于沉積介電層。

備選地，可以通過反應磁控濺射或者PECVD沉積碳氮化物(例如，a-Si,C,N:H)。在這種情況下，取決于使用的前驅體的化學物質，可以將氫并入到沉積介電層中。

已查明，氫可以具有關于介電材料中的層結構和電荷態(tài)的基本影響。一般而言，氫可能導致非晶層結構中的自由價的顯著飽和度。在針對電子部件的新概念的形成中，介電層可以優(yōu)選地提供有關于高電場強度高阻、低電荷和魯棒的電場強度。

另一方面可以是優(yōu)選地介電材料層與半導體襯底或者半導體層之間的無缺陷界面的形成。熱生長氧化物可以是常規(guī)地基于硅的半導體器件中的關鍵組分?？梢栽跓嵘L期間將硅晶片或者硅層的包含缺陷的表面區(qū)域轉換為二氧化硅，并且同時，可以在來自硅晶片或者硅層的二氧化硅的熱生長期間實現(xiàn)游離硅化合價的足夠的飽和度，使得表面態(tài)(所謂的“塔姆”態(tài))在很大程度上中和由平移對稱的破壞引起。

根據(jù)各種實施例，可以提供具有半導體材料的高質量界面的高質量介電層，其中，可以通過沉積過程形成介電層。換句話說，與熱生長過程相反，介電層可以直接形成在半導體晶片表面或者半導體層表面上，其中，晶片或者層的半導體材料變換為相應的氧化物。

根據(jù)各種實施例，必須做出仔細調節(jié)以確保足夠低的界面態(tài)密度(在文獻中，界面態(tài)密度(還被稱為表面態(tài)密度或者界面/表面處的態(tài)密度)可以利用術語D_st縮寫，其中，可以關于容積態(tài)密度使用術語DOS)包括半導體晶片或者半導體層的適合的預條件和半導體晶片或者半導體層上的介電層的原位沉積，例如如果使用半導體材料，例如像碳化硅(SiC)或者砷化鎵(GaN)的寬帶隙材料，其中，熱氧化不能或者僅以有限的方式執(zhí)行或者在這種情況下，其中，由于過程序列中的其他原因，不能執(zhí)行用于熱氧化的所要求的高溫過程。

如果硅可以用作半導體材料，或者換句話說，如果硅晶片的表面(或者在硅層的類似中)應當覆蓋有高質量介電層，則預條件可以被 用于根據(jù)各種實施例，將自然氧化物從硅晶片移除并且移除硅單晶或者單晶硅中的缺陷?？梢酝ㄟ^利用優(yōu)選地低離子能量使用反應氟等離子體執(zhí)行預條件。如果等離子體功率被選擇為高，硅晶體可以以由氧化物/硅蝕刻過程所引起的晶格損傷的形式損傷。根據(jù)各種實施例，低氧化物/硅蝕刻速率可以被設定為保持技術可達到的范圍中的處理時間。根據(jù)各種實施例，在使用含鹵蝕刻等離子體(例如，遠程蝕刻等離子體)的半導體表面區(qū)域的預條件期間的蝕刻速率可以在大約0.05nm/s至大約5.0nm/s的范圍內，例如從大約0.2nm/s至大約0.6nm/s的范圍內。根據(jù)各種實施例，在使用含鹵蝕刻等離子體(例如，遠程蝕刻等離子體)的硅表面區(qū)域的預條件期間的蝕刻速率可以在從大約0.05nm/s至大約5.0nm/s的范圍內，例如在從大約0.2nm/s到大約0.6nm/s的范圍內。

根據(jù)各種實施例，遠程等離子體源(RPS)可以被用于生成待蝕刻的襯底(例如，晶元)的位置處的處理氣體的等離子體(例如，含鹵處理氣體，例如含氟處理氣體)?？梢岳缭谔幚硎彝獠坷缭谟糜趯⒔殡姴牧显怀练e在襯底(例如，晶片)之上的處理室外部生成遠程等離子體。

根據(jù)各種實施例，用于處理硅襯底的方法可以包括使用通過耦合到處理室的遠程等離子體源在處理室的處理區(qū)域中提供的蝕刻等離子體預處理硅襯底或者硅層的至少一個表面，其中，從含鹵(例如，氟)氣體生成蝕刻等離子體。

根據(jù)各種實施例，濺射/蝕刻平臺可以被用于處理晶片、襯底或者層，如本文所描述的。作為示例，可以利用所謂的MK-II室中的應用材料濺射/蝕刻平臺。

根據(jù)各種實施例，遠程等離子體源的等離子體功率可以適于提供半導體層(例如，硅晶片)的表面的適合的預條件(還被稱為預處理)?？梢栽趶拇蠹s10W至大約10000W的范圍內、例如在從大約100W至大約2000W的范圍內(例如大約1000W)中提供遠程等離子體功率。根據(jù)各種實施例，所使用的等離子體功率可以是僅所使用的遠程等離 子體源的最大發(fā)生器功率的百分比。而且，到遠程等離子體源的含鹵氣體的氣流可以適于提供半導體層的表面的適合的預條件。根據(jù)各種實施例，含鹵氣體(例如，NF₃)的氣流可以小于大約100sccm或者小于大約50sccm，例如在從1sccm至大約100sccm的范圍內，例如在從大約1sccm至大約50sccm的范圍內，例如在從大約1sccm至大約10sccm的范圍內。而且，處理室中的氣壓可以適于提供半導體層的表面的適合的預條件。根據(jù)各種實施例，在預條件期間(或者換句話說，在RPS過程期間，如本文所描述的)，處理室中的氣壓可以小于大約200Torr，例如在大約1mTorr至大約200Torr的范圍內。而且，根據(jù)各種實施例，可以通過使用惰性氣體例如氦或者氬稀釋含鹵氣體。惰性氣體的氣體流速可以大于含鹵氣體的氣體流速。惰性氣體的氣體流速可以在從大約5sccm至大約3000sccm的范圍內，例如在從大約1000sccm至大約3000sccm的范圍內。然而，還可以在不使用惰性氣體的情況下執(zhí)行RPS過程。而且，根據(jù)各種實施例，半導體層或者半導體襯底的表面可以暴露于遠程等離子體的蝕刻時間可以在從大約1s至大約300s的范圍內，例如在從大約10s至大約100s的范圍內。

根據(jù)各種實施例，如果襯底是硅襯底或者如果層是硅層，則在預條件期間可以移除小于10nm二氧化硅，例如小于7nm，例如6nm。根據(jù)各種實施例，如果硅襯底的表面處的硅或者如果硅層的表面損傷，則可以移除損傷的硅，例如可以移除高達100nm硅。

根據(jù)各種實施例，用于處理硅襯底的方法可以包括將介電層直接沉積在預條件襯底或者層的至少一個表面上，如本文所描述的。根據(jù)各種實施例，處理室可以完全陽極氧化使得由像鋁和/或鎂(例如，從室壁所移除的)的元件對預條件襯底的污染保持低。備選地，如果處理室的室壁未陽極氧化，則其可以通過厚陶瓷環(huán)等等覆蓋，使得等離子體可以不攻擊室壁。

在常用的等離子體蝕刻過程中，可以在襯底與處理室的室壁之間提供原位等離子體，其中，蝕刻過程可以被配置為硬蝕刻(包括例如 在蝕刻期間對襯底的離子轟擊)，其中，襯底是所謂的熱電極。

如果用于原位等離子體處理的處理室將不包括保護層，則包括例如鋁和淋噴頭的室壁將由原位等離子體攻擊并且經處理的襯底(例如，晶片)將由從室壁所移除的鋁(或者另一金屬)污染。

根據(jù)各種實施例，由于高真空的中斷將導致襯底或者層上的自然氧化物層的立即生長，因而可以以與襯底或者層的預條件非常相同的處理室執(zhí)行介電材料(例如，a-Si,C:H)的沉積。在處理期間真空的破壞(或者換句話說，預條件襯底或者層對空氣或者更特別地對氧氣的暴露)將導致經處理的半導體(功率)器件的電氣參數(shù)中的波動。

出于該原因，可以對非常相同的處理室(原位)執(zhí)行預條件之后適配的介電材料的沉積，其中，預條件襯底或者層在預條件之后不經受空氣(在沒有室中的高真空的中斷的情況下)。

可以不針對沉積過程設計商業(yè)上所提供的蝕刻室的幾何形狀，因此，沉積過程的控制中的折衷必須接受，或者備選地，蝕刻室必須適配。

使用原位等離子體可以不允許最佳預條件，因為原位等離子體使得襯底或者層的離子轟擊。甚至在具有低離子能量的經優(yōu)化的條件下，離子轟擊可以損傷半導體晶體。這導致與熱氧化過程相比較半導體晶體上的介電層的沉積之后更高的界面態(tài)密度。

因此，可以提供半導體襯底的間接預條件，其不組合半導體襯底之上的層的原位沉積損傷半導體襯底。

而且，存在針對介電層的技術適當?shù)某练e的附加要求，如例如大約400℃的沉積溫度和針對長運行時間的沉積的所優(yōu)化的處理室，其提供足夠的吞吐量并且其可以繼承在所建立的設備中。

根據(jù)各種實施例，對于沉積來自系統(tǒng)Si-O、Si-N、Si-O-N、Si-C等等的介電材料而言，可以使用包括針對所謂的軟過程的相同大小的平行電容器板的處理室。在軟沉積期間，襯底(例如，晶片)可以在冷電極上以防止離子損傷。在該類型的處理室中，前驅體化學物質和電容器板的可調節(jié)的間隔可以是待控制的過程參數(shù)。因此，該類型的 處理室關于所沉積的介電層的質量和襯底(例如，晶片)的最小可能損傷可以是理想的。

然而，為了促進具有最小態(tài)密度的半導體材料的適合的界面清潔，必須在常規(guī)使用的室類型中取得新過程技術路徑。

典型的沉積室中的原位NF₃/He等離子體過程可以導致這樣處理的晶片上的非常高的Al和Mg濃度。如已經描述的，這可能起因于布置在常規(guī)地包括鋁合金的處理室中的一個或多個淋噴頭的蝕刻攻擊。這樣的處理室的其他部分可以由陶瓷材料制成并且因此關于NF₃/He等離子體放電可以是惰性的。對于過程相關的原因而言，可以通過包括Al₂O₃的薄陽極氧化保護淋噴頭；然而，陽極氧化的淋噴頭的運行時間可以限于幾百個小時。與在體積操作期間淋噴頭的有限壽命有關的革新與否則沉積室的幾萬個小時的長運行時間沖突。因此，用于從襯底(例如，晶片)移除例如自然氧化物和損傷的半導體材料的原位等離子體過程對于這樣的類型的沉積室而言可以是不切實際的。

根據(jù)各種實施例，可以利用耦合到遠程等離子體源(RPS)的沉積室。遠程等離子體源可以是例如針對相應的處理室的升級套件。常規(guī)地，遠程等離子體源可以僅被用于在實際沉積步驟之后清潔處理室，例如以從處理室的壁移除介電材料的不期望的沉積。

根據(jù)各種實施例，遠程等離子體源可以被用于預條件半導體襯底(例如，半導體晶片)，如本文所描述的。該類型的離子源允許在沒有自由基對襯底的基本動量傳遞的情況下預條件，因為自由基可以在沒有歸因于等離子體中的自調節(jié)DC偏置的其他通常加速的情況下通過擴散僅到達襯底。

然而，針對預條件的遠程等離子體源的有益使用需要過程程序中的修改，如本文所描述的。

針對室清潔過程所使用的過程程序可以包括初始階段，其中，使用純氬等離子體，跟隨有清潔階段，其中，附加地將大量的NF₃添加在大約1000sccm的范圍內。在關閉階段期間，再次移除NF₃部分。 目的在于，在實際室清潔步驟中，將大量的氟自由基引入處理室中并且在淋噴頭之上引導，其中，僅通過蝕刻劑移除不期望的介電材料。

各種實施例涉及以下發(fā)現(xiàn)：遠程等離子體源可以被用于半導體襯底的原位預條件，其中，適配的過程程序是基于包括耦合到沉積室的遠程等離子體源的硬件來使用的。

目標可以是使用具有缺少離子損傷的RPS過程確保適合的界面(如之前所描述的)作為針對在沉積介電材料之前的界面優(yōu)化的優(yōu)點。

在沒有常規(guī)地使用的RPS室清潔過程的修改的情況下，半導體襯底將在處理期間毀壞。常規(guī)地使用的RPS過程將導致純硅表面處的未受控制的高蝕刻速率，使得在這樣的過程之后，處理室將污染并且新建立將是必要的。因此，使用常規(guī)地建立的RPS室清潔過程的直接晶片處理不是有效的或者甚至不可能的。

根據(jù)各種實施例，與RPS室清潔過程相比較，含鹵氣體(例如NF₃)的氣體流速可以減少至少一個數(shù)量級，例如到大約1sccm至大約100sccm的范圍內的氣體流速。如已經描述的，如例如壓力、稀釋和處理時間的附加過程參數(shù)可以適于確保(例如硅)晶片的表面(或者表面區(qū)域)處的缺陷的缺少。除缺陷的缺少外，可以通過適配過程參數(shù)優(yōu)化界面的質量。應證明，與常規(guī)地使用的過程相比較，具有VLD-DLC邊緣終止的高壓分量的泄漏電流可以減少至少兩倍。

根據(jù)各種實施例，遠程等離子體源(RPS)(還被稱為遠程離子源)可以被用于與用于將介電材料(例如以層或者薄膜的形式)直接沉積在預條件半導體表面上的PVD或者CVD過程組合的半導體表面的原位預條件，其中，介電材料可以是基于硅或者碳基的或者可以包括其他電絕緣或者半絕緣材料。而且，可以提供針對包括粉末自由基的極大稀釋的RPS預條件的參數(shù)空間，其中，通過可以通過使用惰性氣體例如Ar、He、Ne等等執(zhí)行稀釋。預條件的半導體晶體的晶體損傷可以減少到最小值，因為蝕刻速率減少并且由于提供遠程于襯底的等離子體，可以避免具有高能離子的襯底的離子轟擊(與具有襯底上 的DC偏置的反應離子蝕刻相反)。因此，界面態(tài)密度可以減少，其可以具有對電子部件或者電子器件的泄漏電流和場效應行為的積極影響。

PECVD過程中的一個或多個含氫前驅體氣體的使用可以對于介電材料的沉積是有益的，因為氫支持自由價的飽和度以及因此散裝材料中和界面處二者的態(tài)密度的減少。因此，界面態(tài)密度可以減少到小于大約2·10¹³cm^-2eV^-1的值以及小于大約4000cm/s的對應的表面重新組合速度s₀。

根據(jù)各種實施例，RPS可以與來自AMAT(應用材料)的所謂的MKII處理工具、來自琴圖拉和生產商或者否則來自其他工具供應商的所謂的CxZ處理工具。另外，RPS優(yōu)選地針對介電沉積也可以原則上與PVD處理工具組合。而且，如本文所描述的，RPS預條件可以使用例如正硅酸乙酯(TEOS)和臭氧與亞大氣化學氣相沉積(SA-CVD)。

根據(jù)各種實施例，在沉積過程期間處理室中的壓力可以例如適于所利用的處理工具、沉積工程的類型和/或待沉積的材料。根據(jù)各種實施例，從大約1mTorr至大約100mTorr的范圍內的壓力可以被用于高密度等離子體(HDP)沉積。根據(jù)各種實施例，從大約1Torr至大約30Torr的范圍內的壓力可以與典型的電容耦合的沉積室組合使用。而且，從大約1Torr至大約200Torr的范圍內的壓力可以與SA-CVD過程組合使用。如本文所描述的，針對RPS預條件所使用的條件(例如，壓力)可以獨立地選自在RPS預條件之后針對介電材料的沉積的沉積條件。

圖1圖示了根據(jù)各種實施例的示意性流程圖中的用于處理半導體層的方法100。半導體層可以例如是布置在任何適合的載體上(例如，在晶片上等等)的外延生長和/或單晶半導體層，或者半導體層可以是單晶半導體載體(例如，晶片等等)的一部分。

根據(jù)各種實施例，方法100可以包括：在110中,生成遠程等離子體源的等離子體室中的蝕刻等離子體，其中，遠程等離子體源的等離 子體室耦合到用于處理半導體層的處理室；在120中，將蝕刻等離子體引入處理室以移除來自半導體層的表面的自然氧化層和至多是可忽略的數(shù)量的半導體層的半導體材料；并且隨后，在130中，將介電層直接沉積在半導體層的表面上。

根據(jù)各種實施例，自然氧化層可以在方法100的步驟110之前形成以保護半導體層的表面，或者自然氧化層可以由于使半導體層暴露于空氣或者更特別地氧氣而生長在半導體層上。根據(jù)各種實施例，自然氧化層可以被用于通過半導體層的表面區(qū)域化學地轉換為自然氧化層，移除來自半導體層的表面的小損傷。

根據(jù)各種實施例，移除至多是可忽略的數(shù)量的半導體材料可以包括其中不移除半導體層的半導體材料的情況。根據(jù)各種實施例，移除至多是可忽略的數(shù)量的半導體層的半導體材料可以包括移除至多單晶半導體層的數(shù)個原子層，例如多達大約100個原子層(例如1至100個原子層)、例如多達大約50個原子層(例如1至500個原子層)、例如多達10個原子層(例如1至10個原子層)、例如多達5個原子層(例如1至5個原子層)。而且，移除至多是可忽略的數(shù)量的半導體層的半導體材料可以包括移除在厚度方向(例如，垂直于晶片的主要處理表面的方向)上的半導體層的半導體材料的大約30nm，例如大約1nm至30nm。

圖2圖示了根據(jù)各種實施例的用于處理示意性流程圖中的硅襯底的方法200。硅襯底可以是例如單晶硅襯底(例如，晶片或者任何其他類型的單晶硅載體)。

方法200可以包括：在210中，將硅襯底帶入處理室的處理區(qū)域中；在220中，提供處理區(qū)域中的真空；在230中，使用通過耦合到處理室的遠程等離子體源在處理區(qū)域中所提供的蝕刻等離子體預處理硅襯底的至少一個表面，其中，從含氟氣體生成蝕刻等離子體；并且隨后，在240中，通過氣相沉積將介電層直接沉積在硅襯底的至少一個表面上，其中，在處理區(qū)域中執(zhí)行氣相沉積；并且，在250中，從處理室取出硅襯底。

根據(jù)各種實施例，方法200可以包括原位預處理(還被稱為預條件)并且在非常相同的處理區(qū)域中將介電層直接地沉積在預處理的硅襯底的表面上。根據(jù)各種實施例，預處理硅襯底的至少一個表面可以包括從硅襯底的至少一個表面完整地移除氧化層(例如，自然氧化層)。根據(jù)各種實施例，處置硅襯底的至少一個表面還可以包括移除硅襯底的表面區(qū)域(例如，大約1nm至大約30nm厚表面區(qū)域)。

圖3示出了根據(jù)各種實施例的示意性剖視圖中的處理設備300。根據(jù)各種實施例，可以對處理設備300進行配置，使得可以執(zhí)行以下中的至少一個：用于處理半導體層的方法100、用于處理硅襯底的方法200或者用于處理硅層的方法。

根據(jù)各種實施例，處理設備300可以包括處理室302。處理室302可以是真空室，例如PVD室或者CVD室(例如，PECVD室)。根據(jù)各種實施例，處理室302可以包括覆蓋處理室302的內壁的保護層(例如Al2O3或者任何其他適合的陶瓷)。

根據(jù)各種實施例，處理設備300可以包括用于將介電層沉積在襯底320之上的沉積裝置308?？梢栽谔幚硎?02的處理區(qū)域311中執(zhí)行沉積。根據(jù)各種實施例，處理設備300可以包括用于執(zhí)行PECVD過程的等離子體生成系統(tǒng)(例如包括相同大小的兩個平行電容器板)或者任何其他等離子體輔助沉積過程，或者換句話說，處理設備300的沉積裝置308可以被配置為執(zhí)行PECVD過程。

根據(jù)各種實施例，處理設備300可以包括布置在處理室302中的襯底保持器304(例如，晶片吸盤或者任何其他類型的適合的襯底保持器)。根據(jù)各種實施例，襯底保持器304可以電氣耦合到電力發(fā)電機以向襯底320施加DC偏置或者任何其他類型的電流或者電壓例如以用于沉積介電層。

根據(jù)各種實施例，遠程等離子體源306可以經由入口306i耦合到處理室302。根據(jù)各種實施例，可以在遠程等離子體源306的等離子體室306c中生成等離子體。而且，可以對遠程等離子體源306、入口306i和處理室302進行配置，使得在遠程等離子體源306的等離子體 室306c中所生成的等離子體可以擴散(或者流動)到處理室302的內部的處理區(qū)域311中。

根據(jù)各種實施例，可以對遠程等離子體源306進行配置，使得可以將基本上僅自由基引入處理室302的處理區(qū)域311中。換句話說，遠程等離子體源306可以包括離子濾波器或者中和器。

根據(jù)各種實施例，氣體供應(未圖示)可以耦合到遠程等離子體源306以將含鹵氣體引入到可以激發(fā)等離子體的遠程等離子體源306的等離子體室306c。而且，前驅體供應(未圖示)可以耦合到處理室302以引入例如針對可以在處理室302的處理區(qū)域311中執(zhí)行的PECVD沉積過程的前驅體氣體。

根據(jù)各種實施例，可以從提供給遠程等離子體源306的等離子體室c的含鹵氣體在遠程等離子體源306的等離子體室306c中生成蝕刻等離子體，所述含鹵氣體具有小于100sccm的氣體流速，例如小于75sccm、例如小于50sccm、例如小于45sccm、例如小于40sccm、例如小于35sccm、例如小于30sccm、例如小于25sccm、例如小于20sccm、例如小于15sccm、例如小于10sccm、例如小于7sccm。然而，氣體流速可以大于大約0.1sccm，例如大于大約0.5sccm、例如大于大約1sccm、例如大于大約2sccm、例如大于大約3sccm。

根據(jù)各種實施例，至少一個真空泵可以耦合到處理室302以疏散處理室302。換句話說，可以在處理室302的處理區(qū)域311中提供允許PVD或者CVD過程的真空條件。

圖4圖示了根據(jù)各種實施例的示意性流程圖中的用于處理硅層的方法400。硅層可以是例如單晶硅襯底的一部分(例如，單晶硅晶片或者任何其他類型的單晶硅載體的一部分)。

根據(jù)各種實施例，方法400可以包括：在410中，使硅層的至少一個表面暴露于由遠程等離子體源所提供的蝕刻等離子體，其中，在遠程于含氟氣體的等離子體源中生成蝕刻等離子體；并且隨后，在420中，將介電層直接地沉積在硅層的至少一個表面上。

圖5圖示了示意性剖視圖中的電子設備500。電子設備500可以 包括直接地覆蓋有(例如，與其直接接觸)介電層504的半導體襯底502或者半導體層502。如本文所描述的，在半導體襯底502或者半導體層502的半導體材料與介電層504的介電材料之間提供高質量界面503i。

根據(jù)各種實施例，電子設備500可以包括：硅層502，其中，硅層的至少一個表面502a沒有自然氧化物；和直接地布置在硅層502的至少一個表面502s上的介電層504，其中，介電層504包括氫(例如，由于介電層可以由相應的PVD過程或者CVD過程沉積)，并且其中，在硅層502與具有小于大約2·10¹³cm^-2eV^-1的界面態(tài)密度的介電層504之間提供界面503i。這等價于小于大約4000cm/s的表面重新組合速度s₀。

根據(jù)各種實施例，可以通過化學氣相沉積(CVD)或者物理氣相沉積(PVD)之一沉積介電層504。

根據(jù)各種實施例，可以通過等離子體增強化學氣相沉積(PECVD)沉積介電層504?？梢允褂煤瑲淝膀岓w例如甲烷或者硅酮中的至少一個通過化學氣相沉積(例如，PECVD)沉積介電層504。備選地，可以通過濺射沉積或者任何其他適合的氣相沉積過程沉積介電層504。

根據(jù)各種實施例，介電層504可以包括以下中的至少一個：碳基的介電材料(例如類金剛石碳、非晶碳、氫化的非晶碳等等)或者基于硅的介電材料(例如，非晶硅、二氧化硅、氮化硅等等)。介電層504可以包括碳基/硅的介電材料，例如通過以下公式所描述的化合物：Si_xC_1-x:H或者Si_xC_1-x:H，其中，x是0與1之前的數(shù)字，或者其中，x是0(例如針對a-C:H)或者其中，x是1(例如，針對a-Si:H)。

根據(jù)各種實施例，半導體層502可以包括硅。半導體層502可以是硅晶片或者硅晶片的一部分。

根據(jù)各種實施例，介電層504可以包括非晶碳，例如類金剛石碳、例如氫化的非晶碳、例如硅摻雜氫化的非晶碳。根據(jù)各種實施例，硅摻雜氫化的非晶碳可以包括50％至80％以及因此20％至50％硅(以原子百分數(shù)或者摩爾百分數(shù)所測量的)。

根據(jù)各種實施例，介電層504可以包括二氧化硅，例如含氫二氧化硅(SiO₂:H)。

如本文所描述的，導納譜可以被用于表征半導體襯底502或者半導體層502與介電層504之間的界面503i處的電子態(tài)密度(D_st)。在這種情況下，在電壓依賴型或者頻率依賴型中的至少一個處測量金屬絕緣體半導體電容(所謂的MIS電容)的電容C和電導G。復數(shù)電導納Y的定義內容如下：

Y＝G+iωC (1)；

其中，ω(等于2π·f)是角頻率，f是頻率，并且i是虛數(shù)單位?？梢酝ㄟ^將直流(DC)偏置(換句話說，DC電壓)與以恒定或者可變頻率的交流電壓(AC)信號疊加執(zhí)行測量。可以從所觀察的諧振確定界面態(tài)密度(D_st)。在這，通?？梢允褂冒ㄈ舾稍牡刃щ娐穲D(與電阻器和電容器的簡單并聯(lián)連接對比)描述對足夠地總導納的各種影響因素的物理性質。

在以下中，詳細例示兩個典型的情況。第一情況針對具有可以特別地在較高地電場強度E處顯露的特定數(shù)量的電導。這可以是針對具有基于經由深陷阱狀態(tài)的場輔助隧道的導電機制的非晶層的特點。對應的電流密度j_PF可以滿足普爾-弗倫克爾法則(Poole-Frenkel-Law)，其中，特定電導σ隨著電場強度E的平方根指數(shù)地增加；

$j_{PF}=\mathrm{\σ}\·E\·\exp \left(\frac{q\·\sqrt{\frac{qE}{{\mathrm{\ϵ\ϵ}}_0\mathrm{\π}}}}{kT}\right)---\left(2\right);$

其中，q是元電荷，k是玻爾茲曼常量，并且T是絕對溫度(以開爾文(Kelvin)為單位)。相反，低電場強度的非晶層的基極電導σ₀可以包括DC部分和AC部分。DC部分σ_dc可以通過靠近費米能級的俘獲狀態(tài)之間的電荷載子的生子輔助隧道引起(還被稱為變程跳躍)。AC部分σ_ac可以通過遷移率隙中的局域態(tài)對之間的諧振隧道引起?？梢酝ㄟ^冪次法則描述電導的AC部分，使得總而言之以下保持：

σ₀＝σ_dc+σ_ac＝σ_dc+const·ω^s (3)；

其中，此處針對碳基的電介質(例如DLC)的指數(shù)的值s可以是大約0.6。電導的AC部分可以關于來自大約1kHz的頻率的DC部分占優(yōu)勢。由于有限電阻所引起的動態(tài)損耗，因而這樣的介電材料還可以被稱為有耗介質。

在第二示例中，在沒有散裝材料中的歐姆電阻的情況下，假定理想的介電材料，因為這樣的話，例如針對MOS結構中的足夠厚的柵氧化層。

在這兩種情況下，根據(jù)所測量的導納確定界面態(tài)密度(D_st)可以是基本的。結合表面態(tài)的采集剖面，界面態(tài)密度定義關于表面生成的MIS結構或者MOS結構的行為(換句話說，由生成所引起的泄漏電流)和閾值電壓。

圖6圖示了示意性剖視圖中的金屬絕緣體半導體(MIS)測試結構(圖6的左側)連同對應的等效電路(圖6的右側)。MIS測試結構600可以是由金屬層602(還被稱為第一金屬接觸602)、電絕緣層604(例如介電層)和半導體層606形成的MIS電容器。第二金屬接觸608可以例如經由包括高度摻雜半導體材料的夾層610電氣連接到半導體層606以提供歐姆接觸。根據(jù)各種實施例，介電層604可以包括類金剛石碳(DLC)或者可以由類金剛石碳(DLC)組成。半導體層606可以包括硅例如p型摻雜硅或者n型摻雜硅或者可以由硅例如p型摻雜硅或者n型摻雜硅組成。根據(jù)各種實施例，夾層610可以包括硅例如p型摻雜硅或者n型摻雜硅或者可以由硅例如p型摻雜硅或者n型摻雜硅組成，其中，夾層610可以具有與半導體層606相同的摻雜類型但是比半導體層606更高的摻雜度。

根據(jù)各種實施例，如圖6中所圖示的，垂直MIS測試結構600可以包括DLC層并且可以被用于測量和/或確定導納行為。

一般而言，根據(jù)各種實施例，圖6中所圖示的設置可以被用于測量和/或確定MIS結構600的界面特點。在一個示例性實施例中，可以使用使用各種預條件直接沉積在半導體606上的300nm厚DLC層604。在一個示例性實施例中，使用電阻率為大約8Ωcm的p型摻雜 硅晶片。為了為背面金屬化提供歐姆接觸608，可以例如通過離子注入(例如硼注入)和擴散提供高度p型摻雜邊界層610。DLC散裝材料604像通過介電電容C_B表征的理想導納行為：

$C_B=\frac{{\mathrm{\ϵ}}_r\·{\mathrm{\ϵ}}_0}{d}---\left(4\right);$

和并聯(lián)電阻R_B：

R_B＝ρ·d (5)。

物理量C_B和R_B二者每單位面積(換句話說，特定區(qū)域)標出尺寸并且可以歸一化例如到1cm²的剖面。在等式4和5中，C_B是介電電容，ε_r是相對電容率并且ε₀是絕對電容率(還被稱為相對介電常數(shù)和絕對介電常數(shù))，d是厚度，R_B是體電阻并且ρ是DLC層604的電阻率(或者一般而言MIS結構的介電層604)。DLC層604的ε_r的典型值可以在從大約4至大約6的范圍內。針對C_B和R_B的該值導致正向偏置下的累積的情況(還被稱為正向電流)。在反向偏置下的耗盡的情況下(還被稱為阻塞方向)，可以類似于導致針對導納的附加貢獻的肖特基勢壘形成勢壘?？梢允褂门c具有二極管700s的體導納700b的串聯(lián)連接的等效電路描述該行為，例如，如圖7中所圖示的。雖然二極管700s(除閾值電壓外)未出現(xiàn)在正向(累積)上，但是二極管700s導致反向(耗盡)上的附加電容CS(還被稱為耗盡層電容)與并聯(lián)電阻RS(表示關于肖特基勢壘的泄漏電流)。

如圖7中所圖示的，在(通過圖7的左側的累積所表示的)正向上和(通過圖7的右側的耗盡所表示的)反向上的等效電路中，元件C_S和R_S二者導致與DLC體串聯(lián)的附加導納項。

圖8圖示了根據(jù)各種實施例的示意性剖視圖(與垂直測試結構600類似，如圖6中所圖示的)中的橫向配置中的金屬絕緣體半導體(MIS)測試結構800。

橫向MIS測試結構800可以是由金屬層802(還被稱為第一金屬接觸802)、電絕緣層804(例如介電層)和半導體層806形成的MIS電容器。第二金屬接觸808可以例如經由包括高度摻雜半導體材料的夾層810電氣連接到半導體層806以提供歐姆接觸。根據(jù)各種實施例， 介電層804可以包括類金剛石碳(DLC)或者可以由類金剛石碳(DLC)組成。半導體層806可以包括硅例如p型摻雜硅或者n型摻雜硅或者可以由硅例如p型摻雜硅或者n型摻雜硅組成。根據(jù)各種實施例，夾層810可以包括硅例如p型摻雜硅或者n型摻雜硅或者可以由硅p型摻雜硅或者n型摻雜硅組成，其中，夾層810可以具有相同摻雜類型但是比半導體層806更高的摻雜度?？梢栽谳d體812中提供半導體層806和夾層810，其中，載體可以具有與半導體層806和夾層810相反的摻雜類型。

考慮反向的等效電路，從導納的實部確定總電導G并且從導納的虛部確定總電容C以：

$C=\frac{{R_S}^2{C}_S+{R_B}^2{C}_B+{\mathrm{\ω}}^2{R_S}^2{R_B}^2{C}_S{C}_B\·(C_S+C_B)}{{(R_S+R_B)}^2+{\mathrm{\ω}}^2{R_S}^2{R_B}^2\·{(C_S+C_B)}^2}---\left(6\right)$

和

$G=\frac{R_S+R_B+{\mathrm{\ω}}^2{R}_S{R}_B.(R_S{C_S}^2+R_B{C_B}^2)}{{(R_S+R_B)}^2+{\mathrm{\ω}}^2{R_S}^2{R_B}^2\·{(C_S+C_B)}^2}---\left(7\right).$

對于低頻率ω而言，總電導G和總電容C近似以下值：

$C(\mathrm{\ω}\→0)=\frac{{R_S}^2{C}_S+{R_B}^2{C}_B}{{(R_S+R_B)}^2}---\left(8\right)$

和

$G(\mathrm{\ω}\→0)=\frac{1}{R_S+R_B}---\left(9\right).$

電導G向在低頻率的極限情況中(在所謂的NF情況中)的空間電荷層和DLC體的串聯(lián)電阻的靜態(tài)倒數(shù)值近似。

另一方面，對于高頻率ω而言，總電導G和總電容C近似以下值：

$C(\mathrm{\ω}\→\mathrm{\∞})=\frac{C_S{C}_B}{C_S+C_B}---\left(10\right)$

和

$G(\mathrm{\ω}\→\mathrm{\∞})=\frac{R_S{C_S}^2+R_B{C_B}^2}{R_S{R}_B\·{(C_S+C_B)}^2}---\left(11\right).$

因此，高頻率測量結果可以被用于確定勢壘層的電容C_S。

圖9圖示了MIS結構600、800的電流密度vs.電壓特性900(的 絕對值)(所謂的包括電流密度的絕對值的I-V曲線)，如例如圖6或者圖8中所圖示的。如已經描述的，在該示例中，DLC層可以是300nm厚，其中，DLC層可以沉積在具有大約8Ωcm的電阻率的p型摻雜硅晶片上。

首先，圖9圖示了作為針對相應地在DLC沉積之前已經執(zhí)行的兩個不同的原位預條件900a、900b的金屬絕緣體半導體測試結構600、800的電壓900x的函數(shù)的電流密度900y的絕對值。包括偏置輔助反應離子蝕刻的常規(guī)等離子體過程被用于第一樣本#1(比較測量結果曲線900a)以移除氧化物殘渣和用于蝕刻硅表面(其用作DLC層的界面)，其中，通過使用遠程等離子體清潔針對第二樣本#2(比較測量結果曲線900b)完全地避免硅表面(其用作DLC層的界面)的離子轟擊，如本文所描述的。根據(jù)各種實施例，較低的電子界面態(tài)可以由于遠程等離子體清潔而形成，如圖9中所圖示的，其與常規(guī)地使用的等離子體清潔過程相比較導致泄漏電流減少兩倍。

如圖10中所圖示的，可以從在圖9中所圖示的電流-電壓特性900確定電阻特性1000?？梢詮淖鳛槭┘拥組IS結構600、800的電壓1000x的函數(shù)的I-V曲線900a、900b確定所得的電阻1000y。極性與施加到MIS結構600、800的歐姆接觸608、808的電壓有關。

雖然正向的電流增加遵循普爾-弗倫克爾-法則(比較等式1)，但是存在反向的阻斷電壓的飽和度行為，其中，在這種情況下，可以通過表面態(tài)處的生成限定飽和度行為的水平。

對于理想肖特基接觸而言，反向電流(還被稱為阻塞電流)指數(shù)地取決于勢壘高度Φ_B，以及：

$j_S=A*T^2\·\exp (-\frac{{\mathrm{q\Φ}}_B}{kT})---\left(12\right),$

其中，A*是所謂的里查遜(Richardson)常量，其中，針對A*的值是大約120A/cm²K²。

通過變化摻雜度和通過勢壘層容量C_S的對應的測量結果在分離的測試序列中確定DLC-Si-過渡的勢壘高度Φ_B。針對p型摻雜硅的勢壘高度Φ_B是大約1.01eV并且針對n型摻雜硅的勢壘高度Φ_B是大約 0.13eV。對于p型摻雜樣本而言，可以期望大約1.4·10^-10A/cm²的泄漏電流(比較等式10)。

由于實驗中的所測量的反向電流高五個數(shù)量級，因而其可以基本上歸因于表面生成(至少針對p型摻雜硅襯底)。

在界面的完全耗盡的情況下，生成電流密度可以導致：

j_gen＝q·s₀·n_i (13),

以及針對耗盡界面的表面重新組合速度的基本定義：

$s_0\≡\frac{\mathrm{\π}}{2}{\mathrm{\σ}}_S{v}_{th}\·{\mathrm{kTD}}_{ST}---\left(14\right).$

關于等式13和14，σ_s是表面態(tài)的采集剖面，v_th是熱速度，并且D_st是表面態(tài)密度(還被稱為表面態(tài)的密度)。大約7150cm/s的表面重新組合速度s0和大約3.5·10¹³cm^-2eV^-1的表面態(tài)密度D_st針對飽和度電流密度的所測量值與樣本#1相對應(比較圖9)，其中，大約3680cm/s的表面重新組合速度s₀和大約1.8·10¹³cm^-2eV^-1的表面態(tài)密度D_st與樣本#2相對應。為此，假定針對大約5·10^-16cm²的表面態(tài)的典型的采集剖面σ_s。

與基于熱氧化層的MOS界面相比較，樣本#1的表面態(tài)密度是比較高的。根據(jù)各種實施例，使用如針對樣本#2所執(zhí)行的遠程等離子體預條件示出對于所沉積的介電層(例如PECVD沉積的DLC層)而言，態(tài)密度可以通過預條件和沉積過程的細心協(xié)調以至少到達高質量MOS界面的附近。高質量MOS界面的表面重新組合速度可以在大約幾十至幾百里面每秒的范圍內。

在以下中，將理解到，在該邊界條件下，導納測量結果可以被用于測量表面態(tài)密度。如圖9和圖10中所圖示的，體電阻R_B可以主導總電阻直到電流到達反向偏置下肖特基結的飽和電平。從此處，可以在空間電荷區(qū)域的串聯(lián)電阻上對進一步的電壓降落進行整流，并且R_S隨著增加反向電壓而連續(xù)地增加。因此，總電阻是通過局部最小值來表征的。在目前邊界條件下，存在大約(在數(shù)量級中)1MΩcm²的值，其中，R_S近似等于R_B。

在低頻率所測量的導納的電導中反映該行為。對于該測量結果 而言，根據(jù)各種實施例，可以使用LCR-Meter HP 4284A，其包括從大約20Hz至大約1MHz的頻率范圍。優(yōu)選地，低頻率測量結果可以允許到達等式9的有效性的范圍并且進一步抑制測量結果中的電導率(比較等式3)的AC部分，其與靜態(tài)測量結果相比較使體電阻值失真。

圖11和圖12相應地圖示了在MIS結構600、800上執(zhí)行的導納測量，如已經描述的，其中，在圖11中繪制意指電容C的虛部，并且其中，在圖12中繪制意指電導G的實部。

從而，根據(jù)電壓1100x、1200x，針對樣本#1(1100a，1200a)、#2(1100b，1200b)二者圖示在大約20Hz的頻率處所測量的針對C(1100y)和G(1200y)的值。在累積的情況下，介電電容C_B是大約1.6·10^-8F/cm²。根據(jù)等式4，這與大約300nm的DLC層厚度和大約5.5的ε_r相對應。根據(jù)等式8，在耗盡的情況下，總電容C由于(利用增加的電壓)減少空間電荷層電容C_S而減少。

該降落(利用減少的電壓1100x、1200x)隨后針對樣本#1發(fā)生，其指示較高的表面態(tài)密度對針對耗盡的開始的閾值電壓的影響。電導G的行為與靜態(tài)測量的電阻的期望(比較等式9)倒數(shù)行為相對應。在圖12中反映圖10中的電阻的局部最小值作為電導中的局部最大值。

為了調查研究，對于可以假定NF情況的頻率和因此對于等式8和9有效的頻率而言，實驗地獲得值經受模型計算。由實驗所得的進一步的值是C_B＝1.6·10^-8F/cm²和C_S＝8·10^-9F/cm²。

圖13和圖14相應地圖示了在針對根據(jù)等式6和7的三個不同的測量頻率(針對1300c、1400c的20Hz)的電阻R_S(1300x、1400x)的變化下電容1300y和電導1400y的行為。

圖13圖示了基于針對從先前測量結果所確定的邊界條件的R_S的變化的等式6的所計算的C行為。虛線表示根據(jù)等式8的NF情況。

圖14圖示了根據(jù)等式7的對應的G行為。虛線表示根據(jù)等式9的NF情況。

針對相應地100kHz、1kHz和20Hz的測量頻率計算針對C行為和G行為的值。如所圖示的，針對所有三種情況中的低R_F值(累積)的介電電容結果的值和介電電容的值針對較高的R_S值向根據(jù)等式10的高頻率值近似，實際上針對較高的頻率更快。而且，圖示了針對非常低頻率處的高R_S值結果的NF情況。針對20Hz測量結果實現(xiàn)NF情況，如可以從隨著減少的測量頻率向根據(jù)等式8的NF值增加電容可見。類似地，附加諧振期望用于高頻處的電導，其在勢壘層電阻RS到達大約R_S≈1/ωC_B的值的情況下上升?？梢詢H在低于大約20Hz的頻率處(換句話說，在所謂的NF情況中)完全地抑制該附加諧振。特別地，反向電壓整流到R_S(通過電導中的降落所表征的)區(qū)段可以針對20Hz測量結果良好地近似。

因此，在相反極性中在20Hz處所測量的G₀的最大值可以被用于確定反向電流密度(比較圖12)。連同該點處的電壓值U₀，其是：

j_gen≈G₀·U₀ (14)

從而，所獲得的值匹配從靜態(tài)測量結果所獲得的反向電流密度。

圖15圖示了根據(jù)各種實施例的例如在大于大約1000V的操作電壓處工作的高壓分量1500(還被稱為高壓電子設備或者功率設備)的剖視圖，其中，高壓分量1500包括VLD邊緣終止(VLD，橫向摻雜變化)。高壓分量1500的結構可以與MIS測試結構600、800的結構類似，如本文所描述的。更特別地，圖形化高壓分量1500(例如DLC層1504和鈍化層1534)并且電氣接觸經圖形化的高壓分量1500可以允許提供橫向MIS測試結構800，如本文所描述的。

根據(jù)各種實施例，高壓分量1500可以包括具有VLD區(qū)域1506(換句話說，半導體層1506)的半導體載體1512、耦合到VLD區(qū)域1506的歐姆接觸。VLD區(qū)域1506可以至少部分覆蓋(例如完全覆蓋)有介電層1504。高壓分量1500還可以包括例如可選地布置在介電層1504之上的鈍化層1534。

根據(jù)各種實施例，歐姆接觸可以包括夾層1510，其包括高度摻雜半導體材料和金屬接觸1508(例如，陽極)以向VLD區(qū)域1506 提供歐姆接觸。根據(jù)各種實施例，介電層1504可以包括類金剛石碳(DLC)或者可以由類金剛石碳(DLC)組成。半導體層1506可以包括硅例如p型摻雜硅或者n型摻雜硅或者可以由硅例如p型摻雜硅或者n型摻雜硅組成。根據(jù)各種實施例，夾層1510可以具有比半導體層1506更高的摻雜度。載體1512可以包括與半導體層1506和夾層1510相反的摻雜類型。

而且，高壓分量1500可以包括發(fā)射器和/或場停止層1524和高壓分量1500的背面處的陰極1522。根據(jù)各種實施例，高壓分量1500可以被配置為晶體管，例如絕緣柵雙極性晶體管(IGBT)。根據(jù)各種實施例，發(fā)射器和/或場停止層1524可以包括例如與載體1512相同摻雜類型的高度摻雜硅。而且，高壓分量1500可以包括溝道停止區(qū)域1526，其包括例如與載體1512相同摻雜類型的高度摻雜硅。

如可以例如在具有包括DLC鈍化層的VLD邊緣終止的高壓設備(或者高壓分量)處所測量的，可以將從MIS測試結構600、800的測量結果所獲得的反向電流密度轉換為反向電流值，如本文所描述的。大約2mm的邊緣寬度對于6.5kV設備可以是必要的，其中，大約1.25mm涉及在其上空間電荷區(qū)域在施加反向電壓的情況中的表面處延伸的VLD區(qū)域1506的寬度。

由于非晶DLC-Si-過渡(其起因于肖特基勢壘，如本文所描述的)的接觸電勢，正電荷密度形成在4·10¹¹元電荷/cm²的范圍內的界面1503i處，其導致向表面的n型摻雜基極區(qū)域1512中的空間電荷區(qū)域邊界的退化形式。因此，空間電荷區(qū)域在實際上VLD區(qū)域1506的末尾處的半導體表面處結束。在圖16中圖示了在大約7580V的突破電壓處計算電勢分布的數(shù)值模擬1600的結果(其考慮這一點)。

還考慮芯片的大小，例如大約1cm²，大約0.5cm²的面積可以由于全反向電壓處的半導體表面處的耗盡區(qū)。因此，可以期望到達參考圖9所討論的反向電流密度的值的一半的反向電流。

圖17圖示了針對不同預條件(針對常規(guī)地使用的等離子體處置的曲線1701a、1701b和針對遠程等離子體處置的曲線1702a、1702b) 的室溫處例如20℃處(曲線1701a、1702a)和125℃處(曲線1701b、1702b)處的6.5kV IGBT的反向特性測量結果1700。

室溫處的值與根據(jù)評估的期望值相對應。相同內容適于125℃處的測量結果，其更清楚地示出了效應并且強調通過在制造期間使用RPS預清潔在較高的操作溫度處的泄漏電流的減少的電勢。而且，反向(阻塞)電壓由于低泄漏電流而增加，由于較低的反向(阻塞)功率耗散引起熱漂移的延遲的開始，其中，熱漂移可以由晶片的有限冷卻引起。

在以下中，參考MOS容量，可以描述第二實施例。

圖18圖示了根據(jù)各種實施例的用于測量MOS結構的導納(圖18的左側)和對應的等效電路(圖18的右側)的示意性設置。

說明性地，類似地本文所描述的MIS測試結構600、800、金屬氧化物半導體(MOS)測試結構1800例如MOS電容器可以被用于測量和/或確定介電層的導納。

根據(jù)各種實施例，MOS測試結構1800可以包括金屬層1802(還被稱為第一金屬接觸1802)、電絕緣層1804(例如介電氧化層)和半導體層1806。第二金屬接觸1808可以例如經由包括高度摻雜半導體材料的夾層1810電氣連接到半導體層1806以提供歐姆接觸。根據(jù)各種實施例，介電層1804可以包括二氧化硅(SiO_x，例如SiO₂)或者可以由二氧化硅(SiO_x，例如SiO₂)組成。半導體層1806可以包括硅例如p型摻雜硅或者n型摻雜硅或者可以由硅例如p型摻雜硅或者n型摻雜硅組成。根據(jù)各種實施例，夾層1810可以包括硅例如p型摻雜硅或者n型摻雜硅或者可以由硅p型摻雜硅或者n型摻雜硅組成，其中，夾層1810可以具有相同摻雜類型但是比半導體層1806更高的摻雜度。

在這種情況下，使用僅具有電容性體行為1800a的理想的介電材料(例如，二氧化硅，SiO_x以及x大約2)?？梢酝ㄟ^并聯(lián)耦合到耗盡容量1800c的至少一個RC元件1800b描述界面態(tài)。MOS界面的該描述回到Nicollian和Goetzberger。圖18中所圖示的等效電路可以導 致針對總導納的以下關系：

$C=\frac{C_{Ox}\·(C_D+C_S)\·(C_{Ox}+C_D+C_S)+{\mathrm{\ω}}^2{R}^2{C_S}^2{C}_{Ox}{C}_D\·(C_{Ox}+C_D)}{{(C_{Ox}+C_D+C_S)}^2+{\mathrm{\ω}}^2{R}^2{C_S}^2\·{(C_{Ox}+C_D)}^2}---\left(15\right)$

和

對于較高的頻率而言，C和G向以下值近似：

$C(\mathrm{\ω}\→\mathrm{\∞})=\frac{C_{Ox}\·C_D}{(C_{Ox}+C_D)}---\left(17\right)$

和

$G(\mathrm{\ω}\→\∞)=\frac{{C_{\mathrm{Ox}}}^2}{{R\·(C_{\mathrm{Ox}}+C_D)}^2}---\left(18\right).$

另一方面，對于低頻率而言，C和G向以下值近似：

$C(\mathrm{\ω}\→0)=\frac{C_{Ox}\·(C_D+C_S)}{(C_{Ox}+C_D+C_S)}---\left(19\right)$

和

G(ω→0)＝0 (20)。

在減去串聯(lián)阻抗C_OX之后，或者在C_OX→∞情況中，最后，結果：

$C=C_D+\frac{C_S}{{\mathrm{\ω}}^2{C_S}^2{R}^2+1}---\left(21\right)$

和

圖19和圖20相應地圖示了根據(jù)各種實施例的在大約100Hz的測量頻率處在如圖18中所圖示的MOS測量結構1800上所測量的C和G的所確定的所測量值。在具有大約8Ωcm的特定電阻的p型摻雜硅晶片上形成所測量的MOS測試結構1800。在這種情況下，介電材料包括已經通過熱氧化生長的53nm厚氧化層。此處，過程可以被用于制造與針對MOS設備中的柵氧化層的常規(guī)地使用的制造過程相對應的MOS測試結構1800。鈦接觸可以被用于電氣接觸氧化層，其中，鈦接觸提供有大約1mm的直徑。MOS測試結構1800的背面與 鋁金屬化電氣接觸。

圖19圖示了包括所測量的容量曲線(通過正方形所表示的)的MOS容量和根據(jù)針對低頻極限的理論(所謂的NF情況(通過實線所表示的))的期望容量曲線的測量結果1900。

圖20圖示了包括作為施加電壓2000x的函數(shù)的電導2000y的MOS容量的測量結果2000。通過反向所熱生成的少數(shù)電荷載子可以對NF情況中的信號有貢獻(與高頻測量結果相比較)。這意指ω^-1大于針對生成重新組合速率的特定時間常量。

這通常在等于或者小于100Hz情況的頻率處。在這種情況下，基于歸因于Si/SiO₂界面處的帶彎曲的強反向的開始，利用電子漸增地占據(jù)導電帶。

電子提供與柵電極上的電荷相反的電荷，使得在電容到最大耗盡層寬度的初始降落之后，總電容再次基于反向電壓的進一步增加而上升，并且到達通過氧化層電容C_OX所預先確定的值，如在累積情況中：

$C_{Ox}=\frac{{\mathrm{\ϵ}}_{Ox}\·{\mathrm{\ϵ}}_0}{d}---\left(23\right),$

其中，值ε_Ox＝4和53nm的氧化層的厚度，存在氧化層電容COx＝6,7·10^-8F/cm²，其與所測量的電容的最大值相對應。

與理論預測相比較，所測量的電容曲線在穿過最小值時是更寬的(比較圖19)這可以由界面電荷的影響引起，其還對從耗盡到累積的電荷處的電導中的諧振有貢獻。因此，針對累積的閾值電壓偏移1901大約0.8V的ΔU。

在反轉操作期間在圖12中所圖示的電導背景歸因于針對增加的反向(阻塞)電壓將增加的少數(shù)電荷載子的生成/重新組合貢獻。閾值電壓的偏移與根據(jù)MOS理論的大約3.5·10¹¹電荷/cm²的界面電荷密度N_SS相對應并且根據(jù)以下導致：

$C_S=\frac{{\mathrm{qN}}_{SS}}{\mathrm{\Δ}U}---\left(24\right)$

大約7·10^-8F/cm²的界面電容C_S和寬度：

$D_{ST}=\frac{C_S}{q^2}---\left(25\right)$

最后大約4.4·10¹¹cm^-2eV^-1的界面態(tài)密度D_st。

根據(jù)Nicollian和Goetzberger的模型，可以在減去串聯(lián)阻抗之后從電導直接確定(例如，計算)界面態(tài)密度D_st。這可以通過到阻抗平面中的變換、對串聯(lián)阻抗1/ωC_Ox的減去和到導納平面中的逆變換執(zhí)行。然后，C和G僅包括可以通過等式21和22表示的項。在這種情況下，G在沒有耗盡電容的情況下僅包括界面R和CS的特性，使得CS立即起因于G/ω繪圖的諧振。

根據(jù)等式22，G/ω具有以下情況中的最大值：

ω·R·C_S＝1 (26)。

該情況導致：

$\frac{G}{\mathrm{\ω}}{|}_{max}=\frac{C_S}{2}---\left(27\right).$

該程序還可以被稱為電導方法并且根據(jù)模型計算針對本情況更詳細地解釋。

值C_Ox＝6,7·10^-8F/cm²可以從測量結果已知，并且導致強反轉的情況中的最大耗盡層寬度的耗盡電容C_D可以針對根據(jù)給定針對大約1,5·10^-8F/cm²的值的MOS理論的8Ωcm p型摻雜襯底計算。如果使用針對大約7·10-8F/cm2的CS的所估計的值，則可以從諧振條件確定R(比較等式26)?？梢栽趤碜缘仁?5和16的這些邊界條件下確定并且根據(jù)頻率2100x繪制圖21中所圖示的電容和電導。而且，圖21還包括在沒有C_Ox的情況下起因于等式21和22的行為。在與從計算所獲得的相同數(shù)量級的大約100Hz的頻率處測量電導。比較還示出了氧化層容量C_Ox導致針對界面項的電導和電容的(頻率依賴的)阻尼。

圖22圖示了根據(jù)各種實施例的在有和沒有氧化層容量C_Ox的MOS容量的G/ω繪圖。針對圖21中所圖示的電導繪圖2100的電導值在圖22中圖示了G/ω繪圖2200，其中，相應的最大值可以與界面態(tài)密度相對應。

在該測量結果中，在這些邊界條件下，由于阻尼，因而可以期望大約40％的最大值的減少。使用針對大約1.1·10^-5(Ωcm²)^-1的所測量的值并且應用歸因于阻尼的校正，校正導致針對大約2.7·10^-5(Ωcm²)^-1的G_max的最大值。從等式27結果，大約5.4·10¹¹cm^-2eV^-1的態(tài)密度DST，其中，所評價的態(tài)密度適于可以從閾值電壓的偏移1901估計的值。

可以從針對熱氧化硅表面的等式13和14計算大約110cm/s的表面重新組合速度以及大約10^-7A/cm²的生成電流密度j_gen。這些值特別地對樣本#1低于針對DLC-Si界面所獲得值超過一個數(shù)量級，其示出了針對通過避免半導體的表面處的靜態(tài)損傷的改進的潛在性。

除可以通過遠程等離子體源所執(zhí)行的預清潔外，如之前所描述的，可以例如使用PECVD執(zhí)行介電材料的軟沉積。如已經描述的，軟沉積過程可以被配置為避免離子到半導體晶體的高動量傳遞。

而且，例如使用PECVD對介電材料的沉積可以被配置為將起因于所使用的前驅體材料的氫引入層和界面中，其中，在這種情況下，自由價可以與熱氧化過程類似是飽和的。特別地，CH₄可以用作用于沉積包括硅和碳例如a-Si,C:H的非晶介電層的前驅體材料，因為該前驅體包括sp³-雜化碳并且在易失性碳氫化合物中間具有氫與碳的最高比例。因此，將CH4用作碳和氫源，可以將密集和硬a-Si,C:H層沉積在PECVD反應器類型中，如本文所描述的(比較例如圖3)。然而，將其他前驅體材料用作例如C₂H₄或者C₂H₂，可以將較大數(shù)量的SiH和CH物質并入層中。特別地，如果使用包括n成鍵貢獻的前驅體材料，則更多n電子將存在于沉積層中。

圖23圖示了根據(jù)各種實施例的a-Si,C:H層的紅外光譜2300。紅外光譜包括對應的氫相關的吸收帶。一般而言，紅外光譜法可以適合于將熱生長介電材料例如常規(guī)地生長二氧化硅與PECVD生長的二氧化硅進行區(qū)分。

根據(jù)各種實施例，可以通過將氦添加到處理氣體混合物向熱生長氧化物優(yōu)化等離子體氧化物的化學計量學。圖24圖示了根據(jù)各種 實施例的歸因于在硅氧化層的PECVD沉積期間使用氦(在真空百分比2400中所繪制的)的硅氧化層的化學計量學(由Si-O-Si伸縮頻率2400y所表示的)化學計量學的變型。然而，利用等離子體輔助沉積氧化物(還被稱為等離子體氧化物)不可以到達針對熱生長氧化物可以觀察的大約1080cm^-1的Si-O-Si伸縮頻率的典型位置2411。而且，可以針對利用N₂O/SiH₄的處理氣體混合物(還被稱為前驅體材料)沉積的PECVD-硅酮-氧化物觀察對于SiNH典型的大約3445cm-1的值的吸收帶。一般而言，使用光譜學可以允許標識被用于基于例如IR光譜學和拉曼光譜學形成介電層的沉積過程的類型。

根據(jù)各種實施例，常規(guī)半導體技術PECVD室可以與原位遠程等離子體預條件或者預清潔組合以形成高質量半導體/介電界面。

基本上，高分辨透射電子顯微鏡(HRTEM)可以被用于調查研究介電(例如，所沉積的二氧化硅、所沉積的非晶硅、所沉積的非晶碳等等)與半導體(例如硅)之間的界面。如本文所描述的，例如在未使用預條件的情況下，常規(guī)地生長的PECVD氧化物可以具有硅介電界面處的自然氧化物。

根據(jù)各種實施例，半導體襯底與PECVD生長的介電質之間的這樣的自然氧化物的缺乏可以指向根據(jù)各種實施例的預條件，如本文所描述的。

可以通過IR光譜學或者拉曼光譜學檢測介電質和所使用的制造方法的類型?？梢越浻蒆RTEM檢測半導體介電界面處的氧化物的存在。

而且，電子部件或者包括例如邊緣終止中的低摻雜p區(qū)、例如橫向摻雜(VLD)的變型、結終端擴展(JTE)或者減少的表面場(RESURF)的電子設備可以被修改(例如通過在介電/鈍化層之上形成金屬接觸，比較圖8和15)為提供用于表征界面的橫向測試結構，如本文所描述的。這可以允許針對容易地處理的電子設備或者電子部件的半導體/介電界面的表征。

根據(jù)各種實施例，可以通過方法100、200、400形成包括例如 具有低摻雜區(qū)域的邊緣終止例如橫向摻雜(VLD)邊緣終止的變型、結終端擴展(JTE)邊緣終止或者減少表面場(RESURF)邊緣終止的電子設備。

根據(jù)各種實施例，一種用于處理半導體層的方法可以包括：在遠程等離子體源的等離子體室中生成蝕刻等離子體，其中，遠程等離子體源的等離子體室耦合到處理室以用于處理半導體層；將蝕刻等離子體引入處理室中以移除來自半導體層表面的自然氧化層和至多是可忽略的移除的半導體層的半導體材料；并且隨后，將介電層直接沉積在半導體層的表面上。類似地，根據(jù)各種實施例，一種用于處理半導體晶片的方法可以包括：在遠程等離子體源的等離子體室中生成蝕刻等離子體，其中，遠程等離子體源的等離子體室耦合到處理室以用于處理半導體晶片；將蝕刻等離子體引入處理室中以移除來自半導體晶片的表面的自然氧化層和至多是可忽略的移除的半導體晶片的半導體材料；并且，隨后，將介電層直接沉積在半導體晶片的表面上。

根據(jù)各種實施例，一種用于處理半導體層的方法可以包括：在遠程等離子體源的等離子體室中生成蝕刻等離子體，其中，遠程等離子體源的等離子體室耦合到處理室以用于處理半導體層；將蝕刻等離子體引入處理室中以移除來自半導體層的表面的自然氧化層和至多是可忽略的數(shù)量的半導體層的半導體材料；并且隨后，將介電層直接沉積在半導體層的表面上。

根據(jù)各種實施例，可以通過化學氣相沉積或者物理氣相沉積之一沉積介電層。換句話說，與熱生長介電層相對比，介電層可以是沉積的介電層。

根據(jù)各種實施例，可以通過等離子體增強化學氣相沉積(PECVD)沉積介電層。

根據(jù)各種實施例，可以使用含氫前驅體通過化學氣相沉積沉積介電層。根據(jù)各種實施例，可以使用甲烷和/或硅酮作為前驅體通過化學氣相沉積沉積介電層。

根據(jù)各種實施例，可以通過濺射沉積沉積介電層。

根據(jù)各種實施例，介電層可以包括碳基的介電材料或者基于硅的介電材料中的至少一個。

根據(jù)各種實施例，可以從以小于100sccm的氣體流速提供給遠程等離子體源的等離子體室的含鹵氣體在遠程等離子體源的等離子體室中生成蝕刻等離子體。單位sccm(每分鐘標準立方厘米)可以是指針對溫度T和壓力p的標準條件，以及T＝0℃并且p＝1013.25hPa。

根據(jù)各種實施例，半導體層可以包括硅并且含鹵氣體可以包括氟。根據(jù)各種實施例，半導體層可以是硅晶片并且含鹵氣體可以是NF₃。根據(jù)各種實施例，可以利用惰性氣體將含鹵氣體稀釋。

根據(jù)各種實施例，一種用于處理硅襯底的方法可以包括：將硅襯底帶入處理室的處理區(qū)域中；提供處理區(qū)域中的真空；使用通過耦合到處理室的遠程等離子體源在處理區(qū)域中所提供的蝕刻等離子體預處理硅襯底的至少一個表面，其中，從含氟氣體生成蝕刻等離子體；并且隨后，通過氣相沉積將介電層直接沉積硅襯底的至少一個表面上，其中，在處理區(qū)域中執(zhí)行氣相沉積；并且，從處理室取出硅襯底。

根據(jù)各種實施例，處理室可以是或者可以包括等離子體處理室，例如PECVD處理室(還被稱為PECVD反應器)。

根據(jù)各種實施例，可以將含氟氣體以小于100sccm的氣體流速提供給遠程等離子體源。根據(jù)各種實施例，可以將含氟氣體以大約5sccm的氣體流速提供給遠程等離子體源。根據(jù)各種實施例，可以將含氟氣體以從大約1sccm至大約100sccm的范圍內的氣體流速提供給遠程等離子體源。根據(jù)各種實施例，可以將含氟氣體以從大約1sccm至大約50sccm的范圍內的氣體流速提供給遠程等離子體源。

根據(jù)各種實施例，預處理硅襯底的至少一個表面可以包括從硅襯底的至少一個表面完全地移除自然氧化物。

根據(jù)各種實施例，可以在真空條件下執(zhí)行預處理硅襯底的至少一個表面和/或沉積介電層，使得硅襯底的至少一個表面在預處理介電層之后和在沉積介電層之前保持沒有自然氧化物。根據(jù)各種實施例，真空條件可以包括小于大約100mbar的總壓力。

根據(jù)各種實施例，可以在惰性氣氛中執(zhí)行預處理硅襯底的至少一個表面和/或沉積介電層，使得硅襯底的至少一個表面在預處理介電層之后和在沉積介電層之前保持沒有自然氧化物?？梢栽谑枭⑻幚韰^(qū)域以移除空氣特別地移除氧氣之后提供惰性氣氛。

根據(jù)各種實施例，在預處理硅襯底的至少一個表面和/或沉積介電層期間，處理室中的氣壓可以小于大約300Torr，例如在從大約1mTorr至大約300Torr的范圍內、例如在從大約1mTorr至大約200Torr的范圍內。

根據(jù)各種實施例，可以利用惰性氣體將含鹵(例如氟)氣體稀釋到包含小于大約含鹵(例如氟)氣體的大約1％摩爾百分比的氣體混合物。根據(jù)各種實施例，可以利用惰性氣體將含鹵(例如氟)氣體稀釋到包含超過惰性氣體的大約99％摩爾百分比的氣體混合物。根據(jù)各種實施例，惰性氣體可以包括氮、氬、氦或者任何其他惰性氣體或者可以由氮、氬、氦或者任何其他惰性氣體組成。

根據(jù)各種實施例，含鹵(例如氟)氣體可以在從大約1/1000(其可以是指惰性氣體的大約99.9％摩爾百分比)至大約1/100(其可以是指惰性氣體的大約99.0％摩爾百分比)的范圍例如在從大約1/700(其可以是指惰性氣體的大約99.85摩爾百分比)至大約1/200(其可以是指惰性氣體的大約99.5摩爾百分比)的范圍內稀釋。

根據(jù)各種實施例，沉積介電層可以包括沉積非晶碳。根據(jù)各種實施例，沉積介電層可以包括通過PECVD沉積非晶碳。

根據(jù)各種實施例，沉積介電層可以包括沉積二氧化硅。根據(jù)各種實施例，沉積介電層可以包括通過PECVD沉積二氧化硅。

根據(jù)各種實施例，沉積介電層可以包括在沉積介電層之前和/或期間將含氫氣體引入處理區(qū)域中。

根據(jù)各種實施例，沉積介電層可以包括沉積類金剛石碳。根據(jù)各種實施例，沉積介電層可以包括沉積類金剛石碳。根據(jù)各種實施例，沉積介電層可以包括通過PECVD沉積類金剛石碳。

根據(jù)各種實施例，沉積介電層可以包括沉積氫化的非晶碳。根 據(jù)各種實施例，沉積介電層可以包括通過PECVD沉積氫化的非晶碳。

根據(jù)各種實施例，沉積介電層可以包括沉積硅摻雜氫化的非晶碳。根據(jù)各種實施例，沉積介電層可以包括通過PECVD沉積硅摻雜氫化的非晶碳。

根據(jù)各種實施例，沉積介電層可以包括沉積包括硅和碳的非晶層。根據(jù)各種實施例，沉積介電層可以包括通過PECVD沉積包括硅和碳的非晶層。

根據(jù)各種實施例，用于處理硅層的方法可以包括：使硅層的至少一個表面暴露于由遠程等離子體源所提供的蝕刻等離子體，其中，在遠程于含氟氣體的等離子體源中生成蝕刻等離子體；并且隨后，將介電層直接地沉積在硅層的至少一個表面上。

根據(jù)各種實施例，用于處理硅層的方法可以包括：在遠程等離子體源的等離子體室中生成蝕刻等離子體，其中，遠程等離子體源的等離子體室耦合到處理室以用于處理半導體層；將蝕刻等離子體引入處理室中以移除來自硅層硅表面的自然氧化層和至多是可忽略的移除硅層的硅；并且隨后，將介電層直接沉積在硅層的至少一個表面上。

根據(jù)各種實施例，至多是可忽略的移除硅層的硅可以包括其中不移除硅層的硅的情況。根據(jù)各種實施例，至多是可忽略的移除硅層的硅可以包括移除至多單晶硅層的數(shù)個原子層，例如多達大約100個原子層(例如1至100個原子層)、例如多達大約50個原子層(例如1至500個原子層)、例如多達10個原子層(例如1至10個原子層)、例如多達5個原子層(例如1至5個原子層)。而且，至多是可忽略的移除硅層的硅可以包括移除在厚度方向(例如，垂直于晶片的主要處理表面的方向)上的硅層的硅的大約30nm，例如大約1nm至30nm。

根據(jù)各種實施例，電子設備可以包括：硅層，其中，硅層的至少一個表面沒有自然氧化物；直接地布置在硅層的至少一個表面上的介電層，其中，介電層可以包括氫，并且其中，在硅層與具有小于大約2·10¹³cm^-2eV^-1的界面態(tài)密度的介電層之間提供界面。

雖然已經參考特定實施例特別地示出和描述本發(fā)明，但是本領域的技術人員應當理解，在不脫離如隨附的權利要求書所限定的本發(fā)明的精神和范圍的情況下，可以在其中做出形式和細節(jié)的各種改變。因此，本發(fā)明的范圍由隨附的權利要求書指示并且因此旨在包含落在權利要求書的等價方案的意義和范圍內的所有改變。