本發(fā)明通常涉及半導(dǎo)體裝置制造的領(lǐng)域，尤其涉及在n型塊體(bulk)鰭式場效應(yīng)晶體管(finFET)的溝道區(qū)中產(chǎn)生拉伸應(yīng)變的方法以及與其相關(guān)的結(jié)構(gòu)。

背景技術(shù)：

隨著制程及設(shè)備工具的不斷發(fā)展，目前為止已開發(fā)出具有不同類型及/或形狀的半導(dǎo)體裝置結(jié)構(gòu)以不斷地改進性能及/或特定功能。以半導(dǎo)體晶體管為例，具有常見的平面型場效應(yīng)晶體管(planar-type field-effect-transistor；FET)以及最近開發(fā)的鰭式場效應(yīng)晶體管(fin-type field-effect-transistor；finFET)。而且，在finFET中，具有絕緣體上硅(silicon-on-insulator；SOI)型finFET以及塊體finFET。另一方面，從裝置功能的角度來看，具有以晶體管所采用的電荷載體類型為特征的p型晶體管及n型晶體管。例如，具有p型塊體finFET以及n型塊體finFET。

另外，現(xiàn)有技術(shù)已知，晶體管的性能通常隨該晶體管的溝道區(qū)中存在的適當(dāng)應(yīng)變類型而提升。例如，在p型晶體管中通常優(yōu)先使用壓縮應(yīng)變(compressive strain)，且在n型晶體管中通常優(yōu)先使用拉伸應(yīng)變(tensile strain)，以提升溝道中載體的遷移率。在傳統(tǒng)的平面型FET中，例如，可向該晶體管的區(qū)域施加應(yīng)變襯里(壓縮或拉伸)，以實現(xiàn)上述在溝道區(qū)中產(chǎn)生應(yīng)變的目標(biāo)。不過，尚無有效的方法來向鰭式塊體場效應(yīng)晶體管或finFET施加應(yīng)變。尤其，眾所周知，向n型塊體finFET的溝道區(qū)施加拉伸應(yīng)變是具有挑戰(zhàn)性的任務(wù)。

技術(shù)實現(xiàn)要素：

本發(fā)明的實施例提供一種形成n型finFET晶體管的方法。在一個實施例中，該方法包括：形成finFET結(jié)構(gòu)，該finFET結(jié)構(gòu)具有位于柵極結(jié)構(gòu)下面的鰭片溝道區(qū)、以及與該柵極結(jié)構(gòu)的兩個相對側(cè)的該鰭片溝道區(qū)直接相鄰的源極區(qū)及漏極區(qū)；以及使該源極區(qū)及該漏極區(qū)經(jīng)受壓縮應(yīng)變，從而使該源極區(qū)及該漏極區(qū)對該鰭片溝道區(qū)施加拉伸應(yīng)變。

在一個實施例中，形成該finFET結(jié)構(gòu)包括在該鰭片溝道區(qū)的該兩個相對側(cè)外延生長完全松弛的硅-鍺(SiGe)以形成該源極區(qū)及該漏極區(qū)，其中，該源極區(qū)及該漏極區(qū)的該SiGe具有原子百分比至少50％的Ge濃度水平。

在另一個實施例中，外延生長該完全松弛的SiGe包括透過該SiGe形成該源極區(qū)及該漏極區(qū)以具有堆垛層錯(stacking fault)及位錯(dislocation)，并利用該Ge濃度水平控制該源極區(qū)及該漏極區(qū)內(nèi)部的該堆垛層錯及位錯的量。

依據(jù)一個實施例，形成該finFET結(jié)構(gòu)包括：利用該柵極結(jié)構(gòu)覆蓋襯底上的鰭片；鄰近該柵極結(jié)構(gòu)的側(cè)壁形成側(cè)間隙壁；以及通過移除未被該柵極結(jié)構(gòu)及該側(cè)間隙壁覆蓋的該鰭片的部分來形成該鰭片溝道區(qū)。

在一個實施例中，使該源極區(qū)及該漏極區(qū)經(jīng)受該壓縮應(yīng)變包括外延生長位于該源極區(qū)及該漏極區(qū)的頂部上并覆蓋該源極區(qū)及該漏極區(qū)的硅覆蓋層，其中，該硅覆蓋層的晶格常數(shù)小于該源極區(qū)及該漏極區(qū)的晶格常數(shù)。

在另一個實施例中，該硅覆蓋層具有在約5納米至約30納米范圍內(nèi)的厚度，使該源極區(qū)及該漏極區(qū)對該鰭片溝道區(qū)施加拉伸應(yīng)變并導(dǎo)致該鰭片溝道區(qū)中至少0.7％的拉伸應(yīng)變。

在又一個實施例中，生長覆蓋該源極區(qū)及該漏極區(qū)的該硅覆蓋層使該源極區(qū)及該漏極區(qū)成為具有至少-1.8％的壓縮應(yīng)變的應(yīng)變源極及漏極。

本發(fā)明的實施例還提供一種半導(dǎo)體裝置。該半導(dǎo)體裝置包括：鰭片形狀的溝道區(qū)，由其頂部上的柵極覆蓋；與該柵極的第一側(cè)上的該溝道區(qū)的第一端相鄰的源極；以及與該柵極的第二側(cè)上的該溝道區(qū)的第二端相鄰的漏極，其中，該源極及漏極由具有原子百分比至少50％的Ge濃度水平的外延生長硅-鍺(SiGe)制成。

附圖說明

從下面參照附圖所作的優(yōu)選實施例的詳細說明將更充分地理解和領(lǐng)會本發(fā)明，附圖中：

圖1(a)及1(b)示意顯示依據(jù)本發(fā)明的實施例制造具有一個或多個n型塊體finFET的半導(dǎo)體裝置的方法的一個步驟；

圖2(a)及2(b)示意顯示依據(jù)本發(fā)明的實施例在圖1(a)及1(b)中所示的步驟之后，制造具有一個或多個n型塊體finFET的半導(dǎo)體裝置的方法的一個步驟；

圖3(a)及3(b)示意顯示依據(jù)本發(fā)明的實施例在圖2(a)及2(b)中所示的步驟之后，制造具有一個或多個n型塊體finFET的半導(dǎo)體裝置的方法的一個步驟；

圖4(a)及4(b)示意顯示依據(jù)本發(fā)明的實施例在圖3(a)及3(b)中所示的步驟之后，制造具有一個或多個n型塊體finFET的半導(dǎo)體裝置的方法的一個步驟；

圖5(a)及5(b)示意顯示依據(jù)本發(fā)明的實施例在圖4(a)及4(b)中所示的步驟之后，制造具有一個或多個n型塊體finFET的半導(dǎo)體裝置的方法的一個步驟；

圖6(a)及6(b)示意顯示依據(jù)本發(fā)明的實施例在圖5(a)及5(b)中所示的步驟之后，制造具有一個或多個n型塊體finFET的半導(dǎo)體裝置的方法的一個步驟；

圖7(a)及7(b)示意顯示依據(jù)本發(fā)明的實施例在圖6(a)及6(b)中所示的步驟之后，制造具有一個或多個n型塊體finFET的半導(dǎo)體裝置的方法的一個步驟；

圖8顯示制造具有一個或多個n型塊體finFET的半導(dǎo)體裝置的方法的一個步驟的立體圖，其與圖3(a)及3(b)中示意顯示的步驟非常相似；

圖9顯示制造具有一個或多個n型塊體finFET的半導(dǎo)體裝置的方法的一個步驟的立體圖，其與圖4(a)及4(b)中示意顯示的步驟非常相似；

圖10顯示制造具有一個或多個n型塊體finFET的半導(dǎo)體裝置的方法的一個步驟的立體圖，其與圖5(a)及5(b)中示意顯示的步驟非常相似；

圖11(a)及11(b)示意顯示依據(jù)本發(fā)明的另一個實施例在圖4(a)及4(b)中所示的步驟之后，制造具有一個或多個n型塊體finFET的半導(dǎo)體裝置的方法的一個步驟；

圖12(a)及12(b)示意顯示依據(jù)本發(fā)明的另一個實施例在圖11(a)及11(b)中所示的步驟之后，制造具有一個或多個n型塊體finFET的半導(dǎo)體裝置的方法的一個步驟；以及

圖13(a)示意顯示依據(jù)本發(fā)明的實施例制造的n型塊體finFET的溝道、源極及漏極區(qū)中的應(yīng)變，且圖13(b)顯示沿鰭片的垂直方向測量的應(yīng)變測試結(jié)果。

應(yīng)當(dāng)了解，出于簡化及說明清楚的目的，附圖中的元件并不一定按比例繪制。例如，出于清楚目的，一些元件的尺寸可能相對其它元件的尺寸被放大。

具體實施方式

在下面的詳細說明中，闡述許多具體細節(jié)來提供有關(guān)本發(fā)明的各種實施例的充分理解。不過，應(yīng)當(dāng)理解，可在不具有這些具體細節(jié)的情況下實施本發(fā)明的實施例。

為不模糊有關(guān)本發(fā)明的實質(zhì)和/或?qū)嵤├年愂?，在下面的詳細說明中，可能將現(xiàn)有技術(shù)已知的一些制程步驟和/或操作組合在一起來進行陳述和/或用于說明目的，且在一些例子中可能對其不作詳細說明。在其它例子中，現(xiàn)有技術(shù)已知的一些制程步驟和/或操作可能根本不作說明。另外，一些已知的裝置制程技術(shù)可能未作詳細說明，且在一些例子中，可能參考其它公開的文章、專利和/或公開的專利申請進行參照，以免模糊有關(guān)本發(fā)明的實質(zhì)和/或?qū)嵤├恼f明。應(yīng)當(dāng)理解，下面的說明在一定程度上著重于本發(fā)明的各種實施例的獨特特征和/或元件。

圖1(a)及1(b)示意顯示依據(jù)本發(fā)明的實施例制造具有一個或多個n型塊體finFET的半導(dǎo)體裝置的方法的一個步驟。更具體而言，圖1(a)是處于制造中的該裝置的側(cè)視圖，其中，沿形成于該裝置的襯底的頂部或頂部部分的鰭片的方向觀看該裝置。將鰭片示意顯示為延伸入和/或出圖1(a)中的紙面。圖1(b)顯示處于制造中的該裝置的正視圖，其中，沿垂直于鰭片的方向觀看該裝置，將鰭片示意顯示為平行于圖1(b)中的紙面延伸。類似地，圖2(a)至7(b)以及圖11(a)至11(b)示意顯示處于不同制造階段或步驟的該裝置，且與圖1(a)及1(b)類似，“(a)”為側(cè)視圖且“(b)”為該裝置的正視圖。

另外，為進一步幫助理解圖1(a)至7(b)，圖8、圖9及圖10中示例提供處于不同制造階段的該裝置的一些立體圖。更具體而言，圖8顯示與圖3(a)及3(b)中所示的步驟密切對應(yīng)的該裝置的示例立體圖；圖9顯示與圖4(a)及4(b)中所示的步驟密切對應(yīng)的該裝置的示例立體圖；以及圖10顯示與圖5(a)及5(b)中所示的步驟密切對應(yīng)的該裝置的示例立體圖。

依據(jù)一個實施例，本發(fā)明的方法包括設(shè)置、制備或者供應(yīng)襯底101，在其上可形成一個或多個n型塊體finFET晶體管(下文中總稱為半導(dǎo)體裝置10)。襯底101可為由塊體硅(Si)、摻雜硅，或硅-鍺(SiGe)等列舉的一些可能的非限制性例子的襯底材料所構(gòu)成的半導(dǎo)體襯底。在下面的說明中，為簡單說明而不失一般性，將襯底101假定為塊體硅襯底。不過，本領(lǐng)域的技術(shù)人員將了解，下面提供的說明可類似地應(yīng)用于使用不同襯底材料的情形。

在一個實施例中，襯底101可已有一個或多個鰭片形成于其中，例如圖1(a)的側(cè)視圖中示意顯示的鰭片111、121、131以及141。在另一個實施例中，鰭片111、121、131以及141可形成于襯底101的頂部上，且其材料與襯底101相同或不同。在下面的說明中，出于容易參考的目的，標(biāo)記101用以指襯底或位于鰭片111、121、131及141下方的襯底部分。

如圖1(a)及1(b)中所示，在形成鰭片111、121、131及141以后，至少在被暴露且未被鰭片111、121、131及141覆蓋的襯底101的部分上可沉積絕緣材料層102。絕緣層102可為TEOS氧化物(氧化硅)層或其它合適的介電或絕緣材料層，用以為形成于半導(dǎo)體襯底101頂部上的裝置或裝置的功能部分提供與下面的半導(dǎo)體襯底101的電性絕緣。下文中，層102偶爾可指氧化物層，而不喪失其一般性以方便參照。

圖2(a)及2(b)示意顯示依據(jù)本發(fā)明的實施例在圖1(a)及1(b)中所示的步驟之后，制造具有一個或多個n型塊體finFET的半導(dǎo)體裝置的方法的一個步驟。更具體地說，本發(fā)明的一個實施例包括在一個或多個鰭片或鰭片結(jié)構(gòu)111、121、131及141上方形成一個或多個柵極或柵極結(jié)構(gòu)，例如柵極結(jié)構(gòu)211、221及231。柵極結(jié)構(gòu)211、221及231可通過例如下述方式形成：沉積覆蓋鰭片111、121、131及141以及氧化物層102的柵極材料層；在該柵極材料層的頂部上沉積硬掩膜層；通過例如光刻圖案化制程在該硬掩膜層中形成包括例如柵極掩膜212、222及232的柵極圖案；以及最后，通過定向及選擇性蝕刻制程將該硬掩膜層下面的該柵極材料層轉(zhuǎn)換為柵極結(jié)構(gòu)211、221及231。

更具體而言，在將該柵極材料層轉(zhuǎn)換為柵極結(jié)構(gòu)211、221及231的過程中，通過例如反應(yīng)離子蝕刻(reactive-ion-etching；RIE)制程可蝕刻掉不被柵極掩膜212、222及232覆蓋的該柵極材料的部分。該RIE制程可經(jīng)制作或設(shè)計而對鰭片111、121、131及141以及氧化物層102的材料都具有選擇性。因此，該蝕刻制程僅使直接位于柵極掩膜212、222及232下面的柵極材料保留于氧化物層102的頂部上，且在不被該柵極掩膜覆蓋的區(qū)域中，該蝕刻通過蝕刻選擇性停止于下面的氧化物層102以及鰭片結(jié)構(gòu)111、121、131及141。在一個實施例中，柵極結(jié)構(gòu)211、221及231可經(jīng)形成以使該柵極結(jié)構(gòu)的縱向垂直于鰭片結(jié)構(gòu)111、121、131及141的方向。

圖3(a)及3(b)示意顯示依據(jù)本發(fā)明的實施例在圖2(a)及2(b)中所示的步驟之后，制造具有一個或多個n型塊體finFET的半導(dǎo)體裝置的方法的一個步驟。更具體而言，直接鄰近各柵極結(jié)構(gòu)211、221及231的兩個相對側(cè)壁可形成側(cè)間隙壁，例如間隙壁213、223以及233。為形成間隙壁213、223以及233，可例如首先沉積覆蓋柵極結(jié)構(gòu)211、221及231(包括側(cè)壁及其頂部上的柵極掩膜212、222及232)的共形介電材料(例如氮化物或氧化物)層。該共形介電層也可覆蓋位于該柵極結(jié)構(gòu)之間的先前暴露的氧化物層102。接著，應(yīng)用定向蝕刻制程，以移除位于該柵極掩膜的頂部上以及氧化物層102的頂部上的該共形介電層的部分。上面的沉積及蝕刻制程最終僅保留與柵極結(jié)構(gòu)211、221以及231的側(cè)壁相鄰的該共形介電層的部分。與此同時，至少由于高度差，在鰭片的側(cè)壁可保留很少或沒有共形介電層。如必要，可使用其它技術(shù)來移除鰭片的側(cè)壁處的任意剩余介電材料。

應(yīng)當(dāng)注意，本發(fā)明的實施例不限于上述態(tài)樣，且可通過使用當(dāng)前存在或未來開發(fā)的其它合適的技術(shù)來制造側(cè)間隙壁213、223及233。另外，側(cè)間隙壁213、223及233可經(jīng)制造而具有例如約2納米至約10納米的厚度，以通過在處于制造中的finFET的源極/漏與柵極之間提供適當(dāng)?shù)拈g距/間隔而可適合裝置性能。

通過上面在圖3(a)及3(b)中所示的步驟制造的該半導(dǎo)體裝置的示例立體圖可在圖8中獲得，圖8示意顯示鰭片111、121、131，柵極結(jié)構(gòu)211，側(cè)間隙壁213，柵極掩膜212，以及將其頂部上的n型finFET與下面的半導(dǎo)體襯底101隔開的氧化物層102。

圖4(a)及4(b)示意顯示依據(jù)本發(fā)明的實施例在圖3(a)及3(b)中所示的步驟之后，制造具有一個或多個n型塊體finFET的半導(dǎo)體裝置的方法的一個步驟。例如，在形成與柵極結(jié)構(gòu)211、221及231的側(cè)壁相鄰的間隙壁213、223及233以后，可移除或蝕刻掉鰭片111、121、131及141的特定部分。更具體而言，例如通過選擇性蝕刻制程(不過也可使用其它移除制程)可移除位于柵極結(jié)構(gòu)211、221及231之間因此未被柵極結(jié)構(gòu)211、221及231覆蓋也未被側(cè)間隙壁213、223及233覆蓋的鰭片111、121、131及141的部分。

尤其，可使用對側(cè)間隙壁213、223及233(其可為氮化物或氧化物材料)及氧化物層102的材料都具有選擇性的任意蝕刻制程，以選擇性移除由硅材料制成的鰭片111、121、131及141的上述部分。更具體而言，該移除制程可移除高于氧化物層102的高度的硅鰭片的較大部分或整個部分，且在一些實施例中可蝕刻至略低于氧化物層102的高度。該移除制程也可移除位于該側(cè)間隙壁外部的硅鰭片的較大部分或整個部分，從而在該側(cè)間隙壁暴露鰭片111、121、131及141的垂直剖面以及在氧化物層102的高度暴露水平剖面。在一個實施例中，鰭片的剖面為矩形。

如圖4(b)中示意顯示，可能已蝕刻掉并移除柵極結(jié)構(gòu)211與221之間以及柵極結(jié)構(gòu)221與231之間的鰭片111(以及鰭片121、131以及141)的部分。這里，應(yīng)當(dāng)理解，如圖4(a)中示意顯示，鰭片111a、121a、131a及141a實際上是在已移除位于間隙壁213前面(從而不被間隙壁213覆蓋)的鰭片的部分以后，位于柵極結(jié)構(gòu)211的間隙壁213的側(cè)壁表面的鰭片111、121、131及141的暴露剖面，盡管該附圖可能看起來與圖3(a)中所示類似。

通過上面在圖4(a)及4(b)中所示的步驟制造的該半導(dǎo)體裝置的示例立體圖可在圖9中獲得，圖9示意顯示已移除或蝕刻掉鰭片111、121、131的部分，從而在與側(cè)間隙壁213的表面共面的表面暴露剖面111a、121a以及131a。圖9也顯示位于與氧化物層102的頂部表面共面的表面的鰭片的暴露剖面。

圖5(a)及5(b)示意顯示依據(jù)本發(fā)明的實施例在圖4(a)及4(b)中所示的步驟之后，制造具有一個或多個n型塊體finFET的半導(dǎo)體裝置的方法的一個步驟。更具體而言，該方法可包括在該柵極之間形成由第一材料構(gòu)成的完全松弛的源極/漏極區(qū)。該第一材料的晶格常數(shù)大于第二材料的晶格常數(shù)，該第二材料可用以形成覆蓋層以覆蓋該源極/漏極區(qū)，如下面參照圖6(a)至圖7(b)更詳細所述。例如，該第一材料可為硅-鍺(SiGe)且該第二材料可為硅(Si)。在此類情況下，外延形成的源極/漏極區(qū)可具有依賴于該外延生長制程中所使用的鍺(Ge)的量或濃度水平相對硅(Si)的量或濃度水平的晶格常數(shù)。由于Ge具有比Si的晶格常數(shù)大大約4％的晶格常數(shù)，因此例如具有50％原子百分比鍺含量的SiGe可具有比純Si的晶格常數(shù)大大約2％的晶格常數(shù)，具有20％原子百分比鍺的SiGe可具有比純Si的晶格常數(shù)大大約1％的晶格常數(shù)。在下面的說明中，作為非限制性例子，假定SiGe是該第一材料并假定Si是該第二材料，不過針對上面的制程中的該第一及該第二材料也可使用合適半導(dǎo)體材料的其它組合。

在下面的說明中，各種材料例如SiGe和/或Si(應(yīng)變的或未應(yīng)變的)的晶格常數(shù)都以相對完全松弛且未應(yīng)變的Si晶體的百分比表示，該完全松弛且未應(yīng)變的Si晶體被定義為具有0％的晶格常數(shù)(相對其自己)。另一方面，材料中的應(yīng)變可依據(jù)相對其處于完全松弛且未應(yīng)變狀態(tài)的晶格常數(shù)的晶格常數(shù)變化來測量。例如，對于純Si，正晶格常數(shù)(正百分比)表示該硅材料中的拉伸應(yīng)變，而負(fù)晶格常數(shù)(負(fù)百分比)表示同一材料中的壓縮應(yīng)變。另外例如，對于SiGe，如果該SiGe材料的晶格常數(shù)(例如2.4％)大于完全松弛的未應(yīng)變SiGe的晶格常數(shù)(例如2.0％)，則認(rèn)為該SiGe材料處于拉伸應(yīng)變(0.4％)。另一方面，如果該SiGe材料的晶格常數(shù)(例如0.2％)小于完全松弛的未應(yīng)變SiGe的晶格常數(shù)(例如2.0％)，盡管它仍是正晶格常數(shù)(0.2％)，但認(rèn)為該SiGe材料處于壓縮應(yīng)變(-1.8％)。下文中，材料內(nèi)部的壓縮或拉伸應(yīng)變可通過其晶格常數(shù)中的百分比變化(相對其完全松弛的未應(yīng)變狀態(tài))來測量。例如通過應(yīng)用雙透鏡暗視場電子全息照相術(shù)可試驗性測量材料的晶格常數(shù)。

如圖5(a)及5(b)中示意顯示，源極/漏極區(qū)311、321、331及341可自鰭片111、121、131及141的暴露剖面外延生長。為獲得完全松弛的SiGe源極/漏極區(qū)，該SiGe外延生長制程可經(jīng)調(diào)節(jié)或調(diào)整，從而可在所形成的SiGe源極/漏極區(qū)中引入大量的堆垛層錯及位錯。這里，術(shù)語“大量”表示堆垛層錯及位錯的量高至通常被本領(lǐng)域的技術(shù)人員認(rèn)為不利于源極/漏極區(qū)并因此一般會避免的程度。該大量的堆垛層錯及位錯可導(dǎo)致完全松弛的SiGe源極/漏極區(qū)，其使本發(fā)明的實施例能夠在finFET的溝道區(qū)中有利地引入拉伸應(yīng)變，如下面參照圖6(a)至圖7(b)更詳細所述。這里，應(yīng)當(dāng)注意，本發(fā)明的實施例可包括可用于形成完全松弛的源極/漏極區(qū)的其它方法和/或制程。

為在所形成的源極/漏極區(qū)中引入堆垛層錯及位錯，本發(fā)明的一個實施例可包括在SiGe外延生長中引入高濃度水平的鍺(Ge)含量。例如，本發(fā)明已實驗性測試并證實，在所形成的SiGe源極/漏極區(qū)中可引入原子百分比高達50％至53％的Ge含量，發(fā)現(xiàn)其伴隨有高度堆垛層錯及位錯。本發(fā)明也證實，上面所引起的堆垛層錯及位錯的存在導(dǎo)致完全松弛的SiGe源極/漏極區(qū)，其為通過施加外部壓縮應(yīng)變在該源極/漏極區(qū)中引入壓縮應(yīng)變提供了條件。具有壓縮應(yīng)變的SiGe源極/漏極區(qū)可在該源漏極區(qū)之間的finFET的柵極下面的Si溝道區(qū)中相應(yīng)產(chǎn)生拉伸應(yīng)變。

通過上面在圖5(a)及5(b)中所示的步驟制造的該半導(dǎo)體裝置的示例立體圖可在圖10獲得，圖10示意顯示外延生長的源極/漏極區(qū)311、321以及331。

在圖5(a)及5(b)中，示意顯示通過外延生長制程可形成菱形源極/漏極區(qū)。依據(jù)另一個實施例，該菱形源極/漏極區(qū)還可通過例如選擇性蝕刻制程、離子濺鍍制程或任何其它現(xiàn)有或未來開發(fā)的技術(shù)重新成形，以具有與鰭片溝道區(qū)的剖面基本類似的形狀。一個此類形狀可例如為矩形，其作為替代實施例示例顯示于圖11(a)及11(b)中。具有與鰭片的形狀基本類似的形狀的源極/漏極區(qū)的形成還可增強源極/漏極區(qū)向鰭片溝道區(qū)施加拉伸應(yīng)變的效果，如下面更詳細所述。

圖6(a)及6(b)示意顯示依據(jù)本發(fā)明的實施例在圖5(a)及5(b)中所示的步驟之后，制造具有一個或多個n型塊體finFET的半導(dǎo)體裝置的方法的一個步驟。在外延形成完全松弛的SiGe源漏極區(qū)以后，該源極/漏極區(qū)可經(jīng)進一步處理以產(chǎn)生內(nèi)部壓縮應(yīng)變，其因此可導(dǎo)致向柵極結(jié)構(gòu)下面所覆蓋的Si鰭片溝道區(qū)施加拉伸應(yīng)變。更具體而言，作為在源極/漏極區(qū)產(chǎn)生內(nèi)部壓縮應(yīng)變的非限制性例子，可形成或創(chuàng)建覆蓋層，尤其硅覆蓋層，以包圍并基本覆蓋該外延生長的源極/漏極區(qū)。如圖6(a)中示意顯示，可外延生長硅覆蓋層411、421、431及441以包覆下面的源極/漏極區(qū)311、321、331及341，該些源極/漏極區(qū)本身具有大量的堆垛層錯及位錯。硅覆蓋層411、421、431及441可經(jīng)形成以具有足夠厚的厚度，從而在其外延形成期間在源極/漏極區(qū)311、321、331及341內(nèi)部開始產(chǎn)生壓縮應(yīng)變。例如，硅覆蓋層的厚度可在約5納米至約30納米范圍內(nèi)，以對下面的SiGe源極/漏極區(qū)產(chǎn)生足夠的壓縮應(yīng)變。至少由于在所形成的Si覆蓋層的晶格常數(shù)與被該Si覆蓋層覆蓋的該SiGe源極/漏極區(qū)的晶格常數(shù)之間的差別，可在該SiGe源極/漏極區(qū)內(nèi)部產(chǎn)生壓縮應(yīng)變。例如，從具有比純Si的晶格常數(shù)大大約2％的晶格常數(shù)的完全松弛的SiGe，該源極/漏極區(qū)可應(yīng)變以具有約0.2％的晶格常數(shù)(盡管仍大于純Si的晶格常數(shù))，從而經(jīng)歷凈晶格常數(shù)變化以及因此-1.8％的壓縮應(yīng)變。

在替代實施例中，如圖11(a)及11(b)中示意顯示，其中，該SiGe源極/漏極區(qū)經(jīng)形成以具有與該硅鰭片溝道區(qū)的剖面基本類似的形狀。圖12(a)及12(b)中示意顯示所形成的硅覆蓋層，其中，該SiGe源極/漏極區(qū)中的壓縮應(yīng)變可在更靠近該硅鰭片溝道區(qū)的區(qū)域中產(chǎn)生，從而增強該SiGe源極/漏極區(qū)向該硅鰭片溝道區(qū)施加拉伸應(yīng)變的有效性。

圖7(a)及7(b)示意顯示依據(jù)本發(fā)明的實施例在圖6(a)及6(b)中所示的步驟之后，制造具有一個或多個n型塊體finFET的半導(dǎo)體裝置的方法的一個步驟。更具體而言，在形成硅覆蓋層411、421、431及441期間，由于晶格不匹配，所形成的硅覆蓋層開始向其覆蓋的該SiGe源極/漏極區(qū)施加壓縮應(yīng)變，且完全松弛的事實促進該SiGe源極/漏極區(qū)“崩潰”為源極及漏極312、322、332及342。這因此導(dǎo)致對位于該柵極結(jié)構(gòu)下面并緊鄰該源極/漏極區(qū)的該Si鰭片溝道區(qū)施加拉拽作用。此拉拽作用在該硅溝道區(qū)內(nèi)部產(chǎn)生拉伸應(yīng)變，其通常被認(rèn)為有利于增加n型finFET晶體管中的載流子的遷移率。在一個例子中，經(jīng)測試，由于處于壓縮應(yīng)變下的相鄰SiGe源極/漏極區(qū)，該硅鰭片溝道區(qū)經(jīng)歷至少0.7％的拉伸應(yīng)變。

圖8顯示制造具有一個或多個n型塊體finFET的半導(dǎo)體裝置的方法的一個步驟的示例立體圖，其與如上所述的圖3(a)及3(b)中示意顯示的步驟非常相似；圖9顯示制造具有一個或多個n型塊體finFET的半導(dǎo)體裝置的方法的一個步驟的立體圖，其與如上所述的圖4(a)及4(b)中示意顯示的步驟非常相似；以及圖10顯示制造具有一個或多個n型塊體finFET的半導(dǎo)體裝置的方法的一個步驟的立體圖，其與如上所述的圖5(a)及5(b)中示意顯示的步驟非常相似。

圖13(a)示意顯示依據(jù)本發(fā)明的實施例制造的n型塊體finFET的溝道、源極及漏極區(qū)中的應(yīng)變。不同類型的箭頭表示該硅鰭片溝道區(qū)111經(jīng)歷拉伸應(yīng)變而該SiGe源極/漏極區(qū)經(jīng)歷壓縮應(yīng)變。圖13(b)顯示沿finFET的鰭片區(qū)的垂直方向測試的應(yīng)變測量結(jié)果，其中，其SiGe區(qū)形成有硅覆蓋層或沒有硅覆蓋層。垂直穿過柵區(qū)對應(yīng)區(qū)域、隔離區(qū)并進入襯底區(qū)進行測量。測試結(jié)果清楚地表明，通過施加硅覆蓋層，鰭片溝道區(qū)經(jīng)歷拉伸應(yīng)變增加，在靠近鰭片的頂部的區(qū)域中高達0.7％應(yīng)變。應(yīng)變強度沿著朝向襯底101的垂直方向降低。

盡管這里顯示并說明本發(fā)明的特定特征，但本領(lǐng)域的普通技術(shù)人員會作許多修改、替代、變更以及等同。因此，應(yīng)當(dāng)理解，所附權(quán)利要求意圖涵蓋落入本發(fā)明的精神范圍內(nèi)的所有此類修改及變更。