本發(fā)明涉及集成電路芯片，尤其涉及一種集成電路芯片與外部電路的連接結(jié)構(gòu)和制作方法。

技術(shù)背景

隨著微電子封裝尺寸越來(lái)越小，倒裝芯片封裝逐漸代替?zhèn)鹘y(tǒng)的導(dǎo)線(xiàn)封裝成為主流。

倒裝芯片封裝利用焊球或者銅柱加焊料凸塊將芯片的電極耦接到封裝框架、封裝襯底或者電路板。其中芯片可能包括多個(gè)電極用于接收或者傳輸信號(hào)。

隨著芯片面積越來(lái)越小，連接不同電極的相鄰金屬走線(xiàn)之間的間隙越來(lái)越小。此時(shí)，芯片若工作于高壓高濕的環(huán)境中或者芯片自身具有大功率的情況下，很容易在連接不同電極的相鄰金屬走線(xiàn)之間發(fā)生離子遷移現(xiàn)象，從而導(dǎo)致連接不同電極的相鄰金屬走線(xiàn)之間發(fā)生短接，從而導(dǎo)致芯片失效。

因此需要一種技術(shù)可以在金屬走線(xiàn)相鄰間隙越來(lái)越小的情況下顯著減小或者避免離子遷移現(xiàn)象的發(fā)生。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明一實(shí)施例提出了一種集成電路芯片，包括：襯底，制作有集成電路和金屬層，其中金屬層電氣耦接至集成電路；鈍化層，覆蓋在襯底上；通孔，位于鈍化層中；再布線(xiàn)層，分布于通孔和部分鈍化層上，通過(guò)通孔電氣耦接至金屬層，再布線(xiàn)層具有側(cè)面和上表面；絕緣介質(zhì)層，分布在再布線(xiàn)層的側(cè)面上；以及焊接凸起結(jié)構(gòu)，分布在再布線(xiàn)層上表面的部分區(qū)域上。

本發(fā)明一實(shí)施例提出了一種集成電路芯片，包括：襯底，制作有集成電路和金屬層，其中，金屬層電氣耦接至集成電路；鈍化層，覆蓋在襯底上；第一和第二連接單元，其中，第一和第二連接單元間隔開(kāi)，第一和第二連接單元各包括：通孔，分布在鈍化層中；再布線(xiàn)層，分布于通孔和鈍化層上，通過(guò)通孔電氣耦接至金屬層，再布線(xiàn)層具有側(cè)面和上表面；以及焊接凸起結(jié)構(gòu)，分布在再布線(xiàn)層上表面的部分區(qū)域上；以及絕緣介質(zhì)層，覆蓋在第一和第二連接單元中再布線(xiàn)層的側(cè)面以及第一和第二連接單元之間的鈍化層上。

本發(fā)明一實(shí)施例提出了一種制造集成電路芯片的方法，包括：在制有集成電路芯片的襯底上形成鈍化層；在鈍化層上通過(guò)刻蝕形成通孔；在鈍化層表面的部分區(qū)域以及通孔中電鍍形成再布線(xiàn)層；在再布線(xiàn)層上以及鈍化層表面的裸露區(qū)域上淀積形成絕緣介質(zhì)層；對(duì)絕緣介質(zhì)層進(jìn)行刻蝕形成窗口以漏出再布線(xiàn)層的一部分；以及在再布線(xiàn)層的窗口上電鍍形成焊接凸起結(jié)構(gòu)。

根據(jù)本發(fā)明提供的集成電路芯片及其制作方法，采用在再布線(xiàn)層的側(cè)面或者側(cè)面以及上表面上覆蓋絕緣介質(zhì)層，使得在金屬走線(xiàn)相鄰間隙越來(lái)越小的工藝情況下，有效的減少或者避免了銅離子遷移現(xiàn)象的發(fā)生。

附圖說(shuō)明

為了更好的理解本發(fā)明，將根據(jù)以下附圖對(duì)本發(fā)明的實(shí)施例進(jìn)行描述。這些附圖僅用于示例。附圖通常僅示出實(shí)施例中的部分特征，并且附圖不一定是按比例繪制的。

圖1給出了根據(jù)本發(fā)明一實(shí)施例的集成電路芯片100的局部示意圖。

圖2給出了根據(jù)本發(fā)明另一實(shí)施例的集成電路芯片200的局部示意圖。

圖3給出了根據(jù)本發(fā)明又一實(shí)施例的集成電路芯片300的局部示意圖。

圖4-14給出了制作如圖1所示集成電路芯片100的流程剖面圖。

圖15-16給出了制作如圖2所示集成電路芯片200所需的不同于制作集成電路芯片100的流程剖面圖。

不同示意圖中的相同的附圖標(biāo)記表示相同或者相似的部分或特征。

具體實(shí)施方式

下面將詳細(xì)描述本發(fā)明的具體實(shí)施例，應(yīng)當(dāng)注意，這里描述的實(shí)施例只用于舉例說(shuō)明，并不用于限制本發(fā)明。在以下描述中，為了提供對(duì)本發(fā)明的透徹理解，闡述了大量特定細(xì)節(jié)。然而，對(duì)于本領(lǐng)域普通技術(shù)人員顯而易見(jiàn)的是，不必采用這些特定細(xì)節(jié)來(lái)實(shí)行本發(fā)明。在其它實(shí)施例中，為了避免混淆本發(fā)明，未具體描述公知的電路、材料或方法。

在本公開(kāi)的說(shuō)明書(shū)及權(quán)利要求書(shū)中，若采用了諸如“左、右、內(nèi)、外、上、下、之上、之下”等一類(lèi)詞，均只是為了便于描述，而不表示組件/結(jié)構(gòu)的必然或者永久的相對(duì)位置。本領(lǐng)域的技術(shù)人員應(yīng)該理解這類(lèi)詞在合適的情況下是可以互換的，例如，以使的本公開(kāi)的實(shí)施例可以在不同于本說(shuō)明書(shū)描繪的方向下仍可以運(yùn)作。在本公開(kāi)的上下文中，將一層/元件稱(chēng)作位于另一層/元件“上”時(shí)，該層/元件可以直接位于該另一層/元件上，或者他們之間可以存在居中層/元件。此外“耦接”一詞意味著以直接或者間接的電氣的或者非電氣的方式連接?！耙粋€(gè)/這個(gè)/那個(gè)”并不用于特指單數(shù)，而可能涵蓋復(fù)數(shù)形式。整個(gè)說(shuō)明書(shū)的各個(gè)地方出現(xiàn)的短語(yǔ)“一個(gè)實(shí)施例”、“實(shí)施例”、“一個(gè)示例”、“示例”不一定都指同一個(gè)實(shí)施例或者示例。本領(lǐng)域普通技術(shù)人員應(yīng)該理解，在本公開(kāi)說(shuō)明書(shū)的一個(gè)或者多個(gè)實(shí)施例中公開(kāi)的各個(gè)具體特征、結(jié)構(gòu)或者參數(shù)、步驟等可以以任何合適的方式組合。這里使用的術(shù)語(yǔ)“和/或”包括一個(gè)或多個(gè)相關(guān)列出的項(xiàng)目的任何和所有組合。

圖1給出了根據(jù)本發(fā)明一實(shí)施例的集成電路芯片100的局部示意圖。集成電路芯片100包括制作含有集成電路(圖中未示出)的襯底101，所述集成電路包括例如DC-DC轉(zhuǎn)換器電路、微控制器電路等等。襯底101還包括金屬層102，其位于襯底101上部且電氣耦接至集成電路。本領(lǐng)域技術(shù)人員應(yīng)當(dāng)理解，在某些實(shí)施例中，金屬層102可以包括單層金屬或者多層金屬。在金屬層102包括多層金屬的實(shí)施例中，本發(fā)明上下文中描述的金屬層102與其它結(jié)構(gòu)的連接是指多層金屬的最頂層金屬與其它結(jié)構(gòu)的連接。本領(lǐng)域技術(shù)人員還應(yīng)當(dāng)理解，在某些實(shí)施例中，制作于襯底101中的集成電路可能包括連接不同信號(hào)的多個(gè)電極，在這樣的實(shí)施例中，金屬層102包括不同走線(xiàn)(如圖1所示102-1和102-2)，其可將集成電路中的各個(gè)電極耦接至集成電路芯片100外部的電路。在一實(shí)施例中，襯底101還可以包括多層中間介質(zhì)層。

在圖1的示例性實(shí)施例中，集成電路芯片100還包括位于襯底101上的鈍化層103。在一實(shí)施例中，鈍化層103包括二氧化硅、氮化硅或者二氧化硅和氮化硅的混合物。在另一實(shí)施例中，鈍化層103包括例如氮化硅-二氧化硅堆棧層，其中二氧化硅層分布于襯底101上，而氮化硅層分布于二氧化硅層上。

在圖1所示實(shí)施例中，集成電路芯片100還包括通孔105，通孔105位于鈍化層103中，通孔105將金屬層102的一部分暴露以便使金屬層102與下文將要描述的再布線(xiàn)層106電氣耦接。更進(jìn)一步的，在某些實(shí)施例中，通孔105位于金屬層102上方的鈍化層103。在一實(shí)施例中，每個(gè)通孔105的長(zhǎng)×寬可以具有例如3μm×3μm或者6μm×3μm的尺寸。本領(lǐng)域技術(shù)人員應(yīng)當(dāng)理解，在圖1所示實(shí)施例中，通孔105為多個(gè)，然而，在其它一些實(shí)施例中，通孔105也可以?xún)H為一個(gè)。在圖1的示例性實(shí)施例中，集成電路芯片100還包括分布于通孔105中以及鈍化層103的一部分上的再布線(xiàn)層106，其通過(guò)通孔105和金屬層102之間電氣耦接起來(lái)，再布線(xiàn)層106具有側(cè)面S1和上表面S2，。在一實(shí)施例中，再布線(xiàn)層106包括銅。在一實(shí)施例中，再布線(xiàn)層106具有第一厚度T1，所述第一厚度T1根據(jù)實(shí)際應(yīng)用設(shè)計(jì)。在一實(shí)施例中，第一厚度T1為1μm至30μm；在另一實(shí)施例中，第一厚度T1為5μm至10μm。

在圖1所示實(shí)施例中，集成電路芯片100還可以包括位于再布線(xiàn)層106和鈍化層103之間以及再布線(xiàn)層106與金屬層102之間的種子層104，用于改善再布線(xiàn)層106和鈍化層103之間以及再布線(xiàn)層106與金屬層102之間的粘著力，并可用于防止再布線(xiàn)層106和鈍化層103之間以及再布線(xiàn)層106與金屬層102之間的金屬互相擴(kuò)散。在一實(shí)施例中，種子層104包括銅。

繼續(xù)圖1的說(shuō)明，集成電路芯片100進(jìn)一步包括焊接凸起結(jié)構(gòu)110，其位于再布線(xiàn)層106上表面的部分區(qū)域上并與再布線(xiàn)層106電氣耦接。焊接凸起結(jié)構(gòu)110包括銅柱108和焊料凸起109，銅柱108位于再布線(xiàn)層106上并且與再布線(xiàn)層106電氣耦接，焊料凸起109位于銅柱108上并且與銅柱108電氣連接。需要說(shuō)明的是，此處焊料凸起109中所稱(chēng)的“焊料”是指熔點(diǎn)在90℃至450℃范圍內(nèi)的一種易熔金屬合金。這種焊料可以是銅、錫、銀、鋅和/或其它適用金屬中至少幾種金屬的合金。

在圖1所示實(shí)施例中，集成電路芯片100還包括絕緣介質(zhì)層107。絕緣介質(zhì)層107包括絕緣介質(zhì)材料，其覆蓋于再布線(xiàn)層106的側(cè)面S1。在一實(shí)施例中，絕緣介質(zhì)層107還進(jìn)一步覆蓋于再布線(xiàn)層106上表面S2上除去生長(zhǎng)焊接凸起結(jié)構(gòu)110的剩余區(qū)域。

在一實(shí)施例中，絕緣介質(zhì)層107包括二氧化硅；在另一實(shí)施例中，絕緣介質(zhì)層107包括氮化硅；在又一實(shí)施例中，絕緣介質(zhì)層107包括氮氧化硅。在一實(shí)施例中，采用化學(xué)氣相淀積的方法形成絕緣介質(zhì)層107；在另一實(shí)施例中，采用TEOS(正硅酸乙酯)-臭氧方法淀積二氧化硅形成絕緣介質(zhì)層107；在其它實(shí)施例中可以采用其它任何方法形成絕緣介質(zhì)層107。在圖1所示實(shí)施例中，絕緣介質(zhì)層107的厚度根據(jù)實(shí)際應(yīng)用設(shè)計(jì)；在一實(shí)施例中，絕緣介質(zhì)層107的厚度范圍為至在另一實(shí)施例中，絕緣介質(zhì)層107的厚度范圍為至

在圖1所示實(shí)施例中，集成電路芯片100包括至少第一連接單元A和第二連接單元B，第一連接單元A和第二連接單元B隔開(kāi)，每個(gè)連接單元包括：分布在鈍化層103中的通孔105；分布在通孔105和鈍化層103的一部分上的再布線(xiàn)層106，再布線(xiàn)層106通過(guò)通孔105耦接至金屬層102；以及分布在再布線(xiàn)層106的上表面的部分區(qū)域上的焊接突起結(jié)構(gòu)110。再布線(xiàn)層106具有側(cè)面S1和上表面S2。絕緣介質(zhì)層107覆蓋在兩個(gè)連接單元中再布線(xiàn)層106的側(cè)面S1以及兩個(gè)連接單元之間的鈍化層103上。在一實(shí)施例中，絕緣介質(zhì)層107還進(jìn)一步覆蓋于兩個(gè)連接單元中的再布線(xiàn)層106上表面S2上除去生長(zhǎng)有焊接凸起結(jié)構(gòu)110的剩余區(qū)域。

繼續(xù)參考圖1，在封裝過(guò)程中，集成電路芯片100被塑封在塑封料中(圖1中未示出)。在傳統(tǒng)技術(shù)中，由于再布線(xiàn)層106的表面和鈍化層103的表面不具有絕緣介質(zhì)層107，塑封料與鈍化層103直接接觸，由于塑封料和鈍化層103本身的物理特性，鈍化層103和塑封料的交界面結(jié)合不好，從而使得再布線(xiàn)層106中連接不同電極的兩相鄰走線(xiàn)(如圖1所示的106-1和106-2)容易沿鈍化層103和塑封料的交界面形成遷移通路從而發(fā)生銅離子遷移。在本發(fā)明實(shí)施例中，再布線(xiàn)層106的表面和鈍化層103的表面覆蓋有絕緣介質(zhì)層107，絕緣介質(zhì)層107本身的物理特性，使其可以與鈍化層103緊密接觸，即絕緣介質(zhì)層107與鈍化層103的接觸面(如圖1中示意的交界面112)不容易形成銅離子遷移通道，從而防止再布線(xiàn)層106的連接不同電極的兩相鄰走線(xiàn)(如106-1和106-2)之間的銅離子遷移。

圖2給出了根據(jù)本發(fā)明另一實(shí)施例的集成電路芯片200的局部示意圖。圖2所示集成電路芯片200與圖1所示集成電路芯片100相比還具有緩沖介質(zhì)層111，緩沖介質(zhì)層111覆蓋在絕緣介質(zhì)層107的表面。在一實(shí)施例中，緩沖介質(zhì)層111包括聚酰亞胺樹(shù)脂(Polyimide)；在另一實(shí)施例中，緩沖介質(zhì)層111包括聚對(duì)苯撐苯并二噁唑(PBO)。在一實(shí)施例中，緩沖介質(zhì)層111的厚度范圍在1μm至20μm之間；在另一實(shí)施例中，緩沖介質(zhì)層111的厚度范圍在5μm至10μm之間。緩沖介質(zhì)層111的柔韌性良好，當(dāng)集成電路芯片100工作于惡劣環(huán)境，比如說(shuō)高壓高濕時(shí)，可以釋放焊接凸起結(jié)構(gòu)110所承受的應(yīng)力。

圖3給出了根據(jù)本發(fā)明又一實(shí)施例的集成電路芯片300的局部示意圖。圖3所示集成電路芯片300與圖1所示集成電路芯片100相比，給出了另一種焊接凸起結(jié)構(gòu)110。圖3所示的焊接凸起結(jié)構(gòu)110包括焊球，其中焊球可以是銅、錫、銀、鋅和/或其它適用金屬中至少幾種金屬的合金。

圖4-14給出了制作圖1所示集成電路芯片100的流程剖面圖。為了簡(jiǎn)明起見(jiàn)，圖4-14僅示出了一個(gè)連接單元，但是應(yīng)該理解集成電路芯片100可以包含多個(gè)連接單元。

首先參考圖4，在襯底101上制作集成電路和金屬層102。在某些實(shí)施例中，金屬層102可以包括單層金屬或者多層金屬。在金屬層102包括多層金屬的實(shí)施例中，此處示出的金屬層102指的是多層金屬的最頂層金屬。在一實(shí)施例中金屬層102包括鋁。金屬層102耦接至所述集成電路。

在圖4的示例中，進(jìn)一步在襯底101和金屬層102上制作鈍化層103。在一實(shí)施例中，鈍化層103包括氮化硅-二氧化硅堆棧層，其中氮化硅-二氧化硅堆棧層中的二氧化硅層形成于襯底101上，而氮化硅層形成于二氧化硅層上。

下面參考圖5，隨后在鈍化層103中位于金屬層102上方的部分制作通孔105。通孔105的長(zhǎng)×寬可以具有例如3μm×3μm或者6μm×3μm的尺寸。進(jìn)一步地，在鈍化層103的表面以及通孔105暴露的金屬層102的表面形成種子層104。在一實(shí)施例中，可以采用濺射的方式形成種子層104。

接下來(lái)參考圖6，在種子層104上制作電鍍掩膜PR1。電鍍掩膜PR1包括感光性材料，例如光刻膠。電鍍掩膜PR1用于界定制作再布線(xiàn)層106的區(qū)域。

接下來(lái)如圖7示例，以電鍍掩膜PR1為掩蔽在種子層104上電鍍制作銅以形成再布線(xiàn)層106。在一實(shí)施例中，再布線(xiàn)層106具有第一厚度T1，所述第一厚度T1根據(jù)實(shí)際應(yīng)用設(shè)計(jì)。在一實(shí)施例中，第一厚度T1為1μm至30μm；在另一實(shí)施例中，第一厚度T1為5μm至10μm。

接下來(lái)如圖8示例，去除電鍍掩膜PR1。在一實(shí)施例中，電鍍掩膜PR1可以采用感光性材料(例如光刻膠)的剝除工藝去除。電鍍掩膜PR1去除后，在再布線(xiàn)層106的表面以及鈍化層103的表面淀積形成絕緣介質(zhì)層107。在一實(shí)施例中，絕緣介質(zhì)層107包括二氧化硅；在另一實(shí)施例中，絕緣介質(zhì)層107包括氮化硅；在又一實(shí)施例中，絕緣介質(zhì)層107包括氮氧化硅。在一實(shí)施例中，采用化學(xué)氣相淀積的方法形成絕緣介質(zhì)層107；在一實(shí)施例中采用TEOS(正硅酸乙酯)-臭氧方法淀積二氧化硅形成絕緣介質(zhì)層107；在其它實(shí)施例中可以采用其它任何方法形成絕緣介質(zhì)層107。絕緣介質(zhì)層107的厚度根據(jù)實(shí)際應(yīng)用設(shè)計(jì)。在一實(shí)施例中，絕緣介質(zhì)層107的厚度范圍為至在另一實(shí)施例中，絕緣介質(zhì)層107的厚度范圍為至

接下來(lái)參考圖9，在絕緣介質(zhì)層107上制作電鍍掩膜PR2,電鍍掩膜PR2可以包括感光性材料，例如光刻膠。電鍍掩膜PR2用于界定制作焊接凸起結(jié)構(gòu)110的區(qū)域。在圖9的示例中，電鍍掩膜PR2將絕緣介質(zhì)層107上即將用于電鍍形成銅柱108的部分107S暴露，并將絕緣介質(zhì)層107的其余部分掩蓋，然后通過(guò)濕法刻蝕、干法刻蝕或者其它合適的技術(shù)將絕緣介質(zhì)層107的部分區(qū)域107S刻蝕掉以暴露出如圖10所示的再布線(xiàn)層106的部分區(qū)域106S。

接下來(lái)，繼續(xù)以電鍍掩膜PR2為掩蔽在再布線(xiàn)層106的部分區(qū)域106S上電鍍制作焊接凸起結(jié)構(gòu)110。在一實(shí)施例中，制作焊接凸起結(jié)構(gòu)110包括如圖11所示電鍍銅形成銅柱108和如圖12所示在銅柱108上再次電鍍制作錫形成焊料層209。其中銅柱108具有第二高度T2，所述第二高度T2根據(jù)實(shí)際應(yīng)用設(shè)計(jì)，在一實(shí)施例中，第二高度T2為35μm至65μm；在另一實(shí)施例中，第二高度T2為55μm至65μm。

接下來(lái)參考圖13，將電鍍掩膜PR2去除。然后將圖13所示的結(jié)構(gòu)進(jìn)行熱處理。在一實(shí)施例中，可以采用回流工藝?；亓鞴に嚨牟襟E包括把圖13所示的結(jié)構(gòu)置于回流爐中或者其它熱爐中使其歷經(jīng)熱能梯度。在回流工藝的步驟中提供的熱能使得焊料層209形成焊料凸起109，從而得到如圖14所示的結(jié)構(gòu)示意圖。其中焊料凸起109具有第三高度T3，所述第三高度T3根據(jù)實(shí)際應(yīng)用設(shè)計(jì)，在一實(shí)施例中，第三高度T3為10μm至50μm；在另一實(shí)施例中，第三高度T3為25μm至50μm。

如上所述，圖4-14給出了制作圖1所示集成電路芯片100的流程剖面圖，制作圖2所示集成電路芯片200的結(jié)構(gòu)只需將上述圖9所示的步驟替換成下述圖15-16所示的步驟即可，其它步驟類(lèi)似。

在圖8所示的在再布線(xiàn)層106上淀積形成絕緣介質(zhì)層107后，接下來(lái)進(jìn)行圖15所示步驟，在絕緣介質(zhì)層107的表面覆蓋緩沖介質(zhì)層111。在一實(shí)施例中，采用涂抹聚酰亞胺樹(shù)脂(Polyimide)在絕緣介質(zhì)層107的表面形成緩沖介質(zhì)層111；在另一實(shí)施例中，采用涂抹聚對(duì)苯撐苯并二噁唑(PBO)在絕緣介質(zhì)層107的表面形成緩沖介質(zhì)層111。

接下來(lái)參考圖16，分別刻蝕緩沖介質(zhì)層111、絕緣介質(zhì)層107后以暴露出如圖16所示的再布線(xiàn)層106的部分區(qū)域106S。接下來(lái)繼續(xù)圖10的步驟以形成焊接凸起結(jié)構(gòu)110，后繼步驟類(lèi)似。

上述的一些特定實(shí)施例僅僅以示例性的方式對(duì)本發(fā)明進(jìn)行說(shuō)明。這些實(shí)施例不是完全詳盡的，并不用于限定本發(fā)明的范圍。對(duì)于公開(kāi)的實(shí)施例進(jìn)行變化和修改都是可能的，其它可行的選擇性實(shí)施例和對(duì)實(shí)施例中元件的等同變化可以被本技術(shù)領(lǐng)域的普通技術(shù)人員所了解。本發(fā)明所公開(kāi)的實(shí)施例的其它變化和修改并不超出本發(fā)明的精神和權(quán)利要求限定的保護(hù)范圍。