本發(fā)明實施例涉及通過凹槽輪廓控制的增強的體積控制。

背景技術：

根據(jù)摩爾定律，與半導體器件尺寸的縮放相關聯(lián)的成本和復雜性已經帶來新的方法以改進半導體器件特征。減少器件泄漏的諸如Hi-K金屬柵極的新柵極材料、與相同尺寸的平面型器件相比具有增加的有效的柵極面積的finFET器件以及用于增加的電荷載流子遷移率的應變誘導溝道是方法的幾個實例以延續(xù)用于下一代微處理器設計的摩爾定律縮放。

技術實現(xiàn)要素：

根據(jù)本發(fā)明的一個實施例，提供了一種半導體器件，包括：外延源極/漏極區(qū)，布置在半導體本體的位于溝道區(qū)的相對兩側上的上表面內的凹槽中；柵極結構，布置在所述半導體本體上，位于所述溝道區(qū)上方；以及介電材料，橫向地布置在所述外延源極/漏極區(qū)和所述溝道區(qū)之間。

根據(jù)本發(fā)明的另一實施例，還提供了一種FinFET器件，包括：半導體材料的三維鰭，從襯底向外延伸并且具有溝道區(qū)；淺溝槽隔離(STI)區(qū)，設置在所述半導體材料的三維鰭的相對兩側上；柵極結構，布置在所述半導體材料的三維鰭和所述STI區(qū)上方，其中，所述半導體材料的三維鰭包括在所述柵極結構的位于所述柵極結構的相對兩側上的下表面下方延伸的凹槽；以及氧化物材料，包括沿所述凹槽的第一側壁布置的第一部分和沿所述凹槽的相對第二側壁布置的第二部分，其中，所述第一部分與所述第二部分橫向地分隔開。

根據(jù)本發(fā)明的又另一實施例，還提供了一種形成鰭式場效應晶體管(FinFET)器件的方法，包括：形成從半導體襯底向外突出的半導體材料的鰭；形成在所述半導體材料的鰭上方延伸的柵極結構；在沿所述柵極結構的相對側壁延伸的所述半導體材料的鰭內形成凹槽；在所述凹槽內形成介電膜；以及去除所述介電膜的部分以形成布置在所述凹槽的位于所述柵極結構下方的位置處的側壁上的介電材料。

附圖說明

當結合附圖進行閱讀時，根據(jù)下面詳細的描述可以更好地理解本發(fā)明的實施例。應該強調的是，根據(jù)工業(yè)中的標準實踐，對各種部件沒有按比例繪制并且僅僅用于說明的目的。實際上，為了清楚的討論，各種部件的尺寸可以被任意增大或縮小。

圖1示出了半導體器件的截面圖的一些實施例，半導體器件具有位于包括外延源極/漏極區(qū)的凹槽的側壁上的介電材料。

圖2A示出了根據(jù)本發(fā)明的一些實施例的包括finFET(鰭式場效應晶體管)器件的半導體結構的三維(3D)圖。

圖2B和圖2C示出了沿圖2A的兩個垂直方向截取的截面圖的一些實施例。

圖3示出了根據(jù)本發(fā)明的一些實施例的用于制造finFET器件的方法的一些實施例的流程圖。

圖4至圖10B是根據(jù)本發(fā)明的一些實施例的制造finFET器件的不同階段。

具體實施方式

以下公開內容提供了許多用于實現(xiàn)所提供主題的不同特征的不同實施例或實例。下面描述了組件和布置的具體實例以簡化本發(fā)明。當然，這些僅僅是實例，而不旨在限制本發(fā)明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件形成為直接接觸的實施例，并且也可以包括在第一部件和第二部件之間可以形成額外的部件，從而使得第一部件和第二部件可以不直接接觸的實施例。此外，本發(fā)明可在各個實例中重復參考標號和/或字母。該重復是為了簡單和清楚的目的，并且其本身不指示所討論的各個實施例和/或配置之間的關系。

而且，為便于描述，在此可以使用諸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空間相對術語，以便于描述如圖所示的一個元件或部件與另一個(或另一些)元件或部件的關系。除了圖中所示的方位外，空間相對術語旨在包括器件在使用或操作中的不同方位。裝置可以以其他方式定向(旋轉90度或在其他方位上)，而在此使用的空間相對描述符可以同樣地作相應的解釋。

為更高的器件密度、更好的器件性能和更低的成本的半導體工業(yè)的推動力已經導致最大程度使用垂直于襯底表面的空間的三維集成電路晶體管的發(fā)展。這樣的晶體管是FinFET。FinFET是具有溝道區(qū)的場效應晶體管(FET)，溝道區(qū)形成在從襯底表面向外突出的半導體材料的鰭式結構中。溝道幾何允許柵極圍繞溝槽區(qū)的多側。與平面型FET相比，這提高了對溝道區(qū)的控制和減少短溝道效應。鰭式結構也允許溝道區(qū)垂直地延伸，增加其橫截面積以及準許較高的電流而不增加晶體管的占據(jù)的面積。

準許晶體管支持較高電流而不增加其占據(jù)的面積的另一個方法是在溝道區(qū)中誘導應變。通常通過鄰近溝道區(qū)形成凹槽并且在具有半導體材料的凹槽內外延生長源極和漏極區(qū)來誘導溝道應變，其中半導體材料的晶格常數(shù)與溝道區(qū)的晶格常數(shù)不同。例如，硅鍺(SiGe)的晶格常數(shù)大于硅的晶格常數(shù)并且硅鍺(SiGe)可以在溝槽中生長以誘導用于硅基pMOS器件的壓縮性應變。SiP(富含磷的硅)或SiC(碳化硅)的晶格常數(shù)小于硅的晶格常數(shù)并且可以在溝槽中生長以誘導用于硅基nMOS器件的拉伸應變。

在這樣的凹槽中生長的應變誘導材料的體積和形狀取決于凹槽的輪廓。傳統(tǒng)地，通過設置在溝道區(qū)之上的柵極結構以及氮化物間隔件的臨界尺寸和形狀來控制形成在硅鰭中的凹槽的深度和形狀。改變形成在這樣的凹槽中的應變誘導材料的外延體積/形狀改變通過在溝道區(qū)上的這些層誘導的應變的量。例如，隨著凹槽的深度增加，應變誘導材料的外延體積增加并且溝道區(qū)上的應變增加。改變溝道區(qū)上的應變可以改變與器件相關聯(lián)的電流的量(例如，飽和電流(I_sat)、接通電流(I_on)、斷開電流(I_off)等)。因此，控制應變誘導材料的體積和形狀對控制器件電流和總體器件性能至關重要。

相應地，本發(fā)明涉及一種通過鄰近溝道區(qū)在凹槽中形成介電材料來控制溝道區(qū)上的應變的方法，從而提供對形成在凹槽內的外延源極/漏極區(qū)的應變誘導材料的體積和形狀控制。在一些實施例中，該方法在半導體襯底中的凹槽中形成介電膜。隨后，實施蝕刻工藝以從凹槽的下表面去除介電膜，產生沿著凹槽的側壁定位的介電材料。然后，通過在鄰近介電材料的位置處的凹槽內沉積應變誘導材料來形成外延源極/漏極區(qū)域。應變誘導材料配置為在外延源極/漏極區(qū)之間的溝道區(qū)上誘導應變。介電材料消耗凹槽的一些體積，從而減少形成在凹槽中的外延源極/漏極區(qū)中的應變誘導材料的體積(例如，較厚和較長的介電材料將減少有應變誘導材料可以形成在其中的凹槽的體積，從而減少凹槽內的應變誘導材料的寬度和體積)。此外，通過沿著側壁定位介電材料，應變誘導材料可以部分地與溝道區(qū)分隔開，從而進一步控制溝道區(qū)上的應變。

圖1示出了半導體器件100的截面圖的一些實施例，半導體器件100具有位于包括外延源極/漏極區(qū)的凹槽的側壁上的介電材料。

半導體器件100包括半導體本體102。柵極結構104布置在半導體本體102之上。柵極結構104包括通過柵極電介質106與半導體本體102分隔開的柵電極108。外延源極/漏極區(qū)110布置在凹槽內，延伸至位于柵極結構104的相對兩側上的半導體本體102內。溝道區(qū)112布置在半導體本體102內的橫向位于外延源極/漏極區(qū)110之間的位置處。外延源極/漏極區(qū)110包括配置為誘導溝道區(qū)112上的應變的應變誘導材料。例如，在一些實施例中，外延源極/漏極區(qū)110包括與半導體本體102的晶格常數(shù)不同的晶格常數(shù)。晶格常數(shù)的不同誘導溝道區(qū)112上的應變。

介電材料114布置在位于半導體本體102中的凹槽內。介電材料114鄰接外延源極/漏極區(qū)110的應變誘導材料。在一些實施例中，介電材料114可以位于凹槽的側壁上且橫向布置在外延源極/漏極區(qū)110的應變誘導材料和溝道區(qū)112之間的位置處。通過在有外延源極/漏極區(qū)110形成在其中的凹槽內形成介電材料114，可以控制外延源極/漏極區(qū)110的應變誘導材料的體積。通過控制應變誘導材料的體積，可以控制溝道區(qū)112上的應變。

圖2A至圖2C示出了根據(jù)本發(fā)明的一些實施例的包括finFET(鰭式場效應晶體管)器件的半導體結構的一些實施例。

圖2A示出了根據(jù)本發(fā)明的一些實施例的包括finFET(鰭式場效應晶體管)器件的半導體結構200a的三維(3D)圖。盡管半導體結構200a示出為包括兩個第一finFET器件，但是應該理解，半導體器件可以包括更多或更少的finFET器件。此外，為了更容易地示出內層，半導體結構200a的一些層示出為透明的。

半導體結構200a包括一個或多個半導體鰭204。一個或多個半導體鰭204包括從半導體襯底202向外突出的半導體材料的三維鰭。在各個實施例中，一個或多個的半導體鰭204可以包括硅、硅鍺等。在一些實施例中，一個或多個半導體鰭204沿著在第一方向205a上的長度(較長的尺寸)延伸并且在垂直于第一方向205a的第二方向205b上通過隔離區(qū)206分隔開。

被在第二方向205b上延伸的堆疊的柵極結構208跨越一個或多個半導體鰭204。堆疊的柵極結構208包括跨越一個或多個半導體鰭204的柵電極212。柵電極212通過柵極介電層210與一個或多個半導體鰭204分隔開。在各個實施例中，柵電極212可以包括多晶硅或金屬(例如，鋁)。堆疊的柵極結構208可以進一步包括布置在柵電極212上的柵極保護層214和布置在柵極保護層214上的硬掩模層216。在一些實施例中，沿著柵電極212、柵極介電層210、柵極保護層214和硬掩模層216的側壁布置密封層218。例如，在一些實施例中，柵極介電層210、柵極保護層214和密封層218可以包括SiN(氮化硅)或TiN(氮化鈦)。在一些實施例中，硬掩模層216包括氧化物或SiN。

一個或多個半導體鰭204分別包括具有布置在堆疊的柵極結構208的相對兩側上的第一外延源極/漏極區(qū)220a和第二外延源極/漏極區(qū)220b的凹槽。溝道區(qū)布置在一個或多個半導體鰭204內，一個或多個半導體鰭204位于堆疊的柵極結構208下面的位置處的第一外延源極/漏極區(qū)220a和第二外延源極/漏極區(qū)220b之間。第一外延源極/漏極區(qū)220a和第二外延源極/漏極區(qū)220b包括配置為誘導溝道區(qū)上的應變的應變誘導材料。

介電材料114布置在一個或多個半導體鰭204中的凹槽內且橫向位于第一外延源極/漏極區(qū)和第二外延源極/漏極區(qū)220a和220b的應變誘導材料與溝道區(qū)之間的位置處。在一些實施例中，介電材料114可以包括氧化物(例如，氧化硅)。在其他實施例中，介電材料114可以包括不同的介電材料。在一些實施例中，介電材料114位于與柵極介電層210和隔離區(qū)206的界面橫向對準的位置處。

在器件操作期間，可以將大于閾值電壓(V_T)的柵極偏壓選擇性地施加至柵電極212，這在柵電極212下方的溝道區(qū)222中誘導電荷的累積或損耗。當施加柵極偏壓時，可以跨越源極/漏極區(qū)220a和220b選擇性地施加偏壓以造成電流(i)在源極/漏極區(qū)220a和220b之間流動-稱為“導通狀態(tài)”。另一方面，如果柵極偏壓小于V_T，即使施加合適的源極/漏極偏壓那么也將沒有電流在外延源極/漏極220a和220b之間流動-稱為“斷開狀態(tài)”或“亞閾值狀態(tài)”。

圖2B示出了半導體結構200a的沿Y-Y’(橫穿鰭)的截面圖200b。圖2C示出了半導體結構200a的沿X-X’(沿著鰭)的截面圖200c。如截面圖200c所示，在一些實施例中，半導體鰭204中的凹槽224可以包括圓形。在一些實施例中，外延源極/漏極區(qū)220限定至在凹槽224內。在其他實施例中，外延源極/漏極區(qū)220延伸出凹槽224至通過密封層218與柵電極212橫向分隔開的位置處。

介電材料114可以沿著凹槽224的側壁226定位。沿側壁226布置介電材料114在外延源極/漏極區(qū)220的應變誘導材料和溝道區(qū)222之間提供分隔，從而對溝道區(qū)222上的應變提供額外的控制。在一些實施例中，介電材料114可以沿著側壁226的部分定位。在一些實施例中，可以沿著側壁226的上部布置介電材料114，使得側壁226的下部與外延源極/漏極區(qū)220的應變誘導材料接觸。在一些這樣的實施例中，部分半導體鰭204可以位于介電材料114上面。在其他實施例中(未示出)，可以沿著側壁226的下部布置介電材料114，使得上面的側壁226的上部與外延源極/漏極區(qū)220的應變誘導材料接觸。

在一些實施例中，介電材料114具有小于凹槽224的高度h₂的高度h₁，即在堆疊的柵極結構208的底面和凹槽224的底面之間的高度h₂。在一些實施例中，介電材料114的高度h₁可以小于或等于凹槽224的高度h₂的一半。在一些實施例中，凹槽224的高度h₂可以在約20nm和約70nm之間的范圍內，而介電材料114的高度h₁可以在約5nm和約10nm之間的范圍內。在一些實施例中，介電材料114的厚度t在約1nm和約3nm之間的范圍內。有利地，介電材料114的厚度t和高度h₁可以控制凹槽224內的應變誘導材料的體積和形狀，從而提供對溝道遷移率和器件電流的控制。

參考圖3，提供了用于制造鰭式場效應晶體管(finFET)器件的方法的一些實施例的流程圖。

在步驟302中，形成從半導體襯底向外突出的半導體鰭。

在步驟304中，形成在半導體鰭上方延伸的柵極結構。

在步驟306中，可以從柵極結構和半導體鰭的上表面去除密封層。

在步驟308中，在沿著柵極結構的相對側壁的半導體鰭內形成凹槽。

在步驟310中，在凹槽內形成介電膜。

在步驟312中，可以去除介電膜的部分以形成布置在凹槽的位于柵極結構下方的位置處的側壁上的介電材料。

在步驟314中，通過在凹槽中沉積應變誘導材料來形成外延源極/漏極區(qū)。

雖然所公開的方法300被示出和描述為一系列的步驟或事件，但是應當理解，所示出的這些步驟或事件的順序不應解釋為限制意義。例如，一些步驟可以以不同順序發(fā)生和/或與除了本文所示和/或所述步驟或事件之外的其他步驟或事件同時發(fā)生。此外，可能不是所有示出的步驟對于實施本文中描述的一個或多個方面或實施例都是必需的，并且可以在一個或多個單獨的步驟和/或階段中進行本文中示出的一個或多個步驟。

圖4至圖10B示出了根據(jù)本發(fā)明的一些實施例的在制造finFET器件的不同階段的半導體襯底結構的一些實施例。盡管描述圖4至圖10B與方法300有關，但是應該理解，圖4至圖10B公開的結構不限制于本方法。

圖4示出了相應于步驟302的半導體結構的三維圖400的一些實施例。

如三維圖400中所示，形成從半導體襯底202向外突出的的一個或多個半導體鰭402。在一些實施例中，隔離區(qū)206可以形成在鄰近的半導體鰭402之間。隔離區(qū)206橫向地分隔開鄰近的半導體鰭402。在一些實施例中，可以通過選擇性地蝕刻襯底以形成從半導體襯底202向外延伸的一個或多個的半導體鰭402來形成一個或多個半導體鰭402。在其他實施例中，可以通過外延生長工藝形成一個或多個的半導體鰭402。

在各個實施例中，半導體襯底202可以是諸如半導體晶圓和/或位于晶圓上的一個或多個管芯的任何類型的半導體本體(例如，硅、SiGe、SOI)，以及與其相關的任何其他類型的金屬層、器件、半導體和/或外延層等。例如，在一些實施例中，一個或多個半導體鰭402可以包括諸如硅或硅鍺的半導體材料。在一些實施例中，隔離區(qū)206包括氧化物。

圖5A至圖5C示出了對應于步驟304的半導體結構的一些實施例。

參照圖5A，提供了半導體結構的一些實施例的截面圖500a。

如三維圖500a示出，沿著半導體鰭204的側壁和上表面形成柵極電介質504。在一些實施例中，柵極電介質504可以包括通過沉積技術沉積的氧化物。在其他實施例中，柵極電介質504可以包括通過沉積技術(例如，PVD、CVD、PECVD等)沉積的氮化硅(SiN)或氮化鈦(TiN)。

柵電極212形成在柵極電介質504上。在一些實施例中，柵電極212包括通過沉積技術沉積的多晶硅。例如，在其他實施例中，柵電極212包括諸如鋁的金屬?？梢栽跂烹姌O212上方形成柵極保護層214。在一些實施例中，柵極保護層214包括SiN或TiN。硬掩模層216形成在柵極保護層214之上。在一些實施例中，硬掩模層216可以包括通過沉積技術形成的氧化物。

圖5B示出了沿著圖5A的Y-Y’的截面圖500b。圖5C示出了沿著圖5A的X-X’的截面圖500c。如截面圖500b和500c所示，柵極介電層504覆蓋半導體鰭402的側壁和上表面。此外，密封層218形成在柵極結構502a和502b的側壁和上表面上。在各個實施例中，密封層218可以包括通過沉積技術形成的氮化硅(SiN)或氮化鈦(TiN)。

圖6A至圖6B示出了對應于步驟306的半導體結構的一些實施例。

圖6A示出了沿Y-Y’的截面圖600a以及圖6B示出了沿X-X’的截面圖600b。如截面圖600a和600b所示，實施第一蝕刻工藝以將密封層暴露至第一蝕刻劑602。第一蝕刻劑602配置為從柵極結構502a和502b的上表面去除密封層218，使得硬掩模層216的上表面沒有密封層218。在各個實施例中，第一蝕刻劑602可以包括具有蝕刻化學物(包括氟物質，例如，CF₄、CHF₃、C₄F₈等)的干蝕刻劑或濕蝕刻劑(例如，氫氟酸(HF))。

圖7示出了沿著Y-Y’的截面圖700，對應于步驟308的半導體結構的一些實施例。

如截面圖700所示，實施第二蝕刻工藝以將在柵極結構502a和502b的相對兩側上的半導體鰭204暴露于的第二蝕刻劑702。第二蝕刻劑702去除半導體鰭204的未掩蔽部分以在半導體鰭204中形成凹槽704。凹槽704從沿著半導體鰭204的上表面延伸。在一些實施例中，凹槽704的深度在約20nm和約70nm之間的范圍內。在各個實施例中，第一蝕刻劑702可以包括具有蝕刻化學物(包括氟物質，例如，CF₄、CHF₃、C₄F₈等)的干蝕刻劑或濕蝕刻劑(例如，氫氟酸(HF))。

圖8A至圖8B示出了對應于步驟310的半導體結構的截面圖800a和1300b的一些實施例。

如截面圖800a和800b中所示，介電膜802形成在凹槽704內。介電膜802形成在凹槽704的側壁和下表面上。在一些實施例中，介電膜802包括氧化物。在一些實施例中，可以通過實施熱氧化工藝形成介電膜802。例如，在另一實施例中，可以通過諸如ALD工藝的沉積工藝形成介電膜802。

圖9A至圖9B示出了對應于步驟312的半導體結構的一些實施例。

圖9A示出了沿Y-Y’的截面圖900a以及圖9B示出了沿X-X’的截面圖900b。如截面圖900a和900b所示，實施第三蝕刻工藝以將介電膜802暴露至第三蝕刻劑902。第三蝕刻劑902配置成從凹槽704去除介電膜802的部分。在一些實施例中，第三蝕刻劑902從凹槽的下表面和部分側壁去除介電膜從而形成布置位于柵極結構506a和506b下方的位置處的凹槽704的側壁上的介電材料114。在一些實施例中，介電材料114包括沿著凹槽的第一側壁布置的第一部分114a和沿著凹槽的相對的第二側壁布置的第二部分114b，其中，第一部分114a與第二部分114b橫向地分隔開。在一些實施例中，介電材料114包括氧化硅。

在一些實施例中，第三蝕刻劑902包括干蝕刻劑(例如，RIE蝕刻劑、等離子體蝕刻劑等)。在其他實施例中，第三蝕刻劑902可以包括離子，使用電場使離子向著介電膜802加速，電場通過對半導體襯底202施加大于約100V的偏置電壓產生。在又其他實施例中，使用一個或多個光刻工藝以形成掩蔽元件從而介電膜802和半導體襯底202的剩余區(qū)域免受第三蝕刻劑902的影響。

圖10A至圖10B示出了對應于步驟314的半導體結構的一些實施例。

圖10A示出了沿Y-Y’的截面圖1000a以及圖10B示出了沿X-X’的截面圖1000b。如截面圖1000a和1000b中所示，外延源極/漏極220形成在凹槽內。外延源極/漏極區(qū)220包括配置為誘導溝道區(qū)222上的應變的應變誘導材料，溝道區(qū)222橫向布置在外延源極/漏極220之間。在一些實施例中(未示出)，外延源極/漏極區(qū)220內的應變誘導材料鄰接柵極結構506a和506b的側壁。在一些實施例中，應變誘導材料外延生長，并且包括鍺(Ge)或硅鍺(SiGe)。在其他實施例中，應變誘導材料可以包括碳摻雜的硅或其他應變誘導材料。

因此，本發(fā)明涉及一種具有配置為控制溝道區(qū)內的應變的介電材料的晶體管器件，介電材料位于包括外延源極/漏極區(qū)的半導體襯底中的凹槽內。

在一些實施例中，本發(fā)明涉及一種半導體器件。半導體器件包括外延源極/漏極區(qū)，布置在半導體本體的位于溝道區(qū)的相對兩側上的上表面內的凹槽中。柵極結構布置在溝道區(qū)上方的半導體本體上。介電材料橫向地布置在外延源極/漏極區(qū)和溝道區(qū)之間。

在其他實施例中，本發(fā)明涉及一種包括從襯底向外延伸的半導體材料的三維鰭并且具有溝道區(qū)的半導體器件。淺溝槽隔離(STI)區(qū)設置在半導體材料的三維鰭的相對兩側上。柵極結構布置在半導體材料的三維鰭和STI區(qū)上方，其中半導體材料的三維鰭包括在柵極結構的位于柵極結構的相對兩側上的下表面下方延伸的凹槽。氧化物材料包括沿著凹槽的第一側壁布置的第一部分和沿著凹槽的相對的第二側壁布置的第二部分，其中，第一部分與第二部分橫向地分隔開。

在又其他實施例中，本發(fā)明涉及一種形成鰭式場效應晶體管(finFET)器件的方法。該方法包括形成從半導體襯底向外突出的半導體材料的鰭。還形成在半導體材料的鰭上方延伸的柵極結構。接下來，凹槽形成在沿著柵極結構的相對側壁延伸的半導體材料的鰭內。隨后，在凹槽內形成介電膜。接下來，蝕刻介電膜的部分以形成布置在凹槽的位于柵極結構下方的位置處的側壁上的介電材料。

根據(jù)本發(fā)明的一個實施例，提供了一種半導體器件，包括：外延源極/漏極區(qū)，布置在半導體本體的位于溝道區(qū)的相對兩側上的上表面內的凹槽中；柵極結構，布置在所述半導體本體上，位于所述溝道區(qū)上方；以及介電材料，橫向地布置在所述外延源極/漏極區(qū)和所述溝道區(qū)之間。

在上述半導體器件中，所述半導體本體包括從半導體襯底向外延伸的半導體材料的三維鰭，其中，所述外延源極/漏極區(qū)布置在所述半導體材料的三維鰭內；以及其中，所述柵極結構跨越所述半導體材料的三維鰭。

在上述半導體器件中，所述柵極結構包括：柵電極，設置在柵極介電層上方；柵極保護層，設置在所述柵電極上方；以及硬掩模，設置在所述柵極保護層上方。

在上述半導體器件中，進一步包括：密封層，沿所述柵電極的側壁、所述柵極介電層的側壁以及所述硬掩模的側壁設置，其中，所述介電材料鄰接所述密封層。

在上述半導體器件中，所述介電材料包括氧化硅。

在上述半導體器件中，進一步包括：其中，所述外延源極/漏極區(qū)包括配置為誘導所述溝道區(qū)上的應變的應變誘導材料。

在上述半導體器件中，所述外延源極/漏極區(qū)沿所述凹槽的底面接觸所述半導體本體。

在上述半導體器件中，所述介電材料包括沿所述凹槽的第一側壁布置的第一部分和沿所述凹槽的相對第二側壁布置的第二部分，其中，所述第一部分與所述第二部分橫向地分隔開。

在上述半導體器件中，所述介電材料具有小于或等于所述凹槽的高度的一半的高度。

在上述半導體器件中，所述介電材料與所述凹槽的底面垂直地分隔開。

根據(jù)本發(fā)明的另一實施例，還提供了一種FinFET器件，包括：半導體材料的三維鰭，從襯底向外延伸并且具有溝道區(qū)；淺溝槽隔離(STI)區(qū)，設置在所述半導體材料的三維鰭的相對兩側上；柵極結構，布置在所述半導體材料的三維鰭和所述STI區(qū)上方，其中，所述半導體材料的三維鰭包括在所述柵極結構的位于所述柵極結構的相對兩側上的下表面下方延伸的凹槽；以及氧化物材料，包括沿所述凹槽的第一側壁布置的第一部分和沿所述凹槽的相對第二側壁布置的第二部分，其中，所述第一部分與所述第二部分橫向地分隔開。

在上述FinFET器件中，進一步包括：應變誘導材料，設置在所述凹槽內，其中，所述氧化物材料橫向地布置在所述應變誘導材料和所述半導體材料的三維鰭之間。

在上述FinFET器件中，所述應變誘導材料包括硅鍺(SiGe)。

在上述FinFET器件中，所述氧化物材料與所述凹槽的底面垂直地分隔開。

根據(jù)本發(fā)明的又另一實施例，還提供了一種形成鰭式場效應晶體管(FinFET)器件的方法，包括：形成從半導體襯底向外突出的半導體材料的鰭；形成在所述半導體材料的鰭上方延伸的柵極結構；在沿所述柵極結構的相對側壁延伸的所述半導體材料的鰭內形成凹槽；在所述凹槽內形成介電膜；以及去除所述介電膜的部分以形成布置在所述凹槽的位于所述柵極結構下方的位置處的側壁上的介電材料。

在上述方法中，形成所述介電膜包括對所述凹槽實施熱氧化工藝或實施所述介電膜的至所述凹槽內的原子層沉積(ALD)。

在上述方法中，去除所述介電膜的部分包括利用使用電場加速的離子來轟擊所述介電膜，通過對所述半導體襯底施加大于約100V的偏置電壓產生所述電場。

在上述方法中，去除所述介電膜的部分包括實施干蝕刻工藝以去除所述介電膜的部分。

在上述方法中，進一步包括：在所述凹槽內形成應變誘導材料，其中，所述介電材料橫向地布置在所述應變誘導材料和所述半導體材料的鰭之間。

在上述方法中，形成所述應變誘導材料包括實施外延生長工藝以在所述凹槽內形成所述應變誘導材料。

上面概述了若干實施例的部件、使得本領域技術人員可以更好地理解本發(fā)明的方面。本領域技術人員應該理解，他們可以容易地使用本發(fā)明作為基礎來設計或修改用于實現(xiàn)與在此所介紹實施例相同的目的和/或實現(xiàn)相同優(yōu)勢的其他工藝和結構。本領域技術人員也應該意識到，這種等同構造并不背離本發(fā)明的精神和范圍、并且在不背離本發(fā)明的精神和范圍的情況下，在此他們可以做出多種變化、替換以及改變。