本發(fā)明實施例涉及三維集成電路結(jié)構(gòu)及其制造方法。

背景技術(shù)：

通過最小部件尺寸的不斷減小，半導(dǎo)體工業(yè)不斷提高各個電子組件(例如，晶體管、二極管、電阻器、電容器等)的集成密度。這允許更多部件集成在給定面積中。在一些應(yīng)用中，這些更小的電子元件也需要比現(xiàn)有封裝件利用更小的面積的封裝件。

三維集成電路(3DIC)是半導(dǎo)體封裝中的最近發(fā)展，其中多個半導(dǎo)體管芯彼此堆疊，諸如疊層封裝件(PoP)和封裝件中系統(tǒng)(SiP)封裝技術(shù)。通過在半導(dǎo)體晶圓層級上的管芯上方放置管芯來制備一些3DIC。3DIC具有，例如，在堆疊管芯之間的互連件的減小的長度，并且因此提供了提高的集成密度和其他優(yōu)勢，諸如更快的速度和更高的帶寬。然而，有很多涉及3DIC的挑戰(zhàn)。

技術(shù)實現(xiàn)要素：

根據(jù)本發(fā)明的一個實施例，提供了一種三維集成電路結(jié)構(gòu)，包括：第一芯片，在接合界面處接合至第二芯片，其中，所述第一芯片的通孔和所述第二芯片的接合焊盤電連接，并且所述通孔的擴散阻擋層在所述接合界面處接觸所述接合焊盤。

在上述三維集成電路結(jié)構(gòu)中，所述通孔包括導(dǎo)電層以及位于所述導(dǎo)電層旁邊且位于所述導(dǎo)電層和所述接合焊盤之間的所述擴散阻擋層。

在上述三維集成電路結(jié)構(gòu)中，所述通孔還包括襯墊層，并且所述擴散阻擋層位于所述襯墊層和所述導(dǎo)電層之間。

在上述三維集成電路結(jié)構(gòu)中，所述通孔穿透所述第一芯片。

在上述三維集成電路結(jié)構(gòu)中，所述通孔穿透所述第一芯片的第一襯底和第一介電層，所述接合焊盤位于所述第二芯片的第二介電層中，并且所述第一介電層接合至所述第二介電層。

在上述三維集成電路結(jié)構(gòu)中，所述通孔包括導(dǎo)電層、位于所述導(dǎo)電層旁邊且位于所述導(dǎo)電層和所述接合焊盤之間的所述擴散阻擋層以及位于所述第一襯底和所述擴散阻擋層之間的襯墊層。

在上述三維集成電路結(jié)構(gòu)中，所述通孔是多階梯形狀的。

根據(jù)本發(fā)明的另一實施例，還提供了一種三維集成電路結(jié)構(gòu)，包括：第一芯片，在接合界面處接合至第二芯片，其中，所述第一芯片的通孔在所述接合界面處接觸所述第二芯片的接合焊盤，所述通孔穿透所述第一芯片，并且所述通孔在所述接合界面處的尺寸與所述接合焊盤在所述接合界面處的尺寸不同。

在所述三維集成電路結(jié)構(gòu)中，所述通孔包括導(dǎo)電層以及位于所述導(dǎo)電層旁邊且位于所述導(dǎo)電層和所述接合焊盤之間的擴散阻擋層，并且所述擴散阻擋層在所述接合界面處接觸所述接合焊盤。

在所述三維集成電路結(jié)構(gòu)中，所述通孔還包括襯墊層，并且所述擴散阻擋層位于所述襯墊層和所述導(dǎo)電層之間。

在所述三維集成電路結(jié)構(gòu)中，所述通孔穿透所述第一芯片的第一襯底和第一介電層，所述接合焊盤在所述第二芯片的第二介電層中，并且所述第一介電層接合至所述第二介電層。

在所述三維集成電路結(jié)構(gòu)中，所述通孔包括導(dǎo)電層、位于所述導(dǎo)電層旁邊且位于所述導(dǎo)電層和所述接合焊盤之間的擴散阻擋層以及位于所述第一襯底和所述擴散阻擋層之間的襯墊層。

在所述三維集成電路結(jié)構(gòu)中，所述通孔在所述接合界面處的尺寸大于所述接合焊盤在所述接合界面處的尺寸。

在所述三維集成電路結(jié)構(gòu)中，所述通孔在所述接合界面處的尺寸小于所述接合焊盤在所述接合界面處的尺寸。

根據(jù)本發(fā)明的又一實施例，還提供了一種三維集成電路結(jié)構(gòu)的制造方法，所述制造方法包括：提供第一芯片和第二芯片，其中，所述第一芯片包括第一襯底和第一介電層，所述第一介電層中具有第一開口，并且所述第二芯片包括第二襯底和第二介電層，所述第二介電層中具有接合焊盤；通過所述第一介電層和所述第二介電層接合所述第一芯片和所述第二芯片，其中，所述第一開口暴露所述接合焊盤；穿過所述第一襯底形成第二開口，其中，所述第二開口連接至所述第一開口以形成通孔開口；以及在所述通孔開口中形成通孔。

附圖說明

圖1是根據(jù)一些實施例的示出封裝結(jié)構(gòu)的制造方法的流程圖。

圖2A至圖2J是根據(jù)一些實施例的示出三維集成電路結(jié)構(gòu)的制造方法的示意圖。

圖3A至圖3C是根據(jù)一些實施例的示出三維集成電路結(jié)構(gòu)的制造方法的示意圖。

具體實施方式

以下公開內(nèi)容提供了許多不同實施例或?qū)嵗?，用于實現(xiàn)所提供主題的不同特征。以下將描述組件和布置的具體實例以簡化本發(fā)明。當(dāng)然，這些僅是實例并且不意欲限制本發(fā)明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接觸形成的實施例，并且也可以包括在第一部件和第二部件之間可以形成額外的部件，從而使得第一部件和第二部件可以不直接接觸的實施例。而且，本發(fā)明在各個實例中可以重復(fù)參考數(shù)字和/或字母。這種重復(fù)僅是為了簡明和清楚，其自身并不表示所論述的各個實施例和/或配置之間的關(guān)系。

此外，為了便于描述，本文中可以使用諸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空間關(guān)系術(shù)語，以描述如圖中所示的一個元件或部件與另一元件或部件的關(guān)系。除了圖中所示的方位外，空間關(guān)系術(shù)語旨在包括器件在使用或操作過程中的不同方位。裝置可以以其他方式定位(旋轉(zhuǎn)90度或在其他方位)，并且在本文中使用的空間關(guān)系描述符可以同樣地作相應(yīng)地解釋。

圖1是根據(jù)一些實施例的示出三維集成電路結(jié)構(gòu)的制造方法的流程圖。圖2A至圖2J是根據(jù)一些實施例的示出三維集成電路結(jié)構(gòu)的制造方法的示意圖。

參考圖1，在步驟S10中，提供了第一芯片100和第二芯片200。參考圖2A，第一芯片100包括第一襯底102和介電層132。在一些實施例中，第一襯底102包括諸如硅或鍺的元素半導(dǎo)體和/或諸如硅鍺、碳化硅、砷化鎵、砷化銦、氮化鎵或磷化銦的化合物半導(dǎo)體。

第一芯片100還包括器件104、金屬化結(jié)構(gòu)120和介電層130。器件104形成在前段制程(FEOL)中，但不限于此。器件104包括，例如，在介電層112中的柵極結(jié)構(gòu)106、源極/漏極區(qū)域114和隔離結(jié)構(gòu)116，其中隔離結(jié)構(gòu)116可以是淺溝槽隔離(STI)結(jié)構(gòu)。柵極結(jié)構(gòu)106包括，例如，柵極介電層108和柵電極110。在可選的實施例中，柵極結(jié)構(gòu)106還可以包括在柵電極110上的間隔件(未顯示)。

在一些實施例中，器件104可以是N-型金屬氧化物半導(dǎo)體(NMOS)或P-型金屬氧化物半導(dǎo)體(PMOS)器件，諸如晶體管、存儲器等。在可選的實施例中，電容器、電阻器、二極管、光電二極管、熔絲等也可以形成在第一襯底102上方。

在一些實施例中，金屬化結(jié)構(gòu)120形成在第一襯底102上方。例如，金屬化結(jié)構(gòu)120可以形成在器件104上方。在一些實施例中，金屬化結(jié)構(gòu)120可以形成在后段制程(BEOL)中，但不限于此。金屬化結(jié)構(gòu)120包括互連結(jié)構(gòu)，諸如接觸塞122和導(dǎo)電器件124。在一些實施例中，導(dǎo)電結(jié)構(gòu)124在介電層126中，并且導(dǎo)電器件124可以是導(dǎo)電線，導(dǎo)電層等。在一些實施例中，介電層126包括單層介電層或多層介電層。介電層126包括，例如，低介電常數(shù)(低K)的材料，諸如二氧化硅(SiO₂)、氮化硅(SiN_x)等。

在一些實施例中，介電層130形成在介電層126上方。與介電層126相比，介電層130可以具有高蝕刻選擇性。在一些實施例中，介電層130是，例如，氮化物(諸如氮化硅(SiN_x))、碳化物(諸如碳化硅(SiC))、氮碳化物(諸如氮碳化硅(SiCN))、氮氧化物(諸如氮氧化硅(SiO_xN_y))或合適的介電材料?？梢酝ㄟ^使用化學(xué)汽相沉積(CVD)、等離子體化學(xué)汽相沉積(PECVD)、物理汽相沉積(PVD)、旋轉(zhuǎn)涂覆或任意合適的工藝形成介電層130。

介電層132形成在介電層130上方。在一些實施例中，第一介電層132由聚合物材料制成，諸如苯并環(huán)丁烯(BCB)聚合物、聚酰亞胺(PI)或聚苯并惡唑(PBO)。在可選的實施例中，第一介電層132包括硅、氮化硅(SiN_x)、諸如SiO₂的氧化硅(SiO_x)、氮氧化硅(SiO_xN_y)或碳化硅(SiC)。在一些實施例中，第一介電層132通過沉積或旋涂形成。在可選的實施例中，諸如接觸焊盤或接合焊盤的導(dǎo)電結(jié)構(gòu)，可以形成在第一介電層132中。

參考圖2A，在一些實施例中，第二芯片200包括第二襯底202和第二介電層232。第二芯片200類似于第一芯片100。第二芯片200包括第二襯底202和第二介電層232。第二襯底202類似于第一襯底102。第二介電層232類似于第一介電層132。

在一些實施例中，第二芯片200還包括器件204、金屬化結(jié)構(gòu)220和介電層230。器件204類似于器件104并且包括在介電層212中的柵極結(jié)構(gòu)206、源極/漏極區(qū)域214和隔離結(jié)構(gòu)216。柵極結(jié)構(gòu)206類似于柵極結(jié)構(gòu)106并且包括柵極介電層208、柵電極210和在柵電極210上的間隔件(未顯示)。柵極介電層208類似于柵極介電層108，并且柵電極210類似于柵電極110。此外，在器件204中的源極/漏極區(qū)域214類似于源極/漏極區(qū)域114，并且在器件204中的隔離結(jié)構(gòu)216類似于隔離結(jié)構(gòu)116。

在一些實施例中，金屬化結(jié)構(gòu)220類似于金屬化結(jié)構(gòu)120并且包括介電層226中的接觸塞222和導(dǎo)電器件224。接觸塞222類似于接觸塞122，并且介電層226類似于介電層126。導(dǎo)電器件224類似于導(dǎo)電器件124，并且介電層226可以類似于介電層126。介電層230類似于介電層130。

在一些實施例中，第二芯片200還包括在第二介電層232中的接合焊盤234。接合焊盤234可以電連接至導(dǎo)電器件224。接合焊盤234包括，例如，擴散阻擋層236和導(dǎo)電層238，其中擴散阻擋層236在導(dǎo)電層238的一側(cè)。擴散阻擋層236用于防止導(dǎo)電材料層238擴散至其他層，并且由，例如，氮化硅(SiN)、氮氧化硅(SiON)、氮化鈦(TiN)、氮化鉭(TaN)或氮化鋁(AlN)制成。在可選的實施例中，擴散阻擋層236可以是雙層，諸如TaN/Ta或TiN/Ti。導(dǎo)電層238由導(dǎo)電材料，諸如銅(Cu)、銅合金、鋁(Al)、鋁合金或它們的組合制成。

參考圖2B，第一開口134形成在第一介電層132中。在一些實施例中，通過干蝕刻或濕蝕刻工藝去除第一介電層132的部分。在一些實施例中，第一開口134穿透第一介電層132，并且還延伸至介電層130、介電層126和介電層112中，而沒有延伸至第一襯底102內(nèi)。在可選的實施例中，第一開口134可以穿透第一介電層132并且沒有延伸至介電層130、126和112內(nèi)。換句話說，用于第一開口134的蝕刻工藝可以從第一介電層132的表面至第一介電層132、介電層130、介電層126或介電層112的不同深度執(zhí)行。在一些實施例中，第一開口134的深度大約是8-10μm，這取決于第一介電層132的厚度，并且第一開口134的尺寸d1可以與接合焊盤234的尺寸d不同。

參考圖1和圖2C，在步驟S20，第一芯片100和第二芯片200通過第一介電層132和第二介電232接合，其中第一開口134暴露接合焊盤234。在一些實施例中，第一開口134對準(zhǔn)接合焊盤234，并且第一開口134暴露接合焊盤234的至少部分。在一些實施例中，第一芯片100被翻轉(zhuǎn)并且第一芯片100和第二芯片200被面對面對準(zhǔn)地接合，其中第一芯片100的前側(cè)(例如，第一介電層132側(cè))對著第二芯片200的前側(cè)(例如，第二介電層232側(cè))。例如，第一介電層132通過直接表面接合工藝與第二介電層232形成接合界面135，其中第一介電層132接觸第二介電層232。在可選的實施例中，第一芯片100和第二芯片200通過混合接合(hybride bonding)或任意的合適的接合工藝接合。直接表面接合工藝通過清洗和/或表面激活工藝和之后應(yīng)用壓力、熱和/或其他接合工藝步驟產(chǎn)生諸如氧化物與氧化物接合的接合以連接界面?？蛇x的，接合可以包括使用應(yīng)用到第二芯片200的諸如BCB或聚酰亞胺的膠粘劑的膠粘劑接合，其中膠粘劑層可以通過使用旋涂或化學(xué)汽相沉積形成。

參考圖1和圖2D至圖2H，在步驟S30中，第二開口136穿過第一襯底102形成，其中第二開口136連接至第一開口134以形成通孔開口150(在圖2G到圖2H中用粗線示出)。在一些實施例中，如圖2D所示，去除第一襯底102的部分直到暴露介電層112的部分，并且穿過第一襯底102形成第二開口136。通過干蝕刻或濕蝕刻工藝去除第一襯底102的部分。例如，在第一襯底102是硅的情況下，可以用諸如氯氣(Cl₂)的基于氯的蝕刻劑的被干等離子蝕刻第一襯底102或用氫氧化鉀(KOH)或硝酸/氫氟酸(HNO₃/HF)的混合物濕蝕刻第一襯底102。在一些實施例中，第二開口136的尺寸d2比第一開口134的尺寸d1大。例如，第二開口136的尺寸d2小于10μm。

接著，如圖2E所示，襯墊材料層138形成在第一襯底102和介電層112的暴露部分的上方。襯墊材料層138可以共形地沉積在第一襯底102的表面和介電層112的暴露部分的表面上方。在一些實施例中，襯墊材料層138的材料包括氧化硅(SiO_x)、氮化硅(SiN_x)或合適的介電材料，其可通過諸如PVD、CVD或PECVD的沉積工藝形成。襯墊材料層138可以是單層或多層。在一些實施例中，襯墊材料層138可以具有在約至約范圍中的厚度。

在一些實施例中，如圖2F所示，掩模140形成在襯墊材料層138的上方，并且圖案化掩模140以在第一開口134的上方形成暴露襯墊材料層138的部分的開口142。在一些實施例中，掩模140是沉積、曝光和顯影的光刻膠。掩模140中的開口142在第一開口134上方對準(zhǔn)。

在一些實施例中，如圖2G所示，通過使用掩模140去除襯墊材料層138的部分和在襯墊材料層138下的介電層112的部分以加深第二開口136。襯墊材料層138的部分和介電層112的部分通過，例如干蝕刻工藝或濕蝕刻工藝去除。在一些實施例中，介電層126的材料類似于介電層112和襯墊材料層138的材料，因此介電層126的部分也可以通過蝕刻工藝去除。在一些實施例中，介電層126和介電層130中的導(dǎo)電器件124可以作為蝕刻停止層。相應(yīng)地，第二開口136連接至第一開口134以形成通孔開口150，并且通孔開口150暴露接合焊盤234的表面。在一些實施例中，通孔開口150還可以暴露介電層126的導(dǎo)電器件124的部分。通孔開口150穿透第一芯片100。應(yīng)當(dāng)注意，在可選的實施例中，導(dǎo)電器件124可以不鄰近通孔開口，并且因此不會被通過通孔開口150暴露。

然后，如圖2H所示，去除掩模140。在一些實施例中，在去除掩模140之后，襯墊材料層138保留在第一襯底102的表面上。

參考圖1和圖2I，在步驟S40中，通孔160形成在通孔開口150中。在一些實施例中，通孔160包括襯墊層138a、擴散阻擋層162和導(dǎo)電層164，其中擴散阻擋層162在導(dǎo)電層164的一邊。襯墊層138a作為隔離層使得導(dǎo)電層164和第一襯底102不會直接彼此接觸。擴散阻擋層162用于防止導(dǎo)電層164擴散至器件104。通孔160是，例如，通過如下操作形成的。再次參考圖2H，擴散阻擋層(未顯示)共形地形成在通孔開口150的側(cè)壁上并且在沉積在位于第一襯底102的頂面上的剩余的襯墊材料層138上方。然后，導(dǎo)電材料層(未顯示)形成在阻擋擴散材料層上并且填充在通孔開口150中。然后，通過研磨、化學(xué)機械拋光(CMP)、拋光、腐蝕或其他減小工藝同時去除位于通孔開口150上方的多余的材料。相應(yīng)地，通孔160的頂面基本與第一襯底102的頂面共面。

在一些實施例中，擴散阻擋層162由鈷(Co)、鉭(Ta)、鎢(W)、鈦(Ti)、鉭氮化物(TaN)、氮化鈦(TiN)，鈷鎢(CoW)或任何合適的導(dǎo)電材料制成。在可選的實施例中，擴散阻擋層162包括諸如TaN/Ta或TiN/Ti的雙層。在一些實施例中，擴散阻擋層162通過CVD、PVD、PECVD或任意的合適的工藝形成。在一些實施例中，導(dǎo)電層164由銅(Cu)、鋁(Al)、鋁銅(AlCu)、金、鈦、鈷、合金或任意合適的導(dǎo)電材料制成。導(dǎo)電層164通過，例如，電化學(xué)鍍(ECP)、電鍍、化學(xué)鍍或合適的工藝形成。

在一些實施例中，在通孔開口150形成之前形成襯墊材料層138。因此，襯墊層138a僅僅形成在通孔開口150的上部上，并且襯墊層138a在第一襯底102和擴散阻擋層162之間。然而，在可選的實施例中，襯墊層(未示出)可以在通孔開口150形成之后形成，并且襯墊層是，例如形成在通孔開口的側(cè)壁上。此外，在可選的實施例中，可以通過在蝕刻工藝中同時去除第一襯底102的部分、介電層112的部分和介電層126的部分來形成連接第一開口134的第二開口136。

在一些實施例中，通孔160是多個階梯形狀。即，不具有垂直側(cè)壁和固定尺寸，通孔160具有諸如四個階梯ST1、ST2、ST3和ST4的多個階梯，并且通孔160具有諸如四個尺寸d1、d2、d3和d4的不同的尺寸。在一些實施例中，尺寸d2大于尺寸d1并且大于或等于尺寸d3，并且尺寸d3大于或等于尺寸d4，并且尺寸d4大于或等于尺寸d1。

如圖2J所示，在一些實施例中，形成在鈍化層174中的導(dǎo)電元件172形成在第一芯片100的表面(背側(cè))上方。導(dǎo)電元件172電連接至通孔160。在一些實施例中，鈍化層174的材料是PBO、氧化硅，聚酰亞胺或任何合適的絕緣材料。在一些實施例中，導(dǎo)電元件172由具有低電阻的導(dǎo)電材料制成，諸如銅、鋁、銅合金、鋁合金或合適的材料。

在一些實施例中，凸塊下金屬件(UBM)層176形成在導(dǎo)電元件172的上方，并且連接件178形成在UBM層176上方。UBM層176可以包括粘附層和/或潤濕層。在一些實施例中，UBM層176由鈦、氮化鈦、氮化鉭、鉭等制成。在一些實施例中，UBM層176還包括銅晶種層。在一些實施例中，連接件178是焊料球、柱、導(dǎo)電凸塊或合適的導(dǎo)電連接件。連接件178由低電阻導(dǎo)電材料制成，諸如焊料或焊料合金。包括在焊料合金中的示例性元素包括Sn、Pb、Ag、Cu、Ni、Bi或它們的組合。如圖2J所示，形成三維集成電路結(jié)構(gòu)300。三維集成電路結(jié)構(gòu)300可以通過連接件178附加至另一襯底，諸如印刷電路板(PCB)，高密度互連件、硅襯底、有機襯底、陶瓷基片、介質(zhì)基片、壓板、另一半導(dǎo)體封裝結(jié)構(gòu)等。相應(yīng)地，從三維集成電路結(jié)構(gòu)300的第一芯片100一側(cè)形成位于第二芯片200和外部器件或連接件之間的連接。類似的，可以通過至外部器件的通孔160從第一芯片100或第二芯片200提供功率或數(shù)據(jù)連接。

在一些實施例中，第一芯片100的通孔160穿透第一芯片以在接合界面135處直接接觸第二芯片200的接合焊盤234。通孔160設(shè)置在接合焊盤234上而沒有延伸至第二芯片200內(nèi)。擴散阻擋層162在導(dǎo)電層164和接合焊盤234之間，并且在接合界面135接觸接合焊盤234。在一些實施例中，通孔160的在接合界面135處的尺寸d1與接合界面135的接合焊盤的尺寸不同。在一些實施例中，通孔160的在接合界面135處的尺寸d1大于或小于接合焊盤234的在接合界面135處的尺寸d。

與通過從第一襯底和第一介電層至第二芯片的第二介電層蝕刻形成的通孔開口相比，在一些實施例中，通過順序形成第一開口134和第二開口136并且連接第一開口134和第二開口136形成通孔開口150。由于每個第一開口134和第二開口136的每個的深寬比小，因此相比于具有高的深寬比的通孔，減小了蝕刻通孔開口的挑戰(zhàn)。此外，在混合接合中，兩個芯片的接合焊盤接合并且因此要求接合焊盤的形狀和平整度，并且接合焊盤的表面的諸如銅氧化的金屬氧化可能在接合期間發(fā)生。在一些實施例中，形成第一芯片100的通孔160以在第一芯片100和第二芯片200接合之后直接接觸第二芯片的接合焊盤234，并且因此降低了通孔160和接合焊盤234的形狀和平整度的要求，并且防止形成金屬氧化的發(fā)生。相應(yīng)地，提高了在第一芯片100和第二芯片200之間的電連接，并且優(yōu)化了電連接件和三維集成電路結(jié)構(gòu)300的可靠性。

另外地，以上公開的實施例不限于以上所描述的步驟的順序和結(jié)構(gòu)。圖3A至圖3C是根據(jù)本發(fā)明的一些實施例的示出三維集成電路結(jié)構(gòu)的制造方法的示意圖。

參考圖2E和圖3A，如上所述，接合第一芯片100和第二芯片200，并且形成第二開口136和襯墊材料層138。在一些實施例中，通過使用第一襯底102作為掩模蝕刻襯墊材料層138。例如，通過諸如干蝕刻工藝的各向異性蝕刻工藝去除在第一襯底102的頂面上和在介電層112上方的襯墊材料層138，并且保留第一襯底102的側(cè)面上的襯墊材料層138(在圖3A中顯示為襯墊層138a)。此外，由于介電層112和126和襯墊層138的材料是類似的，因此在蝕刻工藝期間也去除了介電層112和126的部分。因此，連接第一開口134和第二開口136以形成通孔開口150。

參考圖2E和圖3B，在一些實施例中，如上所述，通孔160，例如，通過形成擴散阻擋材料層(未顯示)和導(dǎo)電材料層(未顯示)形成。然后，通過研磨、CMP、拋光、蝕刻或其他減少工藝去除擴散阻擋材料層和導(dǎo)電材料層的在通孔開口150上方和在第一襯底102的頂面上方延伸的的多余的材料，以形成擴散阻擋層162和導(dǎo)電層164。在一些實施例中，通孔160包括襯墊層138a、擴散阻擋層162和導(dǎo)電層164，其中襯墊層138a是保留的襯墊材料層138。在一些實施例中，通孔160是多階梯的形狀并且具有諸如四個階梯ST1、ST2、ST3和ST4的多個階梯形狀，并且通孔160具有諸如四個尺寸d1、d2、d3和d4的不同的尺寸。

參考圖3C，類似于圖2J，導(dǎo)電元件172形成在鈍化層174中，UBM層176和連接件178順序形成在第一襯底102的背側(cè)上方，例如，如上所述。相應(yīng)地，三維集成電路結(jié)構(gòu)300a形成并且可以通過連接件178附加至另一襯底上、另一半導(dǎo)體封裝結(jié)構(gòu)等。

在一些實施例中，第一襯底102用作掩模，并且因此省略了掩模的形成和去除。相應(yīng)地，可以減少用于三維集成電路結(jié)構(gòu)300a的制造方法的成本和時間。

應(yīng)當(dāng)注意，在所述實施例中，盡管第一芯片和第二芯片被堆疊并且接合以形成芯片上芯片的配置，但是這樣的配置并不旨在以任何形式限制本發(fā)明的實施例。在一些實施例中，堆疊件可以具有晶圓上芯片(COW)接合配置或晶圓與晶圓接合配置。

在以上實施例中，通過在接合第一芯片和第二芯片之前在第一介電層中形成第一開口，在接合之后在第一芯片的第一襯底中形成第二開口以及連接第一開口和第二開口來形成通孔開口。通孔開口形成為穿過第一芯片而沒有延伸至第二芯片內(nèi)。由于用于第一和第二開口的每個的深寬比小，因此減小了穿過芯片蝕刻通孔開口的挑戰(zhàn)。穿透第一芯片的通孔設(shè)置在第二芯片的接合焊盤上并且在接合界面處直接接觸第二芯片。擴散阻擋層在導(dǎo)電層和接合焊盤之間并且在接合界面直接接觸接合焊盤。由于通孔在接合之后形成，因此降低了通孔和接合焊盤的形狀和平整度的要求并且防止了金屬氧化的發(fā)生。相應(yīng)地，提高了第一芯片和第二芯片之間的電連接，并且優(yōu)化了三維集成電路結(jié)構(gòu)的電連接和可靠性。

一種三維集成電路包括第一芯片和第二芯片。第一芯片在接合界面處接合至第二芯片。第一芯片的通孔和第二芯片的接合焊盤電連接，并且通孔的擴散阻擋層在接合界面處接觸接合焊盤。

一種三維集成電路包括第一芯片和第二芯片。第一芯片在接合界面接處合至第二芯片。第一芯片的通孔在接合界面處接觸第二芯片的接合焊盤，通孔穿透第一芯片，并且通孔在接合界面處的尺寸與接合焊盤在接合界面處的尺寸不同。

一種三維集成電路結(jié)構(gòu)的制造方法包括如下操作。提供第一芯片和第二芯片，其中第一芯片包括第一襯底和第一介電層，第一介電層中具有第一開口，并且第二芯片包括第二襯底和第二介電層，第二介電層中具有接合焊盤。通過第一介電層和第二介電層接合第一芯片和第二芯片，其中第一開口暴露接合焊盤。第二開口形成為穿過第一襯底，其中第二開口連接至第一開口以形成通孔開口。在通孔開口中形成通孔。

根據(jù)本發(fā)明的一個實施例，提供了一種三維集成電路結(jié)構(gòu)，包括：第一芯片，在接合界面處接合至第二芯片，其中，所述第一芯片的通孔和所述第二芯片的接合焊盤電連接，并且所述通孔的擴散阻擋層在所述接合界面處接觸所述接合焊盤。

在上述三維集成電路結(jié)構(gòu)中，所述通孔包括導(dǎo)電層以及位于所述導(dǎo)電層旁邊且位于所述導(dǎo)電層和所述接合焊盤之間的所述擴散阻擋層。

在上述三維集成電路結(jié)構(gòu)中，所述通孔還包括襯墊層，并且所述擴散阻擋層位于所述襯墊層和所述導(dǎo)電層之間。

在上述三維集成電路結(jié)構(gòu)中，所述通孔穿透所述第一芯片。

在上述三維集成電路結(jié)構(gòu)中，所述通孔穿透所述第一芯片的第一襯底和第一介電層，所述接合焊盤位于所述第二芯片的第二介電層中，并且所述第一介電層接合至所述第二介電層。

在上述三維集成電路結(jié)構(gòu)中，所述通孔包括導(dǎo)電層、位于所述導(dǎo)電層旁邊且位于所述導(dǎo)電層和所述接合焊盤之間的所述擴散阻擋層以及位于所述第一襯底和所述擴散阻擋層之間的襯墊層。

在上述三維集成電路結(jié)構(gòu)中，所述通孔是多階梯形狀的。

根據(jù)本發(fā)明的另一實施例，還提供了一種三維集成電路結(jié)構(gòu)，包括：第一芯片，在接合界面處接合至第二芯片，其中，所述第一芯片的通孔在所述接合界面處接觸所述第二芯片的接合焊盤，所述通孔穿透所述第一芯片，并且所述通孔在所述接合界面處的尺寸與所述接合焊盤在所述接合界面處的尺寸不同。

在所述三維集成電路結(jié)構(gòu)中，所述通孔包括導(dǎo)電層以及位于所述導(dǎo)電層旁邊且位于所述導(dǎo)電層和所述接合焊盤之間的擴散阻擋層，并且所述擴散阻擋層在所述接合界面處接觸所述接合焊盤。

在所述三維集成電路結(jié)構(gòu)中，所述通孔還包括襯墊層，并且所述擴散阻擋層位于所述襯墊層和所述導(dǎo)電層之間。

在所述三維集成電路結(jié)構(gòu)中，所述通孔穿透所述第一芯片的第一襯底和第一介電層，所述接合焊盤在所述第二芯片的第二介電層中，并且所述第一介電層接合至所述第二介電層。

在所述三維集成電路結(jié)構(gòu)中，所述通孔包括導(dǎo)電層、位于所述導(dǎo)電層旁邊且位于所述導(dǎo)電層和所述接合焊盤之間的擴散阻擋層以及位于所述第一襯底和所述擴散阻擋層之間的襯墊層。

在所述三維集成電路結(jié)構(gòu)中，所述通孔在所述接合界面處的尺寸大于所述接合焊盤在所述接合界面處的尺寸。

在所述三維集成電路結(jié)構(gòu)中，所述通孔在所述接合界面處的尺寸小于所述接合焊盤在所述接合界面處的尺寸。

根據(jù)本發(fā)明的又一實施例，還提供了一種三維集成電路結(jié)構(gòu)的制造方法，所述制造方法包括：提供第一芯片和第二芯片，其中，所述第一芯片包括第一襯底和第一介電層，所述第一介電層中具有第一開口，并且所述第二芯片包括第二襯底和第二介電層，所述第二介電層中具有接合焊盤；通過所述第一介電層和所述第二介電層接合所述第一芯片和所述第二芯片，其中，所述第一開口暴露所述接合焊盤；穿過所述第一襯底形成第二開口，其中，所述第二開口連接至所述第一開口以形成通孔開口；以及在所述通孔開口中形成通孔。

在所述三維集成電路結(jié)構(gòu)的制造方法中，所述第一芯片還包括位于所述第一襯底和所述第一介電層之間的第三介電層，并且所述第一開口還延伸至所述第三介電層內(nèi)。

在所述三維集成電路結(jié)構(gòu)的制造方法中，形成所述第二開口的步驟包括去除所述第三介電層的部分。

在所述三維集成電路結(jié)構(gòu)的制造方法中，形成所述第二開口的步驟包括：去除所述第一襯底的部分直到暴露所述第三介電層的部分；在所述第一襯底上方和所述第三介電層的暴露部分上方形成襯墊材料層；并且去除所述襯墊材料層的部分和所述第三介電層的另一部分以形成所述第二開口。

在所述三維集成電路結(jié)構(gòu)的制造方法中，去除所述襯墊材料層的所述部分和所述第三介電層的另一部分的步驟包括：通過使用所述第一襯底作為掩模來蝕刻所述襯墊材料層和所述第三介電層。

在所述三維集成電路結(jié)構(gòu)的制造方法中，所述第二開口的尺寸與所述第一開口的尺寸不同。

以上論述了若干實施例的部件，使得本領(lǐng)域的技術(shù)人員可以更好地理解本發(fā)明的各個方面。本領(lǐng)域技術(shù)人員應(yīng)當(dāng)理解，他們可以很容易地使用本發(fā)明作為基礎(chǔ)來設(shè)計或更改其他用于達(dá)到與本文所介紹實施例相同的目的和/或?qū)崿F(xiàn)相同優(yōu)點的工藝和結(jié)構(gòu)。本領(lǐng)域技術(shù)人員也應(yīng)當(dāng)意識到，這些等效結(jié)構(gòu)并不背離本發(fā)明的精神和范圍，并且在不背離本發(fā)明的精神和范圍的情況下，可以進(jìn)行多種變化、替換以及改變。