本公開涉及一種半導體積體電路，且特別涉及一種鰭式場效晶體管的源極與漏極外延結構及其制造方法。

背景技術：

當半導體工業(yè)尋求更高裝置密度、更高效能及更低成本，而已進展至納米技術工藝世代，由于制造與設計問題的挑戰(zhàn)，因而發(fā)展出三維設計(例如，鰭式場效晶體管(finfet))并使用具有高介電常數(shù)(high-k)材料的金屬柵極結構。金屬柵極結構時常利用柵極取代技術來制作，而源極與漏極則利用外延成長方法來形成。再者，一源極/漏極(s/d)接觸窗(條型接觸窗)形成于源極與漏極上方。

技術實現(xiàn)要素：

根據(jù)一些實施例，本公開提供一種半導體裝置的制造方法，包括︰形成用于n型通道鰭式場效晶體管(finfet)的一第一鰭結構于一基底上方；形成一隔離絕緣層于基底上方，使第一鰭結構的上部突出于隔離絕緣層；形成一柵極結構于一部分的第一鰭結構的上部上方；形成一第一外延源極/漏極(s/d)結構于未覆蓋柵極結構的第一鰭結構上方；以及形成一外延蓋層于第一外延s/d結構上方，其中第一外延s/d結構包括sip，而外延蓋層包括sic，且其碳濃度在0.5至5原子百分比的范圍。

在本公開的制造方法的一個實施方式中，該外延蓋層具有一厚度在0.5nm至5nm的范圍。

在本公開的制造方法的另一個實施方式中，該第一外延s/d結構的該sip中，磷的濃度在5至20原子百分比的范圍。

在本公開的制造方法的另一個實施方式中，還包括將至少一部分的該外延蓋層暴露于含ge氣體。

在本公開的制造方法的另一個實施方式中，沒有含ge層形成于該至少一部分的該外延蓋層上。

在本公開的制造方法的另一個實施方式中，還包括在形成該第一外延s/d結構之前，下凹未被該柵極結構覆蓋的該第一鰭結構的上部。

根據(jù)一些實施例，本公開提供一種半導體裝置的制造方法，包括︰形成用于n型通道鰭式場效晶體管(finfet)的一第一鰭結構及用于p型通道finfet的一第二鰭結構于一基底上方；形成一隔離絕緣層于基底上方，使第一鰭結構的上部及第二鰭結構的上部突出于隔離絕緣層；形成一第一柵極結構于一部分的第一鰭結構的上部上方及形成一第二柵極結構于一部分的第二鰭結構的上部上方；形成一第一外延源極/漏極(s/d)結構于未覆蓋第一柵極結構的第一鰭結構上方；形成一外延蓋層于第一外延s/d結構上方；以及形成一第二外延s/d結構于未覆蓋第二柵極結構的第二鰭結構上方，其中第一外延s/d結構包括sip，而外延蓋層包括sic，且其碳濃度在0.5至5原子百分比的范圍。

在本公開的制造方法的一個實施方式中，該外延蓋層具有一厚度在0.5nm至5nm的范圍。

在本公開的制造方法的另一個實施方式中，該第一外延s/d結構的該sip中，磷的濃度在5至20原子百分比的范圍。

在本公開的制造方法的另一個實施方式中，該第二外延s/d結構包括ge或sige，且其ge濃度在10至90原子百分比的范圍。

在本公開的制造方法的另一個實施方式中，在形成該第二外延s/d結構期間，將至少一部分的該外延蓋層暴露于含ge氣體。

在本公開的制造方法的另一個實施方式中，沒有含ge層形成于該至少一部分的該外延蓋層上。

在本公開的制造方法的另一個實施方式中，在形成該第二外延s/d結構期間，以一蓋層局部覆蓋該外延蓋層。

在本公開的制造方法的另一個實施方式中，在形成該第二外延s/d結構期間，將未覆蓋該蓋層的至少一部分的該外延蓋層暴露于含ge氣體。

在本公開的制造方法的另一個實施方式中，沒有含ge層形成于未覆蓋該蓋層的該至少一部分的該外延蓋層上。

在本公開的制造方法的另一個實施方式中，還包括在形成該第一外延s/d結構之前，下凹未被該第一柵極結構覆蓋的該第一鰭結構的上部。

在本公開的制造方法的另一個實施方式中，還包括在形成該第二外延s/d結構之前，下凹未被該第二柵極結構覆蓋的該第二鰭結構的上部。

根據(jù)一些實施例，本公開提供一種半導體裝置，包括︰一第一鰭結構，位于一基底上方；一隔離絕緣層，位于基底上方，使第一鰭結構的上部突出于隔離絕緣層；一柵極結構，設置于一部分的第一鰭結構的上部上方；一第一外延源極/漏極(s/d)結構，設置于未覆蓋柵極結構的第一鰭結構上方；以及一外延蓋層，形成于第一外延s/d結構上方，其中第一外延s/d結構包括sip，而外延蓋層包括sic，且其碳濃度在0.5至5原子百分比的范圍。

在本公開的半導體裝置的一個實施方式中，該外延蓋層具有一厚度在0.5nm至5nm的范圍。

附圖說明

圖1a和圖1b繪示出根據(jù)本公開一實施例的靜態(tài)隨機存取存儲器(sram)單元的布局結構。

圖2至圖15繪示出根據(jù)本公開一實施例的具有鰭式場效晶體管的第一sram單元的制造步驟于不同階段的剖面示意圖。

圖16繪示出根據(jù)本公開一實施例的第二sram單元的剖面示意圖。

圖17至圖18繪示出根據(jù)本公開另一實施例的制造步驟于不同階段的剖面示意圖。

圖19至圖20繪示出根據(jù)本公開另一實施例的制造步驟于不同階段的剖面示意圖。

其中，附圖標記說明如下：

10基底

11掩模層

12墊氧化層

13氮化硅掩模層

14掩模圖案

20、21、22、23、24、25、26、27、28、29鰭結構

30隔離絕緣層

42、44柵極結構

50第一保護層

55、56第二保護層

61、62、64、65第一外延源極/漏極(s/d)結構

63、66并接外延s/d結構

67、68第三外延源極/漏極(s/d)結構

72、74第二外延源極/漏極(s/d)結構

76、78第四外延源極/漏極(s/d)結構

73膜層

80第一內層介電(ild)層

82、84接觸開口

92、94、96、98條型接觸窗

101、103、105、107外延蓋層

f1第一鰭結構

f2第二鰭結構

f3第三鰭結構

f4第四鰭結構

f5第五鰭結構

f6第六鰭結構

f7第七鰭結構

f8第八鰭結構

f9第九鰭結構

f10第十鰭結構

ga1第一柵極結構

ga2第二柵極結構

ga3第三柵極結構

ga4第四柵極結構

ga5第五柵極結構

ga6第六柵極結構

ga7第七柵極結構

ga8第八柵極結構

h1高度

md1第一條型接觸窗

md2第二條型接觸窗

md3第三條型接觸窗

md4第四條型接觸窗

md5第五條型接觸窗

md6第六條型接觸窗

md7第七條型接觸窗

md8第八條型接觸窗

md9第九條型接觸窗

md10第十條型接觸窗

md11第十一條型接觸窗

md12第十二條型接觸窗

md13第十三條型接觸窗

md14第十四條型接觸窗

md15第十五條型接觸窗

md16第十六條型接觸窗

pd1第一下拉finfet

pd2第二下拉finfet

pd3第三下拉finfet

pd4第四下拉finfet

pg1第一傳送柵極finfet

pg2第二傳送柵極finfet

pg3第三傳送柵極finfet

pg4第四傳送柵極finfet

pu1第一上拉finfet

pu2第二上拉finfet

pu3第三上拉finfet

pu4第四上拉finfet

w1第一寬度

w2第二寬度

具體實施方式

可理解的是以下的公開內容提供許多不同的實施例或范例，以實施本發(fā)明的不同特征部件。而以下的公開內容是敘述各個構件及其排列方式的特定范例，以求簡化本公開內容。當然，這些僅為范例說明并非用以限定本發(fā)明。舉例來說，元件的尺寸大小并未局限于以下公開的范圍或數(shù)值，但取決于工藝條件及/或所需的裝置特性。再者，若是以下的公開內容敘述了將一第一特征部件形成于一第二特征部件之上或上方，即表示其包含了所形成的上述第一特征部件與上述第二特征部件是直接接觸的實施例，亦包含了尚可將附加的特征部件形成于上述第一特征部件與上述第二特征部件之間，而使上述第一特征部件與上述第二特征部件可能未直接接觸的實施例。為了達到簡化及明確目的，各種不同的特征部件可任意地依不同的尺寸比例繪示。在配合說明的附圖中，為了達到簡化目的可能會省略某些膜層/特征部件。

再者，在空間上的相關用語，例如＂之下＂、＂下方＂、＂下＂、＂上方＂、＂上＂等等在此處是用以容易表達出本說明書中所繪示的附圖中元件或特征部件與另外的元件或特征部件的關系。這些空間上的相關用語除了涵蓋附圖所繪示的方位外，還涵蓋裝置于使用或操作中的不同方位。此裝置可具有不同方位(旋轉90度或其他方位)且此處所使用的空間上的相關符號同樣有相應的解釋。另外，＂由…制成＂的用語也意指＂包括＂或＂由…組成＂。再者，在以下的制造程序中，可具有一或多個額外操作步驟存在于所述的操作步驟之中/之間，且可改變上述操作步驟的順序。

圖1a和圖1b繪示出根據(jù)本公開一實施例的靜態(tài)隨機存取存儲器(sram)單元的布局結構。

圖1a繪示出根據(jù)本公開一實施例的具有六個鰭結構的第一sram單元的布局結構。多個第一sram單元可形成一sram陣列，其中上述第一sram單元可沿著列方向及行方向排置成一矩陣。

第一sram單元包括二個交叉耦合反向器(cross-coupledinvert)，其具有一資料儲存節(jié)點及一互補資料儲存節(jié)點。第一反向器的輸出耦接至第二反向器的輸入，而第二反向器的輸出耦接至第一反向器的輸入。第一sram單元還包括：一第一傳送柵極(pass-gate)finfetpg1耦接至第一反向器的輸出及第二反向器的輸入；以及一第二傳送柵極finfetpg2耦接至第二反向器的輸出及第一反向器的輸入。

第一反向器包括一第一第一導電型(一第一上拉)finfetpu1及一第一第二導電型(一第一下拉)finfetpd1。第二反向器包括一第二第一導電型(一第二上拉)finfetpu2及一第二第二導電型(一第二下拉)finfetpd2。第一傳送柵極finfetpg1及第二傳送柵極finfetpg2為第二導電型裝置。在此實施例中，第一導電型為p型，而第二導電型為n型。當然，在另一實施例中，第一導電型可為n型，而第二導電型可為p型，且在此實施例中sram內的元件可依據(jù)公知常識做適當?shù)男拚?/p>

第一傳送柵極finfetpg1由第一鰭結構f1、第二鰭結構f2及第一柵極結構ga1所構成，如圖1a所示。第一及第二鰭結構f1及f2未被第一柵極結構ga1覆蓋的部分作為第一傳送柵極finfetpg1的源極及漏極。在本實施例中，須注意的是源極及漏極可互換，且「源極/漏極」或「s/d」等用語意指源極及漏極其中之一。

第一下拉finfetpd1由第一鰭結構f1、第二鰭結構f2及第二柵極結構ga2所構成。第一及第二鰭結構f1及f2未被第二柵極結構ga2覆蓋的部分作為第一下拉finfetpd1的源極及漏極。

第一上拉finfetpu1由第三鰭結構f3及第二柵極結構ga2所構成。第三鰭結構f3未被第二柵極結構ga2覆蓋的部分作為第一上拉finfetpu1的源極及漏極。

第二傳送柵極finfetpg2由第四鰭結構f4、第五鰭結構f5及第三柵極結構ga3所構成。第四及第五鰭結構f4及f5未被第三柵極結構ga3覆蓋的部分作為第二傳送柵極finfetpg2的源極及漏極。

第二下拉finfetpd2由第四鰭結構f4、第五鰭結構f5及第四柵極結構ga4所構成。第四及第五鰭結構f4及f5未被第四柵極結構ga4覆蓋的部分作為第二下拉finfetpd2的源極及漏極。

第二上拉finfetpu2由第六鰭結構f6及第四柵極結構ga4所構成。第六鰭結構f6未被第四柵極結構ga4覆蓋的部分作為第二上拉finfetpu2的源極及漏極。

請再參照圖1a，finfetpg1、finfetpd1及finfetpu1的漏極通過第二條型接觸窗md2(其作為資料儲存節(jié)點)而電性連接。finfetpg2、finfetpd2及finfetpu2的漏極通過第六條型接觸窗md6(其作為互補資料儲存節(jié)點)而電性連接。第二條型接觸窗md2形成于finfetpg1及finfetpd1的第一及第二鰭結構f1及f2的共同漏極區(qū)與finfetpu1的第三鰭結構f3的漏極區(qū)上方。第六條型接觸窗md6形成于finfetpg2及finfetpd2的第四及第五鰭結構f4及f5的共同漏極區(qū)與finfetpu2的第六鰭結構f6的漏極區(qū)上方。

第一條型接觸窗md1形成于finfetpg1的第一及第二鰭結構f1及f2的源極區(qū)上方；第三條型接觸窗md3形成于finfetpd1的第一及第二鰭結構f1及f2的源極區(qū)上方；以及第四條型接觸窗md4形成于finfetpu1的第三鰭結構f3的源極區(qū)上方。第五條型接觸窗md5形成于finfetpg2的第四及第五鰭結構f4及f5的源極區(qū)上方；第七條型接觸窗md7形成于finfetpd5的第四及第五鰭結構f4及f5的源極區(qū)上方；以及第八條型接觸窗md8形成于finfetpu2的第六鰭結構f6的源極區(qū)上方。

柵極結構包括一柵極介電層及一柵極電極。鰭結構的源極區(qū)及漏極區(qū)包括一外延層形成于鰭結構上方。

第一及第二傳送柵極finfetpg1及pg2的柵極電極耦接至一第一字元線、第一條型接觸窗md1耦接至一第一位元線以及第五條型接觸窗md5耦接至一第一互補位元線。第三條型接觸窗md3及第七條型接觸窗md7耦接至一第一電位，第四條型接觸窗md4及第八條型接觸窗md8耦接至不同于第一電位的一第二電位。在一實施例中，第一電位為vss，而第二電位為vdd。當?shù)谝粚щ娦蜑閚型且第二導電型為p型，第一既定電位為vdd且第二既定電位為vss。

鰭結構延伸于y方向且于x方向彼此平行排列，而柵極結構則延伸于x方向。

圖1b繪示出根據(jù)本公開一實施例的具有四個鰭結構的第二sram單元的布局結構。圖1b繪示出一sram單元。多個第二sram單元可形成一sram陣列，其中上述第一sram單元可沿著列方向及行方向排置成一矩陣。第二sram單元與第一sram單元形成于相同的半導體裝置(晶片)。

除了用于傳送柵極finfet與下拉finfet的鰭結構的數(shù)量以外，第二sram單元具有實質上相似于第一sram單元的結構。

第二sram單元包括：一第三傳送柵極finfetpg3、一第四傳送柵極finfetpg4、一第三第一導電型(一第三上拉)finfetpu3、一第三第二導電型(一第三下拉)finfetpd3、一第四第一導電型(一第四上拉)finfetpu4以及一第四第二導電型(一第四下拉)finfetpd4。

第三傳送柵極finfetpg3由第七鰭結構f7及第五柵極結構ga5所構成，如圖1b所示。第三下拉finfetpd3由第七鰭結構f7及第六柵極結構ga6所構成。第三上拉finfetpu3由第八鰭結構f8及第六柵極結構ga6所構成。

第四傳送柵極finfetpg4由第九鰭結構f9及第七柵極結構ga7所構成。第四下拉finfetpd4由第九鰭結構f9及第八柵極結構ga8所構成。第四上拉finfetpu4由第十鰭結構f10及第八柵極結構ga8所構成。

請再參照圖1b，finfetpg3、finfetpd3及finfetpu3的漏極通過第十條型接觸窗md10(其作為資料儲存節(jié)點)而電性連接。finfetpg4、finfetpd4及finfetpu4的漏極通過第十四條型接觸窗md14(其作為互補資料儲存節(jié)點)而電性連接。第十條型接觸窗md10形成于finfetpg3及finfetpd3的第七鰭結構f7的共同漏極區(qū)與finfetpu3的第八鰭結構f8的漏極區(qū)上方。第十四條型接觸窗md14形成于finfetpg4及finfetpd4的第九鰭結構f9的共同漏極區(qū)與finfetpu4的第十鰭結構f10的漏極區(qū)上方。

第九條型接觸窗md9形成于finfetpg3的第七鰭結構f7的源極區(qū)上方；第十一條型接觸窗md11形成于finfetpd3的第七鰭結構f7的源極區(qū)上方；以及第十二條型接觸窗md12形成于finfetpu3的第八鰭結構f8的源極區(qū)上方。第十三條型接觸窗md13形成于finfetpg4的第九鰭結構f9的源極區(qū)上方；第十五條型接觸窗md15形成于finfetpd4的第九鰭結構f9的源極區(qū)上方；以及第十六條型接觸窗md16形成于finfetpu4的第十鰭結構f10的源極區(qū)上方。

第三及第四傳送柵極finfetpg3及pg4的柵極電極耦接至一第二字元線、第九條型接觸窗md9耦接至一第二位元線以及第十三條型接觸窗md13耦接至一第二互補位元線。第十一條型接觸窗md11及第十五條型接觸窗md15耦接至第一電位，第十二條型接觸窗md12及第十六條型接觸窗md16耦接至第二電位。

圖2至圖15繪示出根據(jù)本公開一實施例的具有鰭式場效晶體管的第一sram單元的制造步驟于不同階段的剖面示意圖?？梢岳斫獾氖窃诒痉椒ǖ钠渌麑嵤├?，如圖2至圖15所示的工藝于之前、期間或之后可提供額外操作步驟，且以下所述的某些操作步驟可被取代或排除。操作步驟/工藝的順序可相互交換。

在finfet的鰭結構制造中，一掩模層11形成于一基底10上方。舉例來說，掩模層11可通過熱氧化工藝及/或化學氣相沉積(chemicalvapordeposition,cvd)工藝形成。舉例來說，基底10可為一p型硅基底或鍺基底，其具有一雜質濃度且約在1×10¹⁵cm^-3至1×10¹⁶cm^-3的范圍。在其他實施例中，基底10可為一n型硅基底或鍺基底，其具有一雜質濃度且約在1×10¹⁵cm^-3至1×10¹⁶cm^-3的范圍。

另外，基底10可包括其他元素半導體，例如鍺；化合物半導體，包括iv-iv族化合物半導體(例如，sic及sige)、iii-v族化合物半導體(例如，gaas、gap、gan、inp、inas、insb、gaasp、algan、alinas、algaas、gainas、gainp及/或gainasp)；或其組合。在一實施例中，基底10為絕緣層上覆硅(silicon-oninsulator,soi)基底上的一硅層。非晶質基底(例如，非晶質si或非晶質sic)或絕緣材料(例如，氧化硅)也可使用于基底10?；?0可包括不同的區(qū)域，其已摻雜適合的雜質(例如，p型或n型導電型)。

在一些實施例中，掩模層11可包括一墊氧化層12(例如，氧化硅)及一氮化硅掩模層13。

墊氧化層12可利用熱氧化工藝或cvd工藝形成。氮化硅掩模層13可利用物理氣相沉積(physicalvapordeposition,pvd)(例如，濺鍍法)、cvd、等離子體輔助化學氣相沉積(plasmaenhancedcvd,pecvd)、常壓化學氣相沉積(atmosphericpressurecvd,apcvd)、低壓化學氣相沉積(low-pressurecvd,lpcvd)、高密度等離子體化學氣相沉積(highdensityplasmacvd,hdpcvd)、原子層沉積(atomiclayerdeposition,ald)及/或其他工藝形成。

在一些實施例中，墊氧化層12的厚度約在2nm至15nm的范圍，而氮化硅掩模層13的厚度約在2nm至50nm的范圍。一掩模圖案可進一步形成于掩模層上方。舉例來說，掩模圖案為微影操作步驟所形成的阻劑圖案。

通過利用上述掩模圖案作為蝕刻掩模，形成墊氧化層12及氮化硅掩模層的掩模圖案14，如圖3所示。圖3對應于圖1a中的x1-x1線。

接著，如圖4所示，通過利用掩模圖案14作為蝕刻掩模，并以干蝕刻法及/或濕蝕刻法進行溝槽蝕刻而將基底10圖案化成鰭結構20-25。圖4對應于圖1a中的x1-x1線，且鰭結構20-25分別對應于鰭結構f1、f2、f3、f6、f5及f4。

鰭結構可由相同于基底10的材料所構成，且自基底10連續(xù)性地延伸。在此實施例中，鰭結構由si所構成。鰭結構的硅層可為本質或適當?shù)負诫sn型雜質或p型雜質。

在一些實施例中，鰭結構的寬度約在5nm至40nm的范圍。鰭結構20、21、24及25于x方向的第一寬度w1實質上相同于鰭結構22及23于x方向的第二寬度w2。第一寬度w1及第二寬度w2自通道層(其為待覆蓋一柵極結構的鰭結構上部)的中心進行量測。

在一些實施例中，鰭結構的高度(沿z方向)在100nm至300nm的范圍，且在其他實施例中，其在50nm至100nm的范圍。

在形成鰭結構20-25之后，隔離絕緣層30形成于鰭結構之間的空間及/或一鰭結構與位于基底10上方的另一元件之間的空間。隔離絕緣層30也可稱作「淺溝槽隔離(shallow-trenchisolation,sti)」層。用于隔離絕緣層30的絕緣材料可包括一或多層氧化硅、氮化硅、氮氧化硅(sion)、siocn、氟摻雜硅玻璃(fsg)或低介電常數(shù)材料。隔離絕緣層30可通過lpcvd、等離子體cvd(plasmacvd)或流動式cvd(flowablecvd)所形成。在流動式cvd中，以流動的介電材料取代氧化硅進行沉積。顧名思義，流動式介電材料為沉積期間可＂流動＂，以填入高深寬比的間隙或空間。通常各種不同的化學物質是加入于含硅前驅物中，使沉積膜層能夠流動。在一些實施例中，加入氮氫化物鍵結。流動式介電前驅物的范例，特別是流動式氧化硅前驅物，包括硅酸鹽、硅氧烷(siloxane)、甲基硅酸鹽類(methylsilsequioxane,msq)、含氫硅酸鹽類(hydrogensilsequioxane,hsq)、msq/hsq、全氫硅氮烷(perhydrosilazane,psz)、全氫聚硅氮烷(perhydro-polysilazane,phps)、四乙氧基硅烷(tetraethoxysilane,teos)或甲硅烷基胺(silyl-amine)(例如，三甲硅烷基胺(trisilylamine,tsa))。這些流動式氧化硅材料形成于一多重操作步驟(multiple-operation)工藝。在沉積流動式膜層之后，進行固化并接著進行退火，以去除不需要的元素而形成氧化硅。當去除不需要的元素時，流動式膜層變得致密并收縮。在一些實施例中，導入多重退火工藝。流動式膜層進行一次以上的固化及退火。流動式膜層可摻雜硼及/或磷。

隔離絕緣層30先形成一厚膜層，使鰭結構埋入厚膜層內，接著下凹厚膜層，使鰭結構20的上部露出，如圖5所示。在下凹隔離絕緣層30期間去除掩模圖案14。

在一些實施例中，鰭結構自隔離絕緣層30的上表面起算的高度h1約在20nm至100nm的范圍，而在其他實施例中，約在30nm至50nm的范圍。在下凹隔離絕緣層30之后或之前，可進行一熱工藝(例如，退火工藝)以改善隔離絕緣層30的品質。在某些實施例中，可通過利用快速熱退火(rapidthermalannealing,rta)，在惰性氣體氛圍(例如，n2、ar或he氛圍)下以約900℃至1050℃的范圍溫度進行上述熱工藝約1.5秒至10秒。

在形成隔離絕緣層30之后，柵極結構42及44分別形成于鰭結構20-22及鰭結構24-25上方，如圖6a所示。圖6a對應于圖1a的x2-x2線，而圖6b對應于圖1a的x1-x1線。

如圖6a所示，柵極結構42及44延伸于x方向，而鰭結構20-22、24及25則延伸于y方向。柵極結構42對應于圖1a的第二柵極結構ga2，而柵極結構44對應于圖1a的第三柵極結構ga3。在一些實施例中，鰭結構23也位于柵極結構42下方。

在柵極結構42及44的制造中，一介電層及一多晶硅層形成于隔離絕緣層30及露出的鰭結構上方，且進行圖案化操作步驟，以得到柵極結構(包括由多晶硅及一介電層所構成的柵極圖案)。在一些實施例中，通過利用硬式掩模進行多晶硅層圖案化，且硬式掩模余留于柵極圖案上。硬式掩模包括由絕緣材料所構成的一或多個膜層。

在一些實施例中，柵極結構42的介電層可包括一或多層的氧化硅、氮化硅、氮氧化硅或高介電常數(shù)介電材料。在一些實施例中，柵極結構42的介電層的厚度約在2nm至20nm的范圍，且在其他實施例中約在2nm至10nm的范圍。在一些實施例中，多晶硅層可通過cvd形成。

在一些實施例中，采用柵極取代技術。在上述情形中，柵極結構為虛置柵極結構，其會于后續(xù)中去除。

再者，側壁間隙壁(未繪示)形成于柵極結構與露出的鰭結構兩者的側壁。側壁間隙壁包括一或多層的絕緣材料，例如sio2、sin、sion、siocn或sicn，其通過cvd、pvd、ald或電子束蒸鍍或其他適合工藝形成。一低介電常數(shù)介電材料層可用于側壁間隙壁。側壁間隙壁的制作是通過形成由絕緣材料所構成的一毯覆層，并進行異向性蝕刻。在一實施例中，側壁間隙壁由氮化硅基材料所構成，例如sin、sion、siocn或sicn。

接著，如圖7所示，第一保護層50覆蓋鰭結構22及23。第一保護層50由介電材料(包括氮化硅基材料，例如sin、sion、siocn或sicn)所構成。在一實施例中，使用sin作為第一保護層50。第一保護層50是通過cvd、pvd、ald、電子束蒸鍍或其他適合的工藝進行絕緣膜層沉積，并利用微影及蝕刻工藝進行絕緣膜層圖案化而形成。

接著，如圖8所示，第一外延源極/漏極結構61、62、64及65分別形成于鰭結構20、21、24及25上方。在一些實施例中，如圖9所示，第一外延源極/漏極結構61及62并接成一并接外延s/d結構63，而第一外延s/d結構64及65并接成一并接外延s/d結構66。在本公開的一實施例中，第一外延s/d結構61及62或第一外延s/d結構64及65并未并接成一并接外延s/d結構。

第一外延s/d結構可由一或多層的半導體材料(具有不同于鰭結構(通道區(qū))的晶格常數(shù))所構成。當鰭結構由si所構成，第一外延s/d結構61、62、64及65包括用于n型finfet的sip、sic或sicp。在此實施例中，采用sip。在一些實施例中，sip層中p(磷)的含量約在5至20原子百分比的范圍，且在其他實施例中，約在10至15原子百分比的范圍。外延源極/漏極結構是外延形成于鰭結構的上部而具有結晶體結構。由于基底的結晶取向(crystalorientation)形成于鰭結構內(例如，(100)面)，因此第一外延源極/漏極結構61、62、64及65橫向成長且具有類方塊(diamond-like)形狀。

在形成第一外延源極/漏極結構之后，外延蓋層101及103形成于第一外延源極/漏極結構63及66上，如圖9所示。外延蓋層101及103包括用于n型finfet的sic或sicp。在此實施例中，采用sic。在一些實施例中，sic層或sicp層中c(碳)的含量約在0.5至5原子百分比的范圍，且在其他實施例中，約在1至3原子百分比的范圍。在一些實施例中，外延蓋層101及103的厚度約在0.5nm至5nm的范圍，且在其他實施例中約在1nm至3nm的范圍。

第一外延源極/漏極結構及外延蓋層可利用含si氣體(例如，sih4、si2h6或sicl2h2)、含c氣體(例如，ch4、c2h6)及摻雜氣體(例如，ph3)，且約在600℃至800℃的溫度范圍及約在80torr至150torr的壓力范圍下進行生長。

在形成外延蓋層101及103之后，去除第一保護層50，且以第二保護層55及56覆蓋被外延蓋層101及103所覆蓋的第一外延s/d結構63及66上，如圖10所示。第二保護層55及56由相似于第一保護層50的材料所構成。

第二保護層55及56的制作是通過在去除第一保護層50之后或不去除第一保護層50時形成一介電層(例如，sin)，并進行一圖案化操作步驟(包括微影及蝕刻工藝)，以打開沉積于p行通道區(qū)(包括鰭結構22及23)上方的介電層。

圖10繪示出一范例，其中進行微影工藝的掩模對準，其實質上無掩模對準誤差。然而，在一些實施例中，微影工藝的掩模對準誤差造成形成于鰭結構24上方一部分的外延蓋層103露出于第二保護層56，如圖11所示。特別的是當用于p型通道fet的鰭結構23與用于n型通道fet的鰭結構24之間的距離變得較小時，掩模對準誤差變得更有機會造成外延蓋層(例如，用于n型通道fet的一部分s/d結構)露出于第二保護層。

在形成第二保護層55及56之后，第二外延源極/漏極結構72及74分別形成于鰭結構22及23上方。在一些實施例中，如圖11所示，第二外延源極/漏極結構72及74并未并接。在其他實施例中，第二外延源極/漏極結構72及74并接成一包括孔洞的并接外延s/d結構。

第二源極/漏極結構可由一或多層的半導體材料(具有不同于鰭結構(通道區(qū))的晶格常數(shù))所構成。當鰭結構由si所構成，第二外延源極/漏極結構72及74包括用于p型finfet的sige或ge。在一些實施例中，sige中ge(鍺)的濃度約在10至90原子百分比的范圍，且在其他實施例中，約在30至60原子百分比的范圍。第二外延源極/漏極結構是外延形成于鰭結構的上部而具有結晶體結構。由于基底的結晶取向形成于鰭結構內(例如，(100)面)，因此第二外延源極/漏極結構72及74橫向成長且具有類方塊形狀。

第二外延源極/漏極結構可利用含si氣體(例如，sih4、si2h6或sicl2h2)及/或含ge氣體(例如，geh4、ge2h6或gecl2h2)，且約在600℃至800℃的溫度范圍及約在80torr至150torr的壓力范圍下進行生長。

如圖12所示，部分的由sic所構成的外延蓋層103暴露于含ge來源氣體，用以成長第二外延s/d結構。然而，ge或sige并未沉積于sic的表面。在一些實施例中，余留微量的ge，但由二次離子質譜儀(secondaryionmassspectroscopy,sims)所測量到的ge總量少于10×10¹⁴atoms/cm³。若第一外延s/d結構64的表面未覆蓋sic外延蓋層，由ge或sige所構成的膜層73則會形成于sip第一外延s/d結構64上方，如圖13所示，而產生一額外接面電容或在n型通道fet內引起缺陷噪聲(defectnoise)。

在形成第二外延s/d結構之后，可通過濕蝕刻去除第二保護層55，接著一第一內層介電(interlayerdielectric,ild)層80形成于覆蓋外延蓋層101及103的并接外延s/d結構63及66以及第二外延s/d結構72及74上方。

第一ild層80包括一或多層的絕緣材料，例如sio2、sion或sioc或一低介電常數(shù)介電材料。在一實施例中，sio2用于第一ild層80。在一些實施例中，在形成第一ild層80之前，形成一接觸窗蝕刻停止層(未繪示)，其包括一或多層的絕緣材料，例如sin、sion、siocn或sicn

接著，通過利用微影操作步驟及蝕刻操作步驟，形成接觸開口82及84于第一ild層80內，如圖14所示。

隨后，填入一導電材料于一接觸開口82及84，以形成條型接觸窗92及94，如圖15所示。條型接觸窗92及94分別對應于圖1a中的條型接觸窗md2及md6。通過形成一厚導電材料層于圖14的結構上方并進行一平坦化操作步驟(例如，一回蝕刻工藝及一cmp工藝)而形成條型接觸窗92及94。條型接觸窗可包括一單層或多層結構且由任何合適的金屬所構成，例如co、w、ti、ta、cu、al及/或ni及/或其氮化物。再者，在一些實施例中，在導電材料形成于接觸開口內之前，若未在形成第一ild層80之前形成一硅化物層，將其形成于第一及第二外延s/d結構上方。

在一些實施例中，在形成第一ild層80之后且在形成接觸開口82及84之前，通過柵極取代技術形成金屬柵極結構(未繪示)。在一些實施例中，一硅化物層形成于外延蓋層101及103及/或第二外延s/d結構72及74上方。硅化物層可包括一或多個wsi、tisi、tasi、cosi、mosi或nisi。可在形成接觸開口82及84之后或形成第一ild層80之前形成硅化物層。

在形成條型接觸窗92及94之后，進一步進行cmos工藝，以形成各種不同的特征部件，諸如額外的內層介電層、接觸窗/介層窗、內連接金屬層及鈍化護層等等。

圖16繪示出根據(jù)本公開一實施例的第二sram單元的剖面示意圖。圖16對應于形成條型接觸窗96及98之后的圖1b的x3-x3線。鰭結構26、27、28及29分別對應于圖1b中的鰭結構f7、f8、f9及f10，而條型接觸窗96及98分別對應于圖1b中的條型接觸窗md10及md14。

用于第二sram單元的圖16的結構的制造可實質上相同于用于第一sram單元的圖15的結構的制造。

在圖16中，用于n型finfet的第三外延s/d結構67及68分別形成于鰭結構26及29上，而用于p型finfet的第四外延s/d結構76及78分別形成于鰭結構27及28上。外延蓋層105及107形成于第三外延s/d結構67及68上方。

第三外延s/d結構與先前實施例的第一外延s/d結構同時形成，而第四外延s/d結構與先前實施例的第二外延s/d結構同時形成。外延蓋層105及107與先前實施例的外延蓋層101及103同時形成。

在形成條型接觸窗96及98之后，進一步進行cmos工藝，以形成各種不同的特征部件，諸如額外的內層介電層、接觸窗/介層窗、內連接金屬層及鈍化護層等等。

圖17至圖18繪示出根據(jù)本公開另一實施例的制造步驟于不同階段的剖面示意圖。在此實施例中，在形成如圖6a及圖6b所示的柵極結構42及44之后，下凹(蝕刻)鰭結構20-25的上部至切齊或低于隔離絕緣層30的上表面，如圖17所示。在其他實施例中，下凹的鰭結構20-25的上部高于隔離絕緣層30的上表面。

在下凹鰭結構20-25之后，在用于包括鰭結構22及23的p型通道fet的區(qū)域覆蓋第一保護層50，并形成第一外延s/d結構61-66，如圖18所示。

在一些實施例中，用于n型通道fet的鰭結構20、21、24及25的下凹蝕刻與用于p型通道fet的鰭結構22及23的下凹蝕刻分開進行。在某些實施例中，在形成第一外延s/d結構及外延蓋層之后，下凹用于p型通道fet的鰭結構22及23并形成第二外延s/d結構。鰭結構20、21、24及25的下凹蝕刻量可相同或不同于鰭結構22及23的下凹蝕刻量。

圖19至圖20繪示出根據(jù)本公開另一實施例的制造步驟于不同階段的剖面示意圖。

在前述實施例中，覆蓋外延蓋層101及103的并接外延s/d結構63及66在外延成長第二外延s/d結構期間覆蓋了第二保護層55及56。然而，在此實施例中，覆蓋外延蓋層101及103的并接外延s/d結構63及66在外延成長第二外延s/d結構期間并未覆蓋第二保護層55及56。如圖19所示，在形成外延蓋層101及103之后，去除第一保護層50。接著，在未使用第二保護層55及56下，進行第二外延s/d結構72及74的外延成長，如圖20所示。如先前所述，ge或sige并未形成于sic外延蓋層101及103。

在前述實施例中，說明了第一sram單元及第二sram單元的制造步驟及結構。然而，以上所述的制造步驟及結構可應用于其他半導體電路，例如邏輯電路，其中p型通道fet與n型通道fet彼此靠近排置。

在本公開中，由于第一外延s/d結構(例如由sip所構成)覆蓋了外延蓋層(例如由sic所構成)，因此即使因掩模對準誤差而使一部分的第一外延s/d結構露出于第一保護層，還是沒有ge或sige沉積于sic外延蓋層上。因此，可避免ge或sige層所產生的額外接面電容或降低在n型通道fet內的缺陷噪聲。再者，也可縮短p型通道fet與n型通道fet之間的距離。

可以理解的是此處并未述及所有優(yōu)點，且沒有特定的優(yōu)點是所有實施例或范例所需的，且其他實施例或范例可提供不同的優(yōu)點。

根據(jù)本公開的一型態(tài)，在一種半導體裝置的制造方法中形成用于n型通道鰭式場效晶體管(finfet)的一第一鰭結構于一基底上方。形成一隔離絕緣層于基底上方，使第一鰭結構的上部突出于隔離絕緣層。形成一柵極結構于一部分的第一鰭結構的上部上方。形成一第一外延源極/漏極(s/d)結構于未覆蓋柵極結構的第一鰭結構上方。形成一外延蓋層于第一外延s/d結構上方。第一外延s/d結構包括sip，而外延蓋層包括sic，且其碳濃度在0.5至5原子百分比的范圍。

根據(jù)本公開的另一型態(tài)，在一種半導體裝置的制造方法中形成用于n型通道鰭式場效晶體管(finfet)的一第一鰭結構及用于p型通道finfet的一第二鰭結構于一基底上方。形成一隔離絕緣層于基底上方，使第一鰭結構的上部及第二鰭結構的上部突出于隔離絕緣層。形成一第一柵極結構于一部分的第一鰭結構的上部上方及形成一第二柵極結構于一部分的第二鰭結構的上部上方。形成一第一外延源極/漏極(s/d)結構于未覆蓋第一柵極結構的第一鰭結構上方。形成一外延蓋層于第一外延s/d結構上方。形成一第二外延s/d結構于未覆蓋第二柵極結構的第二鰭結構上方。第一外延s/d結構包括sip，而外延蓋層包括sic，且其碳濃度在0.5至5原子百分比的范圍。

根據(jù)本公開的另一型態(tài)，一種半導體裝置，包括︰一第一鰭結構，位于一基底上方；一隔離絕緣層，位于基底上方，使第一鰭結構的上部突出于隔離絕緣層；一柵極結構，設置于一部分的第一鰭結構的上部上方；一第一外延源極/漏極(s/d)結構，設置于未覆蓋柵極結構的第一鰭結構上方；以及一外延蓋層，形成于第一外延s/d結構上方。第一外延s/d結構包括sip，而外延蓋層包括sic，且其碳濃度在0.5至5原子百分比的范圍。

以上概略說明了本發(fā)明數(shù)個實施例的特征，使本領域技術人員對于本公開的型態(tài)可更為容易理解。任何本領域技術人員應了解到可輕易利用本公開作為其它工藝或結構的變更或設計基礎，以進行相同于此處所述實施例的目的及/或獲得相同的優(yōu)點。任何本領域技術人員也可理解與上述等同的結構并未脫離本公開的精神和保護范圍內，且可在不脫離本公開的精神和范圍內，當可作更動、替代與潤飾。