本發(fā)明涉及互連結構和其制造方法以及半導體器件。

背景技術：

半導體集成電路(IC)產(chǎn)業(yè)經(jīng)歷了快速增長。確實地，現(xiàn)代集成電路由諸如晶體管和電容器的上百萬有源器件組成。IC材料和設計的技術進步產(chǎn)生了多代IC，其中，每代都具有比上一代更小且更復雜的電路。初始地，這些器件彼此隔離，但是稍后通過多個金屬層互連在一起以形成功能電路。由于IC變得越來越復雜，互連結構也變得越來越復雜，導致金屬層的數(shù)量增加。

互連結構可以包括諸如金屬線(引線)的橫向互連和諸如導電通孔和接觸件的豎直互連。然而，復雜互連件限制現(xiàn)代集成電路的性能和密度。

技術實現(xiàn)要素：

本發(fā)明的實施例提供了一種半導體器件，包括：半導體襯底，包括接觸區(qū)域；硅化物，存在于所述接觸區(qū)域上；介電層，存在于所述半導體襯底上，所述介電層包括暴露出所述接觸區(qū)域的部分的開口；導體，存在于所述開口中；阻擋層，存在于所述導體和所述介電層之間；以及金屬層，存在于所述阻擋層和所述介電層之間，其中，所述硅化物的Si濃度沿著所述硅化物的高度而變化。

本發(fā)明的另一實施例提供了一種互連結構，包括：硅化物；導體；阻擋層，存在于所述導體的側壁上和存在于所述硅化物和所述導體之間；以及金屬層，存在于所述阻擋層的側壁處，其中，所述硅化物的Si濃度沿著所述硅化物的高度而減小。

本發(fā)明的又一實施例提供了一種制造互連結構的方法，所述方法包括：在介電層中形成開口以暴露出接觸區(qū)域的部分；在所述開口的側壁上和所述接觸區(qū)域上形成金屬層；在所述金屬層上形成阻擋層；以及在所述金屬層上形成所述阻擋層之后，實施退火工藝以在所述阻擋層和所述接觸區(qū)域之間形成硅化物。

附圖說明

當結合附圖進行閱讀時，根據(jù)下面詳細的描述可以更好地理解本發(fā)明的實施例。應該強調(diào)的是，根據(jù)工業(yè)中的標準實踐，對各種部件沒有按比例繪制并且僅僅用于說明的目的。實際上，為了清楚的討論，各種部件的尺寸可以被任意增大或縮小。

圖1A至圖1E是根據(jù)本發(fā)明的一些實施例的用于在各個階段中制造FinFET器件的方法的示意性斜視圖。

圖2A至圖2G是制造FinFET器件中的互連結構的方法的局部截面圖。

圖3A至圖3F是根據(jù)本發(fā)明的一些實施例的用于在各個階段中制造半導體器件的方法的示意性斜視圖。

圖4是根據(jù)本發(fā)明的一些其它實施例的互連結構的局部截面圖。

具體實施方式

以下公開內(nèi)容提供了許多用于實現(xiàn)所提供主題的不同特征的不同實施例或實例。下面描述了組件和布置的具體實例以簡化本發(fā)明。當然，這些僅僅是實例，而不旨在限制本發(fā)明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件形成為直接接觸的實施例，并且也可以包括在第一部件和第二部件之間可以形成額外的部件，從而使得第一部件和第二部件可以不直接接觸的實施例。此外，本發(fā)明可在各個實例中重復參考標號和/或字母。該重復是為了簡單和清楚的目的，并且其本身不指示所討論的各個實施例和/或配置之間的關系。

而且，為便于描述，在此可以使用諸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空間相對術語，以便于描述如圖所示的一個元件或部件與另一個(或另一些)元件或部件的關系。除了圖中所示的方位外，空間相對術語旨在包括器件在使用或操作中的不同方位。裝置可以以其他方式定向(旋轉90度或在其他方位上)，而在此使用的空間相對描述符可以同樣地作相應的解釋。

隨著半導體器件尺寸持續(xù)縮小，滿足導電性需求和多個金屬制造中的可靠性已經(jīng)變得越來越難。例如，包括金屬線和將來自集成電路(IC)器件的不同層的金屬線互連的導電通孔的互連結構的形成一般需要低電阻而且需要阻擋層以阻止導電通孔中的導電金屬擴散至ILD層內(nèi)。為了降低IC器件中的RC延遲，阻擋層還起到控制互連件的電阻率的作用。本發(fā)明涉及一種減小諸如FinFET器件的半導體器件中的互連結構的電阻的方法。

圖1A至圖1E是根據(jù)本發(fā)明的一些實施例的用于在各個階段中制造FinFET器件的方法的示意性斜視圖。參考圖1A。提供襯底110。例如，在一些實施例中，襯底110可以是半導體材料并且可以包括已知的結構，包括梯度層或掩埋氧化物。在一些實施例中，襯底110包括可以是未摻雜或摻雜(如，p型、n型或它們的組合)的塊狀硅?？梢允褂眠m合于半導體器件形成的其他的材料。諸如鍺、石英、藍寶石和玻璃的其他的材料可以可選地用于襯底110?？蛇x地，硅襯底110可以是絕緣體上半導體(SOI)襯底的有源層或諸如形成在塊狀硅層上的硅鍺層的多層結構。

多個p阱區(qū)域116和多個n阱區(qū)域112形成在襯底110中。一個n阱區(qū)域112形成在兩個p阱區(qū)域116之間。p阱區(qū)域116注入有P摻雜劑材料，諸如硼離子，并且n阱區(qū)域112注入有N摻雜劑材料，諸如砷離子。在p阱區(qū)域116的注入期間，n阱區(qū)域112覆蓋有掩模(諸如光刻膠)，并且在n阱區(qū)域112的注入期間，p阱區(qū)域116覆蓋有掩模(諸如光刻膠)。

多個半導體鰭122、124形成在襯底110上。半導體鰭124形成在p阱區(qū)域116上，并且半導體鰭122形成在n阱區(qū)域112上。在一些實施例中，半導體鰭122、124包括硅。應該注意的是圖1A中的半導體鰭122、124的數(shù)量是說明性的，并不應當限制本發(fā)明的保護范圍。本領域的技術人員可以根據(jù)實際情況選擇合適的半導體鰭122、124的數(shù)量。

例如，可以通過使用光刻技術圖案化和蝕刻襯底110來形成半導體鰭122、124。在一些實施例中，在襯底110上方沉積光刻膠材料層(未示出)。根據(jù)所需圖案(這里為半導體鰭122、124)輻照(曝光)并顯影光刻膠材料層，從而去除光刻膠材料的一部分。剩余的光刻膠材料保護下面的材料免受隨后的工藝步驟(諸如蝕刻)的影響。應該注意，也可以在蝕刻工藝中使用諸如氧化物或氮化硅掩模的其他的掩模。

多個隔離結構130形成在襯底110上。作為圍繞半導體鰭122、124的淺溝槽隔離(STI)的隔離結構130可以通過采用正硅酸乙酯(TEOS)和氧氣為前體的化學氣相沉積(CVD)技術來形成。在又一些其他的實施例中，隔離結構130是SOI晶圓的絕緣層。

參考圖1B。至少一個偽柵極142形成在半導體鰭122、124的部分上，并暴露半導體鰭122、124的另外部分。偽柵極142可以形成為橫越多個半導體鰭122、124。

如圖1C所示，多個柵極間隔件140形成在襯底110上方并且沿著偽柵極142的側部。在一些實施例中，柵極間隔件140可以包括氧化硅、氮化硅、氮氧化硅或其他合適的材料。柵極間隔件140可以包括單層或多層結構。柵極間隔件140的毯式層可以通過CVD、PVD、ALD或其他合適的技術來形成。然后，對毯式層執(zhí)行各向異性蝕刻以在偽柵極142的兩側上形成一對柵極間隔件140。在一些實施例中，柵極間隔件140用于偏移隨后形成的摻雜區(qū)域，諸如源極/漏極區(qū)域。柵極間隔件140還可以用于設計或改變源極/漏極區(qū)域(結)輪廓。

參考圖1C。部分地去除(或部分地開溝)半導體鰭122、124的由偽柵極142和柵極間隔件142暴露的部分以在半導體鰭122、124中形成溝槽R。在一些實施例中，溝槽R形成有作為其上部的介電鰭側壁結構125。在一些實施例中，溝槽R的側壁基本相互平行并且相互垂直平行。在一些其它的實施例中，溝槽R形成有非垂直平行的輪廓。

在圖1C中，半導體鰭122包括至少一個溝槽部分122r和至少一個溝道部分122c。溝槽R形成在溝槽部分122r上，并且偽柵極142覆蓋溝道部分122c。半導體鰭124包括至少一個溝槽部分124r和至少一個溝道部分124c。溝槽R形成在溝槽部分124r上，并且偽柵極142覆蓋溝道部分124c。

開溝工藝可以包括干蝕刻工藝、濕蝕刻工藝和/或它們的組合。開溝工藝還可以包括選擇性濕蝕刻或選擇性干蝕刻。濕蝕刻溶液包括四甲基氫氧化銨(TMAH)、HF/HNO₃/CH₃COOH溶液、或其他合適溶液。干蝕刻和濕蝕刻工藝具有可以調(diào)整的蝕刻參數(shù)，諸如所使用的蝕刻劑、蝕刻溫度、蝕刻溶液濃度、蝕刻壓力、源功率、RF偏置電壓、RF偏置功率、蝕刻劑流量和其他合適的參數(shù)。例如，濕蝕刻液可以包括NH₄OH、KOH(氫氧化鉀)、HF(氫氟酸)、TMAH(四甲基氫氧化銨)、其他合適的濕蝕刻溶液或它們的組合。干蝕刻工藝包括使用氯基化學物質的偏置的等離子體蝕刻工藝。其他干蝕刻劑氣體包括CF₄、NF₃、SF₆、和He。也可以使用諸如DRIE(深反應離子蝕刻)的機制各向異性地實施干蝕刻。

參考圖1D。多個外延結構160分別形成在半導體鰭124的溝槽R中，并且多個外延結構150分別形成在半導體鰭122的溝槽R中。外延結構160與鄰近的外延結構150分離。外延結構150和160從溝槽R突出。外延結構160可以是n型外延結構，且外延結構150可以是p型外延結構?？梢允褂靡粋€或多個外延或外延的(epi)工藝來形成外延結構150和160，從而使得可以在半導體鰭122、124上以晶體狀態(tài)形成Si部件、SiGe部件和/或其他合適的部件。在一些實施例中，外延結構150和160的晶格常數(shù)不同于半導體鰭122、124的晶格常數(shù)，并且外延結構150和160被應變或受到應力以使SRAM器件實現(xiàn)載流子遷移以及提高器件的性能。外延結構150和160可以包括：諸如鍺(Ge)或硅(Si)的半導體材料；諸如砷化鎵(GaAs)、砷化鋁鎵(AlGaAs)、硅鍺(SiGe)、碳化硅(SiC)、磷砷化鎵(GaAsP)的化合物半導體材料。

在一些實施例中，在不同的外延工藝中形成外延結構150和160。外延結構160可以包括SiP、SiC、SiPC、Si、III-V族化合物半導體材料或它們的組合，并且外延結構150可以包括SiGe、SiGeC、Ge、Si、III-V族化合物半導體材料或它們的組合。在外延結構160的形成期間，可以隨著外延的進行來摻雜諸如磷或砷的n型雜質。例如，當外延結構160包括SiC或Si時，摻雜n型雜質。此外，在外延結構150的形成期間，可以隨著外延的進行來摻雜諸如硼或BF2的p型雜質。例如，當外延結構150包括SiGe時，摻雜p型雜質。外延工藝包括CVD沉積技術(例如，氣相外延(VPE)和/或超高真空CVD(UHV-CVD))、分子束外延，和/或其他合適的工藝。外延工藝可以使用氣體和/或液體前體，它們與半導體鰭122、124的組分(如，硅)相互作用。因此，可獲得應變的溝道以提高載流子遷移率和加強器件性能。外延結構150和160可以是原位摻雜的。如果外延結構150和160不是原位摻雜的，那么將執(zhí)行第二注入工藝(即，結注入工藝)以摻雜該外延結構150和160。可以執(zhí)行一個或多個退火工藝以激活外延結構150和160。退火工藝包括快速熱退火(RTA)和/或激光退火工藝。

在一些實施例中，外延結構150具有頂部和設置在頂部與襯底110之間的主體部分。頂部的寬度比主體部分的寬度寬。外延結構160具有頂部和設置在頂部與襯底110之間的主體部分。頂部的寬度比主體部分的寬度寬。外延結構150和160用作FinFET器件100的源極/漏極電極。

在一些實施例中，外延結構150和160具有不同的形狀。外延結構160的頂部可以具有存在于隔離結構130之上的至少一個基本上刻面表面，并且外延結構150的頂部可以具有存在于隔離結構130之上的至少一個非刻面(或圓形)表面，并且不在這方面對所要求的范圍進行限制。

參考圖1E。在形成外延結構150和160之后，去除偽柵極142，從而在柵極間隔件140之間形成溝槽。隔離結構130和半導體鰭122、124的一部分從溝槽暴露?？梢酝ㄟ^執(zhí)行一個或多個蝕刻工藝來去除偽柵極142。形成柵極堆疊件170并且填充溝槽。柵極堆疊件170包括柵電極和在柵電極和隔離結構130之間設置的柵極電介質?？梢酝ㄟ^諸如ALD工藝、CVD工藝、PVD工藝或濺射沉積工藝的沉積工藝分別地形成柵極電介質和柵電極。柵極電介質是由諸如氮化硅、氮氧化硅的介電材料、具有高介電常數(shù)(高k)的電介質和/或它們的組合制成的。在一些實施例中，柵電極是金屬電極。在一些實施例中，柵極堆疊件170還包括位于柵電極上的覆蓋層。

在制造FinFET器件100之后，形成互連結構以用于將FinFET器件的電極互連至其它器件。制造互連結構的細節(jié)在圖2A至圖2G中討論，其中，圖2A至圖2G是制造FinFET器件中的互連結構的方法的局部截面圖。

參考圖2A。在FinFET器件100上形成介電層220。介電層220覆蓋外延結構210和圍繞外延結構210的隔離結構。外延結構210可以是如圖1D所討論的外延結構150和160的任意一個。介電層220可以是層間電介質(ILD)和可以包含氧化物材料或低k材料。介電層220可以通過例如化學汽相沉積(CVD)處理步驟、旋涂處理步驟或它們的組合形成。提供介電層220以隔離在不同和/或相同的層上形成的導電部件。

參考圖2B。在介電層220中形成開口222。在一些實施例中，在介電層220中形成有多個開口。例如，開口222可以是接觸開口、通孔開口、單鑲嵌開口、雙鑲嵌開口、或它們的組合。例如，可以通過在介電層220上方形成圖案化的光刻膠層(未示出)且使用干蝕刻處理步驟以去除介電層220的部分以通過使用圖案化的光刻膠層(未示出)作為掩模限定開口222來形成開口222?？梢允褂酶鞣N合適的干蝕刻工藝。在干蝕刻處理步驟之后，通過例如光刻去除工藝去除圖案化的光刻膠層(未示出)。在形成開口222期間還去除了外延結構210的一些。

該外延結構210的一部分從開口222暴露。在形成開口222之后，選擇性地實施氧化物去除工藝以去除在暴露的外延結構210上存在的氧化物層。

參考圖2C。形成金屬層230以內(nèi)襯開口222的側壁和底部且位于介電層220上方。在一些實施例中，金屬層230可為金屬合金層。金屬層230包括在自對準硅化物(自對準多晶硅化物)技術中使用的金屬，諸如鈦(Ti)、鈷(Co)、鎳(Ni)、鉑(Pt)、或鎢(W)。通過諸如CVD工藝、PVD工藝或濺射沉積工藝的沉積工藝形成金屬層230。

參考圖2D。在金屬層230上形成阻擋層240。阻擋層240可以用作防止隨后形成的導體擴散至下面的介電層220內(nèi)的阻擋件。在一些實施例中，阻擋層240包括鉭(Ta)、鈦(Ti)等。在一些實施例中，阻擋層240具有約10埃至約250埃的厚度。在一些實施例中，金屬層230和阻擋層240的組合厚度小于約120埃以防止在隨后的開口填充工藝期間的間隙填充問題。通過使用PVD、CVD、PECVD、LPCVD、或其它眾所周知的沉積技術沉積阻擋層240。

參考圖2E。實施退火工藝以在外延結構210上形成硅化物250。利用退火工藝以將非晶硅化物轉化至低電阻多晶相。有時使用自對準多晶硅化物工藝以形成至源極和漏極區(qū)域的硅化物接觸件以解決臨界尺寸容差的問題。在一些實施例中，金屬層是鈦層且被退火以變成硅化鈦250。實施退火工藝以形成富Ti相，且硅化鈦的厚度在從30埃至160埃的范圍內(nèi)。在一些實施例中，由于外延結構210是n型外延結構，硅化鈦250可以是TiSi₂。在一些實施例中，由于外延結構210是p型外延結構，硅化鈦250可以是TiSiGe。

使用n型源極和漏極區(qū)域作為實例，當鈦和硅接觸且在500℃以上的溫度下加熱，更高的電阻率C49-TiSi₂相轉移至較低的電阻率C54-TiSi₂相。C49-TiSi₂相具有每個晶胞帶有12個原子的正交底心結構和60-90μΩ-cm的電阻率。C54-TiSi₂相具有每個晶胞帶有24個原子的正交面心結構和比C49-TiSi₂相顯著較低的電阻率(12-20μΩ-cm)。

在小于700℃的退火溫度下和小于120秒的退火持續(xù)時間內(nèi)實施退火工藝。結果，由于僅有外延結構210的頂部擴撒至金屬層230內(nèi)，Si濃度(用于n型源極或漏極區(qū)域)或Si和Ge濃度(用于p型源極或漏極區(qū)域)隨著硅化物高度的增大而減小。換言之，在硅化鈦250的頂部處(例如，遠離外延結構210)的Si濃度或Si和Ge濃度小于在硅化鈦250的底部處(例如，接近外延結構210)的Si濃度或Si和Ge濃度。在硅化鈦250和阻擋層240之間的界面處的硅化鈦250的Si濃度或Si和Ge濃度小于在硅化鈦250和外延結構210之間的界面處的Si濃度或Si和Ge濃度。

參考圖2F。在阻擋層240上方形成導體260以填充開口222。在一些實施例中，導體260形成為介電層220中的互連結構。在一些實施例中，通過諸如CVD工藝、PVD工藝或濺射沉積工藝的沉積工藝形成導體260。在一些實施例中，導體260包括鎢(W)或銅(Cu)。

金屬層230的底部與外延結構210反應且變?yōu)楣杌?50。因此，剩余的金屬層230存在于阻擋層240和開口222的側壁之間且不存在于硅化鈦250和阻擋層240之間。也就是，阻擋層240的底部與硅化鈦250直接接觸，從而減小了互連結構的接觸電阻。

參考圖2G。去除導體260的位于介電層220上方的部分。在一些實施例中，去除工藝是實施的化學機械拋光(CMP)工藝以去除導體260、阻擋層240和金屬層230的位于開口222外部的多余部分，從而暴露出介電層220的頂面和實現(xiàn)平坦化的表面。

前述互連結構不限制于用于具有外延結構的FinFET器件，還可以用于具有硅化物接觸件的任何合適的半導體器件。例如，前述互連結構可以用于例如納米線組件，如圖3A至圖3F論述的。

參考圖3A至圖3F。圖3A至圖3F是根據(jù)本發(fā)明的一些實施例的用于在各個階段中制造半導體器件的方法的示意性斜視圖。參考圖3A，該方法開始于絕緣體上半導體(SOI)結構310。SOI結構310包括半導體襯底312、埋氧層(BOX)314和SOI層316。在一些實施例中，SOI層316由諸如硅的半導體材料形成。BOX層314可以包括氧化硅、氮化硅或氮氧化硅。BOX層314存在于半導體襯底312和SOI層316之間。更詳細地，BOX層314可以存在于SOI層316下面和處在半導體襯底312的頂部處，以及可以通過注入高能摻雜劑至SOI結構310且然后退火結構以形成埋氧層來形成BOX層314。在一些其它實施例中，在SOI層316的形成之前，可以沉積或生長BOX層314。在又一些其它實施例中，可以使用晶圓接合技術形成SOI結構310，其中利用膠、粘合聚合物、或直接接合形成接合的晶圓對。

參考圖3B。圖案化SOI層316以形成焊盤322、324、326和328以及連接結構332和334。例如，可以通過使用諸如光刻和蝕刻的合適的工藝制造焊盤322、324、326和328以及連接結構332和334。連接結構332連接焊盤322和324。連接結構334連接焊盤326和328。換言之，連接結構332的至少一個可以具有位于其相對側上的分離的焊盤322和324，以及連接結構334的至少一個可以具有位于其相對側上的分離的焊盤326和328。

參考圖3C。部分地去除連接結構332和334以形成第一納米線342和第二納米線344。在一些實施例中，通過各向同性蝕刻工藝去除連接結構332和334的下部以及下面的BOX層314的部分，從而第一納米線342形成為在焊盤322和324之間懸置，且第二納米線344形成為在焊盤326和328之間懸置。各向同性蝕刻是一種不包括優(yōu)選方向的蝕刻的形式。各項同性蝕刻的一個實例是濕蝕刻。各項同性蝕刻工藝形成第一納米線342和第二納米線344懸置在其上方的底切區(qū)域。在一些實施例中，可以使用稀釋的氫氟酸(DHF)實施各項同性蝕刻。在各項同性蝕刻工藝之后，可以使第一納米線342和第二納米線344平滑以形成橢圓形(且在一些例子中，圓柱形)結構。在一些實施例中，可以通過退火工藝實施平滑工藝。例如，退火溫度的范圍可以從約600℃至約1000℃，且退火工藝中的氫氣壓力的范圍可以從約7torr至約600torr。

參考圖3D。橫越第一納米線342形成偽柵極材料層362，且橫越第二納米線344形成偽柵極材料層364。在偽柵極材料層362的相對側壁上形成間隔件352，并且在偽柵極材料層364的相對側壁上形成間隔件354。偽柵極材料層362和364可以是多晶硅。形成間隔件352和354的方法包括：形成介電層且然后實施蝕刻工藝以去除介電層的部分。

在間隔件352和354的形成之后，n型摻雜劑可以引入至第一納米線342的鄰近間隔件352的暴露部分從而形成n型源極/漏極延伸區(qū)域。相似地，p型摻雜劑可以引入至第二納米線344的鄰近間隔件354的暴露部分從而形成p型源極/漏極延伸區(qū)域。p型摻雜劑的實例包括但不限制于硼、鋁、鎵和銦。n型摻雜劑的實例包括但不限制于銻、砷和磷。

在一些實施例中，使用原位摻雜外延生長工藝和接下來的退火工藝在第一納米線342和第二納米線344中形成源極/漏極延伸區(qū)域以將來自原位摻雜的外延半導體材料的摻雜劑驅動至第一納米線342和第二納米線344內(nèi)以提供延伸區(qū)域。在一些實施例中，使用外延生長工藝形成原位摻雜的半導體材料?！霸粨诫s”意味著在沉積原位摻雜半導體材料的含半導體材料的外延生長工藝期間，將摻雜劑結合至原位摻雜半導體材料中。當控制化學反應物時，沉積原子到達第一納米線342和第二納米線344以及焊盤322、324、326和328的表面處以足夠的能量在表面上四處運動且使它們自己向著沉積表面的原子的晶體布置定向。外延生長加厚焊盤322、324、326和328以及第一納米線342和第二納米線344的未被偽柵極材料層362和364以及間隔件352和354覆蓋的部分。

之后，可以對焊盤322、324、326和328實施離子注入以形成深源極/漏極區(qū)域。可以使用離子注入形成深源極/漏極區(qū)域。在提供深源極/漏極區(qū)域的離子注入期間，其中注入是不期望的器件的部分可以由諸如光刻膠掩模的掩模保護。焊盤322和324的深源極/漏極區(qū)域具有與第一納米線342中的源極/漏極延伸區(qū)域相同的導電性摻雜劑，諸如n型摻雜劑，但是焊盤322和324中的深源極/漏極區(qū)域具有與第一納米線342中的源極/漏極延伸區(qū)域相比更大的摻雜劑濃度。相似地，焊盤326和328的深源極/漏極區(qū)域具有與第二納米線344中的源極/漏極延伸區(qū)域相同的導電性摻雜劑，諸如p型摻雜劑，但是焊盤326和328中的深源極/漏極區(qū)域具有與第二納米線344中的源極/漏極延伸區(qū)域相比更大的摻雜劑濃度。

參考圖3E。形成層間介電(ILD)層370以覆蓋偽柵極材料層、第一納米線342和第二納米線344。ILD層370可以包括氧化硅、氮化硅、氮氧化硅、碳化硅、低介電常數(shù)介電材料或它們的組合。ILD層370可以通過諸如CVD工藝的沉積工藝形成。之后，去除ILD層370的部分以暴露處偽柵極材料層的頂面。去除步驟可以包括實施化學機械拋光(CMP)工藝。通過使用諸如濕蝕刻的合適的工藝進一步去除偽柵極材料層。在偽柵極材料層的去除之后，在間隔件352之間形成第一溝槽382，且在間隔件354之間形成第二溝槽384，并且第一溝槽382和第二溝槽384通過間隔件352、354和ILD層370彼此空間地隔離。

參考圖3F。柵極堆疊件390和392形成且填充溝槽382和384。柵極堆疊件390和392分別地包括包裹納米線的柵極電介質、包裹柵極電介質的柵電極、以及包裹柵電極的覆蓋層。

在形成半導體器件300之后，在ILD層370中形成多個互連結構以連接至焊盤322、324、326和328。在圖4中示出互連結構和焊盤的截面圖。

如圖4所示，互連結構400形成在ILD層370中且與焊盤320接觸。焊盤320可以是如圖3F所示的焊盤322、324、326和328中的任意一個。互連結構400包括金屬層410、硅化物420、阻擋層430、和導體440。制造互連結構400的細節(jié)基本上與圖2A至圖2G中描述的方法相同。金屬層410沉積在ILD層370的開口中，且金屬層的底部與焊盤320反應且變成硅化物420。金屬層410存在于阻擋層430和ILD370的側壁之間且不存在于阻擋層430和硅化物420之間。阻擋層430與硅化物420直接接觸。形成填充開口的導體440。

在沉積金屬層和阻擋層之后，實施自對準多晶硅化物的退火工藝。金屬層的底部與源極或漏極區(qū)域接觸和反應且在退火工藝期間變成金屬硅化物。結果，金屬層存在于阻擋層和開口的側壁之間且不存在于阻擋層和硅化物之間。阻擋層與硅化物直接接觸，從而減小了互連結構的接觸電阻。

根據(jù)本發(fā)明的一些實施例，一種半導體器件包括：包括接觸區(qū)域的半導體襯底；在接觸區(qū)域上存在的硅化物；在半導體襯底上存在的介電層，介電層包括暴露出接觸區(qū)域的部分的開口；在開口中存在的導體；在導體和介電層之間存在的阻擋層；以及在阻擋層和介電層之間存在的金屬層，其中，硅化物的Si濃度沿著硅化物的高度而變化。

在上述半導體器件中，其中，所述金屬層存在于所述阻擋層和所述介電層之間且不存在于所述阻擋層和所述硅化物之間。

在上述半導體器件中，其中，所述Si濃度沿著所述硅化物的高度而減小。

在上述半導體器件中，其中，在所述硅化物和所述阻擋層之間的界面處的所述Si濃度小于在所述硅化物和所述接觸區(qū)域之間的界面處的Si濃度。

在上述半導體器件中，其中，所述硅化物的材料包括TiSi。

在上述半導體器件中，其中，所述硅化物的材料包括TiSiGe，且如所述Si濃度，Ge濃度沿著所述硅化物的高度而變化。

在上述半導體器件中，其中，所述接觸區(qū)域是外延結構。

在上述半導體器件中，其中，所述接觸區(qū)域是半導體焊盤。

根據(jù)本發(fā)明的一些實施例，一種互連結構，包括硅化物、導體、硅化物和導體之間存在的阻擋層、以及阻擋層的側壁處存在的金屬層，其中，硅化物的Si濃度沿著硅化物的高度而減小。

在上述互連結構中，其中，所述金屬層不存在于所述阻擋層和所述硅化物之間。

在上述互連結構中，其中，所述金屬層包括Ti、Co、Ni、Pt或W。

在上述互連結構中，其中，所述阻擋層包括Ta或Ti。

在上述互連結構中，其中，所述硅化物的底部處的Si濃度小于所述硅化物的頂部處的Si濃度。

在上述互連結構中，其中，所述阻擋層與所述硅化物直接接觸。

在上述互連結構中，其中，所述導體包括W或Cu。

根據(jù)本發(fā)明的一些實施例，一種制造互連結構的方法，包括：在介電層中形成開口以暴露出接觸區(qū)域的部分；在開口的側壁上和接觸區(qū)域上形成金屬層；在金屬層上形成阻擋層；以及在金屬層上形成阻擋層之后實施退火工藝以在阻擋層和接觸區(qū)域之間形成硅化物。

在上述方法中，其中，所述接觸區(qū)域包括硅。

在上述方法中，其中，所述金屬層的位于所述阻擋層和所述接觸區(qū)域之間的部分與所述接觸區(qū)域反應，從而所述金屬層不存在于所述阻擋層和所述硅化物之間。

在上述方法中，其中，通過實施沉積工藝分別地形成所述金屬層和所述阻擋層。

在上述方法中，還包括：形成填充所述開口的導體。

上面概述了若干實施例的部件、使得本領域技術人員可以更好地理解本發(fā)明的方面。本領域技術人員應該理解，他們可以容易地使用本發(fā)明作為基礎來設計或修改用于實現(xiàn)與在此所介紹實施例相同的目的和/或實現(xiàn)相同優(yōu)勢的其他工藝和結構。本領域技術人員也應該意識到，這種等同構造并不背離本發(fā)明的精神和范圍、并且在不背離本發(fā)明的精神和范圍的情況下，在此他們可以做出多種變化、替換以及改變。