此處以引用的方式將包括說明書、附圖以及摘要的、2015年8月28日提交的日本專利申請No.2015-169751的公開整體并入。

技術領域

本發(fā)明涉及一種半導體器件，該半導體器件可以適當用作例如包括被供應不同電源電勢的兩個電路的半導體器件。

背景技術：

在設置有產(chǎn)生用于功率半導體元件的控制信號的控制電路的半導體器件中，在該控制電路(第一控制電路)與功率半導體元件之間，提供另一控制電路(第二控制電路)，以向功率半導體元件輸入控制信號。到第二控制電路的電源電勢通常等于或低于到功率半導體元件的電源電勢且高于到第一控制電路的電源電勢。供應有較低電源電勢的控制電路和供應有較高電源電勢的控制電路通過使用pn結的隔離區(qū)域彼此電隔離。

在供應有較低電源電勢的控制電路與供應有較高電源電勢的控制電路之間，提供用于使電壓電平移位的電平移位電路，以傳輸控制信號。電平移位電路具有電平移位器，該電平移位器由作為將供應有較低電源電勢的控制電路耦合到供應有較高電源電勢的控制電路的耦合晶體管的MOSFET(金屬氧化物半導體場效應晶體管)制成。

具體地，為了從供應有較低電源電勢的控制電路向供應有較高電源電勢的控制電路傳輸信號，電平移位電路具有由作為耦合晶體管的n溝道MOSFET制成的電平上升移位器。相反地，為了從供應有較高電源電勢的控制電路向供應有較低電源電勢的控制電路傳輸信號，電平移位電路具有由作為耦合晶體管的p溝道MOSFET制成的電平下降移位器。

日本未審查專利公開No.Hei 9(1997)-283716(專利文獻1)公開了這樣一種技術：在半導體器件中，具有第一導電類型的狹縫狀區(qū)域被插入在具有第二導電類型的第二區(qū)域與具有第二導電類型的第三區(qū)域之間，并且由第二或第三區(qū)域和狹縫狀區(qū)域形成的pn結被耗盡。

日本未審查專利公開No.2005-123512(專利文獻2)公開了這樣一種技術：NMOS用于從較低電勢基準電路區(qū)域到較高電勢基準電路區(qū)域的電壓移位，并且PMOS用于從較高電勢基準電路區(qū)域到較低電勢基準電路區(qū)域的電平移位。

[相關技術文獻]

[專利文獻]

[專利文獻1]

日本未審查專利公開No.Hei9(1997)-283716

[專利文獻2]

日本未審查專利公開No.2005-123512

技術實現(xiàn)要素：

在這種半導體器件中，可以以接近和混合關系安裝由p溝道MOSFET制成的耦合晶體管和由例如n溝道完全耗盡型MOSFET或二極管制成的半導體元件。在這種情況下，形成在以混合關系安裝的半導體元件與由p溝道MOSFET制成的耦合晶體管之間的寄生雙極晶體管或寄生二極管可以工作。作為結果，漏電流可能流過寄生雙極晶體管或寄生二極管，使半導體器件的性能劣化。

其他問題和本發(fā)明的新型特征將從本說明書和附圖變得清晰。

根據(jù)實施例，一種半導體器件包括耦合晶體管，該耦合晶體管由p溝道MOSFET制成且形成在由p型半導體制成的基底上方的n型半導體層中。耦合晶體管具有作為p型半導體區(qū)域的resurf層，并且將低壓電路區(qū)域耦合到高壓電路區(qū)域，比供應給低壓電路區(qū)域的電源電勢高的電源電勢供應給高壓電路區(qū)域。半導體器件還具有p型半導體區(qū)域，該p型半導體區(qū)域在平面圖中形成在n型半導體層圍繞耦合晶體管的部分中。

根據(jù)另一個實施例，一種半導體器件包括耦合晶體管，該耦合晶體管由p溝道MOSFET制成且形成在由p型半導體制成的基底上方的n型半導體層中。耦合晶體管具有作為p型半導體區(qū)域的resurf層，并且將低壓電路區(qū)域耦合到高壓電路區(qū)域，比供應給低壓電路區(qū)域的電源電勢高的電源電勢供應給高壓電路區(qū)域。半導體器件還具有溝槽部分和絕緣膜，該溝槽部分在平面圖中形成在n型半導體層圍繞耦合晶體管的部分中，該絕緣膜嵌入在溝槽部分中。

根據(jù)各個實施例，可以提高半導體器件的性能。

附圖說明

圖1是使用實施例1中的半導體器件的電子設備的功能框圖；

圖2是示出了實施例1中的半導體器件的配置的平面圖；

圖3是實施例1中的半導體器件的主要部分平面圖；

圖4是實施例1中的半導體器件的主要部分截面圖；

圖5是實施例1中的半導體器件的主要部分截面圖；

圖6是實施例1中的半導體器件中的耦合晶體管的外圍的等效電路圖；

圖7是實施例1中的半導體器件的主要部分平面圖；

圖8是實施例1中的半導體器件的主要部分平面圖；

圖9是比較例中的半導體器件的主要部分平面圖；

圖10是比較例中的半導體器件的主要部分平面圖；

圖11是比較例中的半導體器件的主要部分截面圖；

圖12是比較例中的半導體器件的主要部分截面圖；

圖13是示出了在寄生雙極晶體管中流動的漏電流的電壓依賴關系的曲線圖；

圖14是示出了在寄生雙極晶體管中流動的漏電流的電壓依賴關系的曲線圖；

圖15是實施例1中的半導體器件的主要部分截面圖；

圖16是實施例1中的半導體器件的主要部分截面圖；

圖17是實施例1中的半導體器件在其制造過程期間的主要部分截面圖；

圖18是實施例1中的半導體器件在其制造過程期間的主要部分截面圖；

圖19是實施例1中的半導體器件在其制造過程期間的主要部分截面圖；

圖20是實施例1中的半導體器件在其制造過程期間的主要部分截面圖；

圖21是實施例1中的半導體器件在其制造過程期間的主要部分截面圖；

圖22是實施例2中的半導體器件的主要部分平面圖；

圖23是實施例2中的半導體器件的主要部分平面圖；

圖24是實施例2中的半導體器件的主要部分截面圖；

圖25是實施例2中的半導體器件在其制造過程期間的主要部分截面圖；以及

圖26是實施例2中的半導體器件在其制造過程期間的主要部分截面圖。

具體實施例

在以下實施例中，如果需要的話，為方便起見，實施例將通過被劃分為多個部分或實施例來分別描述。然而，它們絕對不是彼此不相關(除非另外特別明確描述)，而是存在一個部分或實施例為其他的部分或全部的修改、細節(jié)、補充說明等。

同樣地，在以下實施例中，當提及元件的數(shù)量等(包括數(shù)量、數(shù)值、量、范圍等)，它們不限于特定數(shù)量，除非另外特別明確描述或除非它們原則上明顯限于具體數(shù)量。元件的數(shù)量等可以不少于或不多于具體數(shù)量。

同樣地，在以下實施例中，不言而喻，實施例的組件(還包括元件、步驟等)不是必須不可缺少的，除非另外特別明顯描述或除非組件在原則上被認為是明顯不可缺少的。同樣地，如果在以下實施例中提及組件等的形狀、位置關系等，則假定形狀等包括那些大體上接近或類似于提及的形狀等，除非另外特別明確描述或除非可以認為它們原則上不是。相同的原理應關于上述數(shù)值和范圍應用。

下面將基于附圖詳細描述代表實施例。注意，貫穿用于圖示實施例的所有附圖，具有相同功能的構件由相同的附圖標記來指定，并且省略其重復描述。在以下實施例中，原則上將不重復相同或類似部分的描述，除非特別需要。

在用于實施例中的附圖中，為提高圖示的清晰，即使在截面圖中，也可以省略剖面線。

(實施例1)

首先將給出實施例1中的半導體器件的描述。在實施例1中的半導體器件中，集成了控制電路，各個控制電路產(chǎn)生用于功率半導體元件的控制信號。

實施例1中的半導體器件如上所述包括供應有較低電源電勢的控制電路和較高電源電勢的控制電路。為了在供應有較低電源電勢的控制電路與供應有較高電源電勢的控制電路之間傳輸控制信號，提供用于使電壓電平移位的電平移位電路。該電平移位電路具有由作為將供應有較低電源電勢的控制電路耦合到供應有較高電源電勢的控制電路的耦合晶體管的MOSFET制成的電平上升移位器。

下面將描述半導體器件具有將來自高(HIGH)側驅動電路HDC的輸出信號輸入到信號處理電路LGC的耦合晶體管的示例，該耦合晶體管作為電平移位器。在這種情況下，耦合晶體管由p溝道MOSFET制成。

<使用實施例1中的半導體器件的電子設備>

接著，將給出使用實施例1中的半導體器件的電子設備的描述。圖1是使用實施例1中的半導體器件的電子設備的功能框圖。

圖1中所示的電子設備包括半導體器件SD、功率控制電路OPC、具有電源電勢VT的高壓電源HV以及負載LD。半導體器件SD耦合到功率控制電路OPC，并且高壓電源HV耦合到功率控制電路OPC。功率控制電路OPC耦合到負載LD。功率控制電路OPC控制從高壓電源HV向例如由電機M組成的負載LD供應的功率。半導體器件SD向功率控制電路OPC供應用于控制功率控制電路OPC的控制信號。即，半導體器件SD經(jīng)由功率控制電路OPC控制從高壓電源HV向負載LD供應的功率。

功率控制電路OPC包括由例如MOS晶體管(諸如，例如平面柵極或溝槽柵極垂直MOS晶體管)、雙極晶體管或IGBT(絕緣柵雙極晶體管)制成的多個晶體管。在圖1中所示的示例中，功率控制電路OPC具有作為IGBT的較高電壓(高(HIGH)側)晶體管HM和較低電壓(低(LOW)側)晶體管LM。高側晶體管HM和低側晶體管LM串聯(lián)耦合在具有電源電勢VT的高壓電源HV與具有地電勢GND的接地線之間。高側晶體管HM的集電極耦合到具有電源電勢VT的高壓電源HV。高側晶體管HM的發(fā)射極耦合到低側晶體管LM的集電極。低側晶體管LM的發(fā)射極耦合到具有地電勢GND的接地線。功率控制電路OPC具有設置在高側晶體管HM與低側晶體管LM之間的輸出端子OT1。輸出端子OT1耦合到負載LD。

半導體器件SD包括信號處理電路LGC、電平移位電路LSC、高側驅動電路HDC以及低側驅動電路LDC。高側驅動電路HDC耦合到功率控制電路OPC的晶體管HM的柵極電極。低側驅動電路LDC耦合到功率控制電路OPC的晶體管LM的柵極電極。高側驅動電路HDC和低側驅動電路LDC受信號處理電路LGC控制。

信號處理電路LGC為邏輯電路，并且根據(jù)從外部輸入到信號處理電路LGC的信號產(chǎn)生用于控制負載LD的控制信號?？刂齐娐钒刂频蛡闰寗与娐稬DC的信號和控制高側驅動電路HDC的信號。

供應給低側驅動電路LDC的電源電勢大致等于供應給信號處理電路LGC的電源電勢。因此，信號處理電路LGC在沒有插入電平移位電路LSC的情況下耦合到低側驅動電路LDC。另一方面，供應給低側驅動電路LDC的電源電勢高于供應給信號處理電路LGC的電源電勢。因此，信號處理電路LGC經(jīng)由電平移位電路LSC耦合到高側驅動電路HDC。電平移位電路LSC包括稍后將使用圖2至圖4描述的耦合晶體管TR。

供應至高側驅動電路HDC的電源電勢VB(應用于高側驅動電路HDC的電源電壓)根據(jù)電源電壓VCC(應用于信號處理電路LGC的電源電壓)來產(chǎn)生。電源電勢VB由整流元件HRD、功率控制電路OPC以及電容元件BSC根據(jù)電源電勢VCC來產(chǎn)生。電容元件BSC由例如自舉電容器制成。電容元件BSC的一個端子耦合到功率控制電路OPC的輸出端子OT1。電容元件BSC的另一端子耦合到高側驅動電路HDC的電源線VINC2。

在本說明書中，假定供應至給定部分的電源電壓意指應用于該部分的電源電勢與地電勢之間的差且等于應用于該部分的電源電勢。

在電源線VINC2與電源線VINC1之間，提供整流端子HRD。電壓控制電路GCC耦合到整流端子HRD。電壓控制電路GCC向整流端子HRD輸入信號。

注意，向信號處理電路LGC輸入用于控制晶體管HM的控制信號HIN和用于控制晶體管LM的控制信號LIN。信號處理電路LGC基于控制信號HIN控制高側驅動電路HDC并基于控制信號LIN控制低側驅動電路LDC。

控制信號LIN還被輸入到電壓控制電路GCC。電壓控制電路GCC基于控制信號LIN向整流元件HRD輸入信號，并因此將輸入到整流元件HRD的信號與晶體管LM的接通/關斷同步。代替控制信號LIN，這里還可以使用控制信號HIN。在這種情況下，輸入到整流元件HRD的信號可以與晶體管HM的接通/關斷同步。

<實施例1中的半導體器件的配置>

接著，將給出實施例1中的半導體器件的配置的描述。圖2是示出了實施例1中的半導體器件的配置的平面圖。圖3是實施例1中的半導體器件的主要部分平面圖。圖4和圖5是實施例1中的半導體器件的主要部分截面圖。

圖3以放大的關系示出了圖2中的耦合晶體管TR的外圍。圖4是沿著圖2和圖3中的每一個中的線A-A的截面圖。圖5是沿著圖2和圖3中的每一個的線B-B的截面圖。

如圖2至圖5所示，實施例1中的半導體器件SD具有襯底SUB、高壓電路區(qū)域HSR、隔離區(qū)域SPR以及低壓電路區(qū)域LSR。在平面圖中，保護環(huán)GDL沿著襯底SUB的外圍形成。高壓電路區(qū)域HSR、隔離區(qū)域SPR以及低壓電路區(qū)域LSR布置在由保護環(huán)GDL封閉的區(qū)域中。

襯底SUB包括作為p型半導體襯底的基底BSE和形成在基底BSE上方的n^-型半導體層EPI。基底BSE具有高壓電路區(qū)域HSR、隔離區(qū)域SPR以及低壓電路區(qū)域LSR，這些區(qū)域作為上表面TS(上表面TS作為基底BSE的主表面)的部分區(qū)域。基底BSE例如由硅(Si)單晶體襯底制成。n^-型半導體層EPI外延生長在例如作為基底BSE的主表面的上表面TS上方。

在高壓電路區(qū)域HSR中，在n^-型半導體層EPI上方(即，在基底BSE上方)，形成高側驅動電路HDC。在低壓電路區(qū)域LSR中且在n^-型半導體層EPI上方(即，在基底BSE上方)，形成低側驅動電路LDC和信號處理電路LGC。供應至高側驅動電路HDC的電源電勢高于供應至低側驅動電路LDC的電源電勢和供應至信號處理電路LGC的電源電勢中的每一個。即，供應至高壓電路區(qū)域HSR的電源電勢高于供應至低壓電路區(qū)域LSR的電源電勢。

高壓電路區(qū)域HSR的外圍被隔離區(qū)域SPR圍繞。即，高壓電路區(qū)域HSR和低壓電路區(qū)域LSR由隔離區(qū)域SPR隔離。這允許不同電源電勢供應給的多個電路形成在同一襯底SUB中。

在圖2中所示的示例中，襯底SUB和高壓電路區(qū)域HSR中的每一個是大致矩形的。高壓電路區(qū)域HSR位于襯底SUB的一個角部附近。在高壓電路區(qū)域HSR的一個長邊(圖2中的右側)與其一個短邊(圖2中的上側)中的每一個與襯底SUB最靠近該邊的邊之間，沒有布置其他電路。

在隔離區(qū)域SPR中，耦合晶體管TR形成在n^-型半導體層EPI中。耦合晶體管TR向形成在低壓電路區(qū)域LSR中的信號處理電路LGC輸入(即，發(fā)送)信號，該信號從形成在高壓電路區(qū)域HSR中的高側驅動電路HDC被輸入到耦合晶體管TR。

如上所述，在圖2所示的示例中，隔離區(qū)域SPR沿著具有矩形形狀的高壓電路區(qū)域HSR的邊形成。同樣地，在圖2所示的示例中，耦合晶體管TR形成在隔離區(qū)域SPR沿著具有矩形形狀的高壓電路區(qū)域HSR的另一長邊(圖2中的左側)的部分中。然而，形成耦合晶體管TR的位置不限于圖2中所示的示例中的位置。

耦合晶體管TR包括n型半導體區(qū)域LDR1、柵極絕緣膜GI1、柵極電極GE、作為p⁺型半導體區(qū)域的源極區(qū)域SO1、作為p型半導體區(qū)域的降低表面電場(resurf)層RSF1以及作為p⁺型半導體區(qū)域的漏極區(qū)域DR1。換言之，n^-型半導體區(qū)域LDR1、柵極絕緣膜GI1、柵極電極GE、源極區(qū)域SO1、resurf層RSF1以及漏極區(qū)域DR1形成耦合晶體管TR。耦合晶體管TR為p溝道MOSFET。

n^-型半導體區(qū)域LDR1包括n^-型半導體層EPI位于形成耦合晶體管TR的隔離區(qū)域SPR的區(qū)域SPR1中的部分。假定區(qū)域SPR1包括由稍后描述的p型半導體區(qū)域IDF1圍繞的區(qū)域和形成p型半導體區(qū)域IDF1的區(qū)域。

柵極絕緣膜GI1形成在隔離區(qū)域SPR的區(qū)域SPR1中的n^-型半導體區(qū)域LDR1上方。柵極電極GE形成在柵極絕緣膜GI1上方。柵極絕緣膜GI1例如由二氧化硅(SiO2)制成。柵極電極GE由例如多晶硅制成。

源極區(qū)域SO1形成在n^-型半導體區(qū)域LDR1位于比隔離區(qū)域SPR的區(qū)域SPR1中的柵極電極GE更靠近高壓電路區(qū)域HSR的部分的上層部分中。resurf層RSF1形成在n^-型半導體區(qū)域LDR1位于比隔離區(qū)域SPR的區(qū)域SPR1中的柵極電極GE更靠近低壓電路區(qū)域LSR的部分的上層部分中。漏極區(qū)域DR1形成在resurf層RSF1位于與柵極電極GE相對的部分的上層部分中。

源極區(qū)域SO1中的p型雜質濃度高于resurf層RSF1中的p型雜質濃度。漏極區(qū)域DR1中的p型雜質濃度高于resurf層RSF1中的p型雜質濃度。

如圖2和圖3所示，在隔離區(qū)域SPR的區(qū)域SPR1附近，與沿著高壓電路區(qū)域HSR的外圍的方向相交且優(yōu)選地與沿著高壓電路區(qū)域HSR的外圍的方向正交的方向被假定為X軸方向，并且沿著高壓電路區(qū)域HSR的外圍的方向被假定為Y軸方向。即，Y方向為與X軸方向相交且優(yōu)選地與X軸方向正交的方向。當X軸方向被假定為耦合晶體管TR的柵極電極GE的柵極長度方向時，源極區(qū)域SO1、柵極電極GE、resurf層RSF1以及漏極區(qū)域DR1沿X軸方向布置。具體地，源極區(qū)域SO1、柵極電極GE、resurf層RSF1以及漏極區(qū)域DR1沿X軸方向按照從高壓電路區(qū)域HSR朝向低壓電路區(qū)域LSR的順序布置。

此時，在平面圖中位于隔離區(qū)域SPR在X軸方向上的一側上(圖2中的右側上)的高壓電路區(qū)域HSR中，例如作為電路部分的高壓側驅動電路HDC(參見圖1)形成在基底BSE上方。同樣地，在平面圖中位于隔離區(qū)域SPR與X軸方向上的一側相對的一側上(圖2中的左側上)的低壓電路區(qū)域LSR中，例如作為電路部分的信號處理單路LGC形成在基底BSE上方。

resurf層RSF1在X軸方向上(即，在柵極長度方向上)的長度大于源極區(qū)域SO1在X軸方向上的長度。resurf層RSF1起漂移區(qū)域的作用。

注意，源極區(qū)域SO1、柵極電極GE、resurf層RSF1以及漏極區(qū)域DR1布置的方向(即，耦合晶體管TR的柵極長度方向)不必與X軸方向相同。

源極區(qū)域SO1、resurf層RSF1以及漏極區(qū)域DR1由p型半導體區(qū)域IDF1圍繞。即，耦合晶體管TR由p型半導體區(qū)域IDF1圍繞。p型半導體區(qū)域IDF1在平面圖中形成在圍繞源極區(qū)域SO1、resurf層RSF1以及漏極區(qū)域DR1的n^-型半導體區(qū)域LDR1的部分中，以與源極區(qū)域SO1、resurf層RSF1以及漏極區(qū)域DR1中的每一個隔開。

優(yōu)選地，p型半導體區(qū)域IDF1與基底BSE接觸。這允許n^-型半導體區(qū)域LDR1由p型半導體區(qū)域IDF1圍繞的部分與n^-型半導體層EPI位于隔離區(qū)域SPR除了區(qū)域SPR1之外的區(qū)域SPR2中的部分電隔離。

在隔離區(qū)域SPR中，在n^-型半導體區(qū)域LDR1位于比柵極電極GE更靠近高壓電路區(qū)域HSR的部分的上層部分中，還可以形成n型半導體區(qū)域DNW1。同樣地，在隔離區(qū)域中，在n型半導體區(qū)域DNW1相對于插入n型半導體區(qū)域DNW1與柵極電極GE之間的源極區(qū)域SO1與柵極電極GE相對的部分的上層部分中，還可以形成背柵極BG。n^-型半導體區(qū)域LDR1中的n型雜質濃度低于n型半導體區(qū)域DNW1中的n型雜質濃度。

此時，背柵極BG、源極區(qū)域SO1、柵極電極GE、resurf層RSF1以及漏極區(qū)域DR1按照從高壓電路區(qū)域HSR朝向低壓電路區(qū)域LSR的順序布置。背柵極BG、源極區(qū)域SO1、resurf層RSF1以及漏極區(qū)域DR1由p型半導體區(qū)域IDF1圍繞。

在resurf層RSF1上方，形成隔離膜EI。隔離膜EI例如由二氧化硅(SiO2)膜制成。此時，柵極電極GE更靠近漏極區(qū)域DR1的部分形成在隔離膜EI上方。

隔離膜EI例如由LOCOS(硅的局部氧化)氧化方法來形成。另選地，隔離膜EI還可以由STI(淺溝槽隔離)方法來形成。隔離膜EI還可以形成在隔離區(qū)域SPR的區(qū)域SPR2中。

如圖4所示，在隔離區(qū)域SPR的區(qū)域SPR1中，場板電極RFP還可以形成在resurf層RSF1上方，雖然圖2和圖3中省略這一點的例示。場板電極RFP被布置為在數(shù)層中圍繞高壓電路區(qū)域HSR的外圍。

在場板電極RFP中，各在沿著高壓電路區(qū)域HSR的外圍的方向上延伸的多個部分電極沿與高壓電路區(qū)域HSR的外圍相交的方向布置。多個所布置的部分電極RFP1彼此串聯(lián)耦合。場板電極RFP例如由鋁(Al)制成。

在resurf層RSF1位于場板電極RFP與漏極區(qū)域DR1之間的部分上方，場板電極FP1經(jīng)由絕緣膜GI2形成。場板電極FP1電耦合到場板電極RFP。場板電極FP1例如由多晶硅制成。

在隔離區(qū)域SPR的區(qū)域SPR1中，在襯底SUB上方，形成覆蓋源極區(qū)域SO1、柵極電極GE、場板電極RFP和FP1以及漏極區(qū)域DR1的層間絕緣膜IL1。層間絕緣膜IL1例如由二氧化硅(SiO2)制成。

在隔離區(qū)域SPR的區(qū)域SPR1中，在層間絕緣膜IL1上方，形成源極電極SOE1、柵極板電極GP1、場板電極FE以及漏極電極DRE1。源極電極SOE1、柵極板電極GP1、場板電極FE以及漏極電極DRE1例如各由鋁(Al)制成并由相同工藝步驟形成。注意，在源極電極SOE1、柵極板電極GP1、場板電極FE以及漏極DRE1中任意相鄰的兩個之間，形成層間絕緣膜IL2。

源極電極SOE1經(jīng)由作為延伸穿過層間絕緣膜IL1的耦合電極的接觸SCNT1電耦合到源極區(qū)域SO1。柵極板電極GP1經(jīng)由作為延伸穿過層間絕緣膜IL1的耦合電極的接觸GCNT1電耦合到柵極電極GE。漏極電極DRE1經(jīng)由作為延伸穿過層間絕緣膜IL1的耦合電極的接觸DCNT1電耦合到漏極區(qū)域DR1。

源極電極SOE1經(jīng)由作為延伸穿過層間絕緣膜IL1的耦合電極的接觸SCNT2電耦合到背柵極BG。作為結果，背柵極BG經(jīng)由接觸SCNT2、作為接線的源極電極SOE1以及作為接線的接觸SCNT1電耦合到源極區(qū)域SO1。源極電極SOE1形成在源極區(qū)域SO1上方且形成在背柵極BG上方。

漏極電極DRE1經(jīng)由作為延伸穿過層間絕緣膜IL1的耦合電極的接觸FCNT1電耦合到場板電極FP1。因此，場板電極RFP經(jīng)由場板電極FP1和接觸FCNT1電耦合到漏極電極DRE1。作為結果，場板電極RFP在隔離區(qū)域SPR沿隔離區(qū)域SPR的寬度方向(圖2和圖3中的每一個中的X軸方向)位于比隔離區(qū)域SPR的中部更靠近低壓電路區(qū)域LSR的部分處電耦合到耦合晶體管TR的漏極電極DRE1。

另一方面，場板電極RFP在隔離區(qū)域SPR沿隔離區(qū)域SPR的寬度方向(圖2和圖3中的每一個中的X軸方向)位于比隔離區(qū)域SPR的中部更靠近高壓電路區(qū)域HSR的部分處電耦合到場板電極FE。向場板電極FE供應地電勢或信號處理電路LGC的電源電勢。在以下描述中，假定向場板電極FE供應地電勢。

優(yōu)選的是，場板電極RFP的最外的外圍部分(即，更靠近低壓電路區(qū)域LSR的部分)耦合到耦合晶體管TR的漏極電極DRE1。還優(yōu)選的是，場板電極RFP的最內圍部(即，更靠近高壓電路區(qū)域HSR的部分)電耦合到場板電極FE。在這種情況下，可以允許場板電極RFP的主要部分具有沿著場板電極RFP的延伸方向的電勢梯度。這提高了使用場板電極RFP抑制電場的濃度的效果。

注意，在隔離區(qū)域SPR中，作為耦合晶體管，不僅可以形成向信號處理電路LGC輸入(即，傳輸)從高側驅動電路HDC輸出的信號的晶體管，還可以形成向高側驅動電路HDC輸入(即，傳輸)從信號處理電路LGC輸入的信號的晶體管。在這種情況下，耦合晶體管由n溝道MOSFET制成。信號處理電路LGC耦合到耦合晶體管的柵極電極，而高側驅動電路HDC耦合到耦合晶體管的漏極。

在隔離區(qū)域SPR的區(qū)域SPR1中，在p型半導體區(qū)域IDF1位于例如比耦合晶體管TR更靠近低壓電路區(qū)域LSR的部分的上層部分中，形成p⁺型半導體區(qū)域HDF1。p⁺型半導體區(qū)域HDF1中的p型雜質濃度高于p型半導體區(qū)域IDF1中的p型雜質濃度。

在隔離區(qū)域SPR的區(qū)域SPR1中，在層間絕緣膜IL1上方，形成電極SUE1。電極SUE1例如由鋁(Al)制成，并且在與形成例如漏極DRE1的工藝步驟相同的工藝步驟中形成。電極SUE1經(jīng)由作為延伸穿過層間絕緣膜IL1的耦合電極的接觸CNT1電耦合到p⁺型半導體區(qū)域HDF1。

在高壓電路區(qū)域HSR中，在襯底SUB上方，形成n^-型半導體區(qū)域LDF1。n^-型半導體區(qū)域LDF1包括n^-型半導體層EPI位于高壓電路區(qū)域HSR中的部分。

在高壓電路區(qū)域HSR中，在基底BSE的上層部分中且在n^-型半導體區(qū)域LDF1的下層部分中，形成作為n型半導體區(qū)域的嵌入擴散層BDF。n^-型半導體區(qū)域LDF1中的n型雜質濃度低于嵌入擴散層BDF中的n型雜質濃度。

在高壓電路區(qū)域HSR中，在n^-型半導體區(qū)域LDF1上方，形成隔離膜EI。在高壓電路區(qū)域HSR中，在n^-型半導體區(qū)域LDF1位于彼此相鄰的兩個隔離膜EI之間的部分的上層部分中，形成n⁺型半導體區(qū)域HDF2。n⁺型半導體區(qū)域HDF2中的n型雜質濃度高于n^-型半導體區(qū)域LDF1中的n型雜質濃度。

在高壓電路區(qū)域HSR中，在襯底SUB上方，形成覆蓋n⁺型半導體區(qū)域HDF2的層間絕緣膜IL1。在層間絕緣膜IL1上方，形成電極EL1。電極EL1例如由鋁(Al)制成，并且在與例如形成源極電極SOE1的工藝步驟相同的工藝步驟中形成。電極EL1經(jīng)由作為延伸穿過層間絕緣膜IL1的耦合電極的接觸CNT2電耦合到n⁺型半導體區(qū)域HDF2。電極EL1電耦合到具有電源電勢VT的高壓電源HV(參見圖1)，使得從高壓電源HV向電極EL1供應電源電壓VT。因此，經(jīng)由電極EL1從較高電勢電源HV向n^-型半導體區(qū)域LDF1供應電源電勢VT。

注意，在低壓電路區(qū)域LSR中，在襯底SUB上方，形成n^-型半導體區(qū)域LDF2。n^-型半導體區(qū)域LDF2包括n^-型半導體層EPI位于低壓電路區(qū)域LSR中的部分。

如圖5所示，在隔離區(qū)域SPR除了區(qū)域SPR1之外的區(qū)域SPR2中，形成整流元件HRD。整流元件HRD為n溝道MOSFET，并且具有自舉二極管的功能。

整流元件HRD具有n^-型半導體區(qū)域LDR2、柵極絕緣膜GI3、控制柵極電極CG、作為n⁺型半導體區(qū)域的源極區(qū)域SO2、作為n⁺型半導體區(qū)域的漏極區(qū)域DR2以及作為p型半導體區(qū)域的resurf層RSF2。換言之，n^-型半導體區(qū)域LDR2、柵極絕緣膜GI3、控制柵極電極CG、源極區(qū)域SO2、漏極區(qū)域DR2以及resurf層RSF2形成作為晶體管的整流元件HRD。整流元件HRD為n溝道完全耗盡型MOSFET。

在電流在整流元件HRD中流動的電流路徑中，沒有形成pn結。因此，少數(shù)載流子可以沿與pn結的正向相反的方向流動的恢復時間(即，反向恢復時間)原則上為零，這引起高載流子遷移率。注意，如圖1所示，整流元件HRD還可以具有串聯(lián)耦合到n溝道MOSFET的電阻器。

n^-型半導體區(qū)域LDR2包括n^-型半導體層EPI位于隔離區(qū)域SPR的區(qū)域SPR2中的部分。假定區(qū)域SPR2意指隔離區(qū)域SPR除了由p型半導體區(qū)域IDF1圍繞的區(qū)域和形成p型半導體區(qū)域IDF1的區(qū)域之外的區(qū)域。

柵絕緣膜IG3形成在隔離區(qū)域SPR的區(qū)域SPR2中的n^-型半導體區(qū)域LED2上方，以與p型半導體區(qū)域IDF1隔開?？刂茤艠O電極CG形成在柵極絕緣膜GI3上方。柵極絕緣膜GI3例如由二氧化硅(SiO2)制成?？刂茤艠O電極CG例如由多晶硅制成。

源極區(qū)域SO2形成在n^-型半導體區(qū)域LDR2位于比隔離區(qū)域SPR的區(qū)域SPR2中的控制柵極電極CG更靠近低壓電路區(qū)域LSR的部分的上層部分中。漏極區(qū)域DR2形成在n^-型半導體區(qū)域LDR2位于比隔離區(qū)域SPR的區(qū)域SPR2中的控制柵極電極CG更靠近高壓電路區(qū)域HSR的部分的上層部分中。resurf層RSF2形成在n^-型半導體區(qū)域LDR2位于比隔離區(qū)域SPR的區(qū)域SPR2中的控制柵極電極CG更靠近高壓電路區(qū)域HSR的部分的上層部分中。

源極區(qū)域SO2中的n型雜質濃度高于n^-型半導體區(qū)域LDR2中的n型雜質濃度。漏極區(qū)域DR2中的n型雜質濃度高于n^-型半導體區(qū)域LDR2中的n型雜質濃度。

當假定上述X軸方向為整流元件HRD的控制柵極電極CG的柵極長度方向時，源極區(qū)域SO2、控制柵極電極CG、resurf層RSF2以及漏極區(qū)域DR2沿X軸方向布置。具體地，源極區(qū)域SO2、控制柵極電極CG、resurf層RSF2以及漏極區(qū)域DR2沿X軸方向按照從低壓電路區(qū)域LSR朝向高壓電路區(qū)域HSR的順序布置。

注意，布置源極區(qū)域SO2、控制柵極電極CG、resurf層RSF2以及漏極區(qū)域DR2的方向(即，整流元件HRD的柵極長度方向)可以適當?shù)貫橹辽倥cY軸方向相交的方向，并且不需要必須與X軸方向相同。

在resurf層RSF2上方，形成隔離膜EI。隔離膜EI例如由二氧化硅(SiO2)膜制成。此時，控制柵極電極CG更靠近漏極區(qū)域DR2的部分形成在隔離膜EI上方。

還可以的是，在隔離區(qū)域SPR的區(qū)域SPR2中，n型半導體區(qū)域DNW2形成在n^-型半導體區(qū)域LDR2位于比控制柵極電極CG更靠近低壓電路區(qū)域LSR的部分的上層部分中，并且源極區(qū)域SO2形成在n型半導體區(qū)域DNW2的上層部分中。n型半導體區(qū)域DNW2中的n型雜質濃度高于n^-型半導體區(qū)域LDR2中的n型雜質濃度且低于源極區(qū)域SO2中的n型雜質濃度。

還可以的是，在隔離區(qū)域SPR的區(qū)域SPR2中，以與區(qū)域SPR1相同的方式，場板電極RFP和場板電極FP2形成在resurf層RSF2上方。注意，場板電極FP2的一部分經(jīng)由絕緣膜GI4形成在n^-型半導體區(qū)域LDR2上方。

在隔離區(qū)域SPR的區(qū)域SPR2中，在襯底SUB上方，形成覆蓋源極區(qū)域SO2、控制柵極電極CG、場板電極RFP和FP2以及漏極區(qū)域DR2的層間絕緣膜IL1。在層間絕緣膜IL2上方，形成源極電極SOE2、柵極板電極GP2以及漏極區(qū)域DRE2。源極電極SOE2、柵極板電極GP2以及漏極區(qū)域DRE2各例如由鋁(Al)制成，并且在相同的工藝步驟中形成。注意，在源極電極SOE2、柵極板電極GP2以及漏極電極DRE2中的任意兩個之間，形成層間絕緣膜IL2。

源極電極SOE2經(jīng)由作為延伸穿過層間絕緣膜IL1的耦合電極的接觸SCNT3電耦合到源極區(qū)域SO2。柵極板電極GP2經(jīng)由作為延伸穿過層間絕緣膜IL2的耦合電極的接觸GCNT2電耦合到控制柵極電極CG。漏極電極DRE2經(jīng)由作為延伸穿過層間絕緣膜IL1的耦合電極的接觸DCNT2電耦合到漏極區(qū)域DR2。

柵極板電極GP2電耦合到電壓控制電路GCC(參見圖1)。源極電極SOE2電耦合到具有電源電勢VCC的低壓電源LV。漏極電極DRE2經(jīng)由高壓電路區(qū)域HSR耦合到例如由自舉電容器制成的電容元件VSC。

在n^-型半導體區(qū)域LDR2中，形成p型半導體區(qū)域IDF2，該p型半導體區(qū)域IDF2相對于插入p型半導體區(qū)域IDF2與控制柵極電極CG之間的源極區(qū)域SO2與控制柵極電極CG相對。p型半導體區(qū)域IDF2為隔離區(qū)域SPR的區(qū)域SPR2圍繞高壓電路區(qū)域HSR且形成在最外的外圍部分中的部分。這可以將n^-型半導體區(qū)域LDR2與n^-型半導體層EPI位于低壓電路區(qū)域LSR中的部分電隔離。

在隔離區(qū)域SPR對應于區(qū)域PSR2的一部分且與p型半導體區(qū)域IDF2交疊的部分中，作為p型半導體區(qū)域的嵌入擴散層形成在基底BSE的上層部分中且形成在n^-型半導體區(qū)域LDR2的下層部分中。p型半導體區(qū)域IDF2經(jīng)由嵌入擴散層BIDF與基底BSE接觸。這可以將n^-型半導體區(qū)域LDR2與n^-型半導體層EPI位于低壓電路區(qū)域LSR中的部分電隔離。

在隔離區(qū)域SPR的區(qū)域SPR2中，p⁺型半導體區(qū)域HDF3形成在p型半導體區(qū)域IDF2的上層部分中。p⁺型半導體區(qū)域HDF3中的p型雜質濃度高于p型半導體區(qū)域IDF2中的p型雜質濃度。

在隔離區(qū)域SPR的區(qū)域SPR2中，在層間絕緣膜IL1上方，形成電極SUE2。電極SUE2例如由鋁(Al)制成，并且在與例如形成源極SOE2的工藝步驟相同的工藝步驟中形成。電極SUE2經(jīng)由作為延伸穿過層間絕緣膜IL1的耦合電極的接觸CNT3電耦合到p⁺型半導體區(qū)域HDF3。

<實施例1中的半導體器件的操作>

接著，將參照圖1和圖4至圖8給出根據(jù)實施例1的半導體器件SD的操作的描述。圖6是實施例1中的半導體器件中的耦合晶體管周圍的等效電路圖。圖7和圖8是實施例1中的半導體器件的主要部分平面圖。

圖7示出了圖2中的耦合晶體管TR的外圍。圖8以放大關系示出了圖2中的耦合晶體管TR的外圍。在圖7和圖8中，連同平面圖示意性示出了耦合晶體管TR的電耦合的狀態(tài)。圖4是沿著圖7和圖8中的每一個中的線A-A的截面圖。圖5是沿著圖7和圖8中的每一個中的線B-B的截面圖。

如圖6所示，耦合晶體管TR的源極區(qū)域SO1電耦合到具有電源電勢VB的電源線VINC2(參見圖1)。電源電勢VB供應給源極區(qū)域SO1。耦合晶體管TR的柵極電極GE電耦合到高側驅動電路HDC，高側驅動電路HDC形成在高壓電路區(qū)域HSR中并且供應有高側驅動電路HDC中的基準電勢VS。基準電勢VS從高壓電路區(qū)域HSR中的功率控制電路OPC的輸出端子OT1輸入到高側驅動電路HDC。

耦合晶體管TR的漏極區(qū)域DR1經(jīng)由電平移位電阻R電耦合到具有地電勢GND的接電線。在電平移位電阻R與漏極區(qū)域DR1之間，提供輸出端子OT2。輸出端子OT2電耦合到形成在低壓電路區(qū)域LSR中的信號處理電路LGC。即，耦合晶體管TR將高側驅動電路HDC電耦合到信號處理電路LGC。

注意，整流元件HRD的源極區(qū)域SO2電耦合到具有電源電勢VCC的低壓電源LV。向p型半導體區(qū)域IDF1和IDF2中的每一個供應0V(即，地電勢)。這是因為0V(即，地電勢)供應給基底BSE，并且p型半導體區(qū)域IDF1和IDF2中的每一個與基底BSE接觸。

首先，在沒有電荷存儲在電容元件BSC中的狀態(tài)下，低電平(L電平)控制信號LIN輸入到半導體器件SD，并且高電平(H電平)控制信號HIN輸入到半導體器件SD。這使得功率控制電路OPC的高側晶體管HM進入到關斷狀態(tài)，并且使得功率控制電路OPC的低側晶體管LM進入接通狀態(tài)。H電平控制信號LIN還輸入到電壓控制電路GCC。電壓控制電路GCC向作為n溝道MOSFET的整流元件HRD的控制柵極電極CG供應電源電勢VCC。

因此，作為載流子的電子聚集在n^-型半導體區(qū)域LDR2位于控制柵極電極CG下方的部分上，而n^-型半導體區(qū)域LDR2位于源極區(qū)域SO2與漏極區(qū)域DR2之間的部分進入非耗盡狀態(tài)。這使得整流元件HRD進入接通狀態(tài)，電流在源極區(qū)域SO2與漏極區(qū)域DR2之間流動，并且電流經(jīng)由整流元件HRD在具有電源電勢VCC的低壓電源LV與電容元件BSC之間流動，使得電荷存儲在電容元件BSC中。注意，在整流元件HRD進入接通狀態(tài)時聚集的電子為多數(shù)載流子。因此，當整流元件HRD進入接通狀態(tài)時的響應速度高。

因為電荷存儲在電容元件BSC中，所以耦合到電源線VINC2的電容元件BSC的端子處的電勢(即，電源電勢VB)逐漸上升到最終等于低壓電源LV中的電源電勢VCC。

接著，在電荷存儲在電容元件BSC中的狀態(tài)下，高電平(H電平)控制信號HIN輸入到半導體器件SD，并且低電平(L電平)控制信號LIN輸入到半導體器件SD。這使得功率控制電路OPC的高側晶體管HM進入到接通狀態(tài)，并且使得功率控制電路OPC的低側晶體管LM進入關斷狀態(tài)。L電平控制信號LIN還輸入到電壓控制電路GCC。電壓控制電路GCC向作為n溝道MOSFET的整流元件HRD的控制柵極電極CG供應0V電勢。

因此，作為載流子的電子不再聚集在n^-型半導體區(qū)域LDR2位于控制柵極電極CG下方的部分上，而n^-型半導體區(qū)域LDR2位于源極區(qū)域SO2與漏極區(qū)域DR2之間的部分進入耗盡狀態(tài)。這使得整流元件HRD進入關斷狀態(tài)，沒有電流在源極區(qū)域SO2與漏極區(qū)域DR2之間流動，并且沒有電流在具有電源電勢VCC的低壓電源LV與電容元件BSC之間流動。

注意，因為p型半導體區(qū)域BIDF突出到n^-型半導體區(qū)域LDR2下方，所以n^-型半導體區(qū)域LDR2位于源極區(qū)域SO2附近的部分更可能被耗盡。因此，整流元件HRD進入關斷狀態(tài)的響應速度高。

另外，因為高側晶體管HM進入接通狀態(tài)，并且低側晶體管LM進入截止狀態(tài)，所以從高壓電源HV向電容元件BSC與耦合到電源線VINC2的端子相對的端子供應電源電勢VT。因此，耦合到電源線VINC2的電容元件BSC的端子處的電勢(即，電源電勢VB)上升，直到該電勢的值等于電源電勢VT和VCC的和為止。注意，因為整流元件HRD處于關斷狀態(tài)，所以即使在電源線VINC2中的電源電勢VB上升直到其值等于電源電勢VT和VCC的和，也沒有電流在電源線VINC2與VINC1之間流動。

此時，高壓電路區(qū)域HSR中的基準電勢VS等于電源電勢VT。然后，如圖6至圖8所示，向耦合晶體管TR的柵極電極GE供應高壓電路區(qū)域HSR中的基準電勢VS(電源電勢VT)，并且向源極區(qū)域SO1和耦合晶體管TR的背柵極BG供應電源電勢VB(電源電勢VT和VCC的和)。因此，漏極電流Ids經(jīng)由電平移位電阻R在漏極區(qū)域DR1與接地線之間流動，并且輸出從地電勢上升了等于漏極電流Ids與電平移位電阻R的乘積的電勢的輸出電勢VOUT。然后，從輸出端子OT2輸出的輸出電勢VOUT輸入到(即，傳輸?shù)?例如形成在低壓電路區(qū)域LSR中的信號處理電路LGC。

由此，耦合晶體管TR可以將高壓電路區(qū)域HSR中的基準電勢VS(電源電勢VT)電平移位至輸出電勢VOUT并將輸出電勢VOUT傳輸?shù)降蛪弘娐穮^(qū)域LSR。這里，通過調整電平移位電阻R使得例如輸出電勢VOUT低于基準電勢VS(電源電勢VT)，耦合晶體管TR可以使高壓電路區(qū)域HSR中的基準電勢VS(電源電勢VT)降壓(降低電平)至輸出電勢VOUT，并且向低壓電路區(qū)域LSR傳輸輸出電勢VOUT。

然后，高側驅動電路HDC在使用存儲在電容元件BSC中的電荷的同時進行操作。因此，存儲在電容元件BSC中的電荷降低為零，并且電源線VINC2中的電源電勢VB降低至等于例如電源電勢VT。

接著，在沒有電荷存儲在電容元件BSC中的狀態(tài)下，L電平控制信號LIN再次輸入到半導體器件SD，并且H電平控制信號HIN再次輸入到半導體器件SD。以該方式，重復上述操作。

<比較例中的半導體器件>

接著將給出比較例中的半導體器件的描述。圖9和圖10是比較例中的半導體器件的主要部分平面圖。圖11和圖12是比較例中的半導體器件的主要部分截面圖。

圖9示出了耦合晶體管TR的外圍。圖10以放大關系示出了耦合晶體管TR的外圍。在圖9和圖10中的每一個中，結合平面圖示意性示出了耦合晶體管TR的電耦合狀態(tài)。圖11是沿著圖9和圖10中的線A-A的截面圖。圖12是沿著圖10中的線D-D的截面圖。在圖12中，結合截面圖示意性示出了電耦合狀態(tài)。

比較例中的半導體器件與實施例1中的半導體器件的不同在于：耦合晶體管TR沒有被p型半導體區(qū)域IDF1圍繞。比較例中的半導體器件在其他方面與實施例1中的半導體器件相同。

同樣在比較例中的半導體器件中，以與實施例1中的半導體器件相同的方式，n^-型半導體區(qū)域LDR1包括n^-型半導體層EPI位于形成耦合晶體管TR的隔離區(qū)域SPR的區(qū)域SPR1中的部分。

然而，在比較例中的半導體器件中，不像在實施例1中的半導體器件，源極區(qū)域SO1、resurf層RSF1以及漏極區(qū)域DR1未被p型半導體區(qū)域IDF1圍繞。即，耦合晶體管TR未被p型半導體區(qū)域IDF1圍繞。由此，隔離區(qū)域SPR的區(qū)域SPR1為形成耦合晶體管TR的區(qū)域，但不是被p型半導體區(qū)域IDF1圍繞的區(qū)域。注意，在n^-型半導體區(qū)域LDR2相對于插入在n^-型半導體區(qū)域LDR2與控制柵極電極CG之間的源極區(qū)域SO2與控制柵極電極CG相對的部分中，形成p型半導體區(qū)域IDF1。

同樣在比較例中的半導體器件中，以與實施例1中的半導體器件相同的方式，在隔離區(qū)域SPR的區(qū)域SPR2中形成整流元件HRD。

如圖12所示，在比較例中的半導體器件中，形成寄生雙極晶體管PBT1。寄生雙極晶體管PBT1為pnp雙極晶體管。寄生雙極晶體管PBT1具有作為集電極的p型半導體區(qū)域IDF2和BIDF，具有作為基極的n^-型半導體區(qū)域LDR1和LDR2以及n型半導體區(qū)域DNW2和整流元件HRD的源極區(qū)域SO2，并且具有作為發(fā)射極的漏極區(qū)域DR1和耦合晶體管TR的resurf層RSF1。

同樣地，在比較例中的半導體器件中，形成寄生二極管PD1。寄生二極管PD1具有作為陽極的漏極區(qū)域DR1和耦合晶體管TR的resurf層RSF1，并且具有作為陰極的n^-型半導體區(qū)域LDR1和LDR2以及n型半導體區(qū)域DNW2和整流元件HRD的源極區(qū)域SO2。

將考慮以下情況：如上所述，電源電勢VB(在電荷存儲在電容元件BSC中時)應用于耦合晶體管TR的源極區(qū)域SO1，并且耦合晶體管TR進入接通狀態(tài)。此時漏極區(qū)域DR1和resurf層RSF1中的每一個中的電勢為等于輸出電勢VOUT的電勢(例如，20V)。另一方面，向整流元件HRD的源極區(qū)域SO2，供應在耦合晶體管TR處于接通狀態(tài)時低于漏極區(qū)域DR1和resurf層RSF1中的每一個中的電勢的電源電勢(例如，15V)。作為結果，寄生雙極晶體管PBT1工作，并且漏電流LC2流動。否則，寄生二極管PD1工作，并且漏電流LC2流動。

簡略地，比較例中的半導體器件具有延伸形成在區(qū)域SPR1和SPR2上方的寄生雙極晶體管PBT1或寄生二極管PD1。因此，在比較例中的半導體器件中，漏電流LC1或LC2流過從區(qū)域SPR1到區(qū)域SPR2延伸形成的寄生雙極晶體管PBT1或寄生二極管PD1。

即，在比較例中的半導體器件中，在以混合關系嵌入的半導體元件和由p溝道MOSFET制成的耦合晶體管之間形成的寄生雙極晶體管PBT1或寄生二極管PD1可以工作，并且漏電流可以流過寄生雙極晶體管PBT1或寄生二極管PD1，劣化半導體器件的性能。

<實施例1的主要特性特征和效果>

在實施例1中的半導體器件中，源極區(qū)域SO1、resurf層RSF1以及漏極區(qū)域DR1被p型半導體區(qū)域IDF1圍繞。因此，耦合晶體管TR被p型半導體區(qū)域IDF1圍繞。另外，區(qū)域SPR1包括被p型半導體區(qū)域IDF1圍繞的區(qū)域和形成p型半導體區(qū)域IDF1的區(qū)域。

在實施例1中的半導體器件中，不像比較例中的半導體器件，作為寄生雙極晶體管PBT1(參見圖8)的基極位于區(qū)域SPR1中的部分的n^-型半導體區(qū)域LDR1由p型半導體區(qū)域IDF1與各作為寄生雙極晶體管PBT1的基極位于區(qū)域SPR2中的部分的n^-型半導體區(qū)域LDR2、n型半導體區(qū)域DNW2以及源極區(qū)域SO2隔離。因此，在實施例1中的半導體器件中，不像比較例中的半導體器件，即使在向整流元件HRD的源極區(qū)域SO2供應在耦合晶體管TR處于接通狀態(tài)時低于漏極區(qū)域DR1和resurf層RSF1中的每一個中的電勢的電源電勢VCC時，寄生雙極晶體管PBT1也不太可能工作。

同樣地，在實施例1中的半導體器件中，不像比較例中的半導體器件，作為寄生二極管PD1(參見圖8)位于區(qū)域SPR1中的部分的n^-型半導體區(qū)域LDR1由p型半導體區(qū)域IDF1與各作為寄生二極管PD1位于區(qū)域SPR2中的部分的n^-型半導體區(qū)域LDR2、n型半導體區(qū)域DNW2以及源極區(qū)域SO2隔離。因此，在實施例1中的半導體器件中，不像在比較例中的半導體器件中，即使在向整流元件HRD的源極區(qū)域SO2供應在耦合晶體管TR處于接通狀態(tài)時低于漏極區(qū)域DR1和resurf層RSF1中的每一個中的電勢的電源電勢VCC時，寄生二極管PD1也不太可能工作。

因此，在實施例1中的半導體器件中，可以比比較例中的半導體器件更可靠地防止或抑制漏電流LC1和LC2(參見圖8)流過從區(qū)域SPR1到區(qū)域SPR2延伸形成的寄生雙極晶體管PBT1或寄生二極管PD1。這允許以接近和混合關系安裝由作為電平移位器的p型MOSFET制成的耦合晶體管TR和半導體元件(諸如，例如整流元件HRD)。

即，根據(jù)實施例1，即使在以接近和混合關系安裝由作為電平移位器的p型MOSFET制成的耦合晶體管TR和半導體元件(諸如，例如整流元件HRD)時，也可以提高半導體器件的性能。

圖13是示出了流動在寄生雙極晶體管中的漏電流的電壓依賴關系的曲線圖。圖13示出了耦合晶體管TR的漏極區(qū)域DR1與低壓電源LV之間的電壓V與在耦合晶體管TR處于接通狀態(tài)時流動在耦合晶體管TR的漏極區(qū)域DR1與低壓電源LV之間的電流I的關系。

如圖7至圖10所示，整流元件HRD的源極區(qū)域SO2電耦合到具有電源電勢VCC的低壓電源LV。因此，圖13示出了比較例與實施例1中的每一個中漏極區(qū)域DR1與源極區(qū)域SO2之間的電壓V與在耦合晶體管TR處于接通狀態(tài)時流動在漏極區(qū)域DR1與源極區(qū)域SO2之間的電流I之間的關系。流動在漏極區(qū)域DR1與源極區(qū)域SO2之間的電流I為流動在寄生二極管PD1中的電流，并且還是流動在寄生雙極晶體管PBT1的發(fā)射極與基極之間的基極電流。

如圖13所示，在比較例中的半導體器件中，即使在電壓V在0V附近時，電流I也隨著電壓V的增大而迅速增大。這意味著在比較例中的半導體器件中，寄生雙極晶體管PBT1或寄生二極管PD1工作以允許泄漏電流流動。

另一方面，在實施例1中的半導體器件中，當電壓V處于不少于大約30V的范圍內時，電流I隨著電壓V的增大而增大。然而，當電壓V處于少于大約30V的范圍內時，電流I隨著電壓V的增大而幾乎不增大。這意味著如上所述，在實施例1中的半導體器件中，從區(qū)域SPR1到區(qū)域SPR2延伸形成的寄生雙極晶體管PBT1或寄生二極管PD1不工作。

優(yōu)選地，p型半導體區(qū)域IDF1包括在平面圖中位于resurf層RSF1和漏極區(qū)域DR1在Y軸方向上的一側(在圖8中的上側)的部分PT1。p型半導體區(qū)域IDF1還包括在平面圖中位于resurf層RSF1和漏極區(qū)域DR1在與X軸方向上的一側相對的一側(圖8中的左側)的部分PT2。p型半導體區(qū)域IDF1還包括在平面圖中位于resurf層RSF1和漏極區(qū)域DR1在與Y軸方向上的一側相對的一側(圖8中的下側)的部分PT3。p型半導體區(qū)域IDF1的部分PT1、PT2以及PT3一體形成。

如上所述，在區(qū)域SPR2中，作為寄生雙極晶體管PBT1的集電極的p型半導體區(qū)域IDF2形成在n^-型半導體區(qū)域LDR2位于比低壓電路區(qū)域LSR更靠近控制柵極電極CG的部分(圖8中的左側)中。因此，寄生雙極晶體管PBT1或寄生二極管PD1中的電流路徑局部主要位于耦合晶體管TR在Y軸方向上的一側(圖8中的上側)、耦合晶體管TR與X軸方向上的一側相對的側(圖8中的左側)以及耦合晶體管TR與Y軸方向上的一側相對的側(圖8中的下側)。因此，例如，當n^-型半導體區(qū)域LDR1中的電勢等于n^-型半導體區(qū)域LDF1中的電勢時，還可以不形成p型半導體區(qū)域IDF1位于X軸方向上的一側(圖8中的右側)的部分PT4，并且一體形成部分PT1、PT2以及PT3。同樣在這種情況下，可以可靠地防止或抑制漏電流LC1或LC2流過從區(qū)域SPR1至區(qū)域SPR2延伸形成的寄生雙極晶體管PBT1或寄生二極管PD1。

更優(yōu)選地，p型半導體區(qū)域IDF1包括在平面圖中位于X軸方向上的一側(圖8中的右側)的部分PT4。p型半導體區(qū)域IDF1的部分PT1、PT2、PT3以及PT4一體形成。在這種情況下，可以更可靠地防止或抑制漏電流LC1或LC2流過從區(qū)域SPR1至區(qū)域SPR2延伸形成的寄生雙極晶體管PBT1或寄生二極管PD1。

注意，此時，整流元件HRD的源極區(qū)域SO2、控制柵極電極CG、resurf層RSF2以及漏極區(qū)域DR2中的每一個形成在n^-型半導體區(qū)域LDR2位于例如部分PT1在Y軸方向上的一側(圖8中的上側)的部分，以與部分PT1隔開。同樣地，p型半導體區(qū)域IDF2形成在n^-型半導體區(qū)域LDR2位于例如部分PT1在區(qū)域SPR2中在Y軸方向上的一側(圖8中的上側)的部分中，以與基底BSE接觸。

優(yōu)選地，p型半導體區(qū)域IDF1與基底BSE接觸。同樣在這種情況下，可以可靠地防止或抑制漏電流LC1或LC2流過從區(qū)域SPR1至區(qū)域SPR2延伸形成的寄生雙極晶體管PBT1或寄生二極管PD1。

注意，在最優(yōu)選的情況下，整個p型半導體區(qū)域IDF1一體形成，并且一體形成的p型半導體區(qū)域IDF1圍繞耦合晶體管TR的整個外圍，并且使其整個外圍與基底BSE接觸。在這種情況下，可以完全防止漏電流流過從區(qū)域SPR1至區(qū)域SPR2延伸形成的寄生雙極晶體管PBT1或寄生二極管PD1。

注意，如圖8所示，在實施例1中的半導體器件中，形成寄生雙極晶體管PBT2。寄生雙極晶體管PBT2為pnp雙極晶體管。寄生雙極晶體管PBT2具有作為集電極的p型半導體區(qū)域IDF1，具有作為基極的n^-型半導體區(qū)域LDR1，并且具有作為發(fā)射極的耦合晶體管TR的漏極區(qū)域DR1和resurf層RSF1。

優(yōu)選地，背柵極BG經(jīng)由作為接線的源極電極SOE1電耦合到源極區(qū)域SO1。這允許供應給作為發(fā)射極的漏極區(qū)域DR1和resurf層RSF1的電勢等于供應給作為寄生雙極晶體管PBT2中的基極的n^-型半導體區(qū)域LDR1的電勢。這可以防止寄生雙極晶體管PBT2工作。因此，可以防止漏電流LC3流過寄生雙極晶體管PBT2。

同樣地，如圖8所示，在實施例1中的半導體器件中，形成寄生雙極晶體管PBT3。寄生雙極晶體管PBT3為npn雙極晶體管。寄生雙極晶體管PBT3具有作為集電極的n^-型半導體區(qū)域LDR1，具有作為基極的p型半導體區(qū)域IDF1，并且具有作為發(fā)射極的n^-型半導體區(qū)域LDR2以及n型半導體區(qū)域DNW2和整流元件HRD的源極區(qū)域SO2。

然而，在實施例1中的半導體器件中，向作為發(fā)射極的n^-型半導體區(qū)域LDR2以及n型半導體區(qū)域DNW2和整流元件HRD的源極區(qū)域SO2，供應電源電勢VCC，并且向作為基極的p型半導體區(qū)域IDF1供應作為低于向發(fā)射極供應的電勢的電勢的0V(即，地電勢)。因此，寄生雙極晶體管PBT3不工作。因此，可以防止或抑制漏電流LC4流過寄生雙極晶體管PBT3。

圖14是示出了流動在寄生雙極晶體管中的漏電流的電壓依賴關系的曲線圖。圖14示出了實施例1中的、耦合晶體管TR的源極區(qū)域SO1與低壓電源LV之間的電壓V與在流動在耦合晶體管TR的源極區(qū)域SO1與低壓電源LV之間的電流I的關系。

如圖7至圖10所示，整流元件HRD的源極區(qū)域SO2電耦合到具有電源電勢VCC的低壓電源LV。同樣地，如上所述，源極區(qū)域SO1經(jīng)由作為接線的源極電極SOE1電耦合到耦合晶體管TR的背柵極BG。因此，圖13示出了源極區(qū)域SO1與SO2之間的電壓V與在耦合晶體管TR處于接通狀態(tài)時流動在源極區(qū)域SO1與SO2之間的電流I之間的關系。流動在源極區(qū)域SO1與SO2之間的電流I為流動在寄生雙極晶體管PBT3的集電極與發(fā)射極之間的集電極電流。

如圖14所示，在寄生雙極晶體管PBT3中，當電壓V處于不少于大約40V的范圍內時，電流I隨著電壓V的增大而增大。然而，當電壓V處于少于大約40V的范圍內時，電流I隨著電壓V的增大而幾乎不增大。這意味著，在實施例1中的半導體器件中，寄生雙極晶體管PBT3不工作，并且漏電流IC4不流動。

圖15是實施例1中的半導體器件的主要部分截面圖。圖15是沿著圖8中的線C-C的截面圖。

如上所述，p型半導體區(qū)域IDF1在平面圖中與resurf層RSF1隔開。即，p型半導體區(qū)域IDF1的部分PT1、PT2、PT3以及PT4在平面圖中與形成在區(qū)域SPR1中的resurf層RSF1隔開。p型半導體區(qū)域IDF1的部分PT1、PT2、PT3以及PT4在平面圖中還與形成在區(qū)域SPR2中的resurf層RSF2隔開。

即，如圖15所示，部分PT3與形成在區(qū)域SPR1中的resurf層RSF1和形成在區(qū)域SPR2中的表面電場層RSF2中的每一個隔開。這里假定resurf層RSF1與部分PT3之間在Y軸方向上的距離(參見圖8)(即，n^-型半導體區(qū)域LDR1插入resurf層RSF1與部分PT3之間的部分在Y軸方向上的寬度(參見圖8))為寬度Wn1。還假定，部分PT3在Y軸方向上的寬度為寬度Wp。

在向p型半導體區(qū)域IDF1供應0V的情況下，即使在向源極區(qū)域SO1供應的電勢充分低于電源電勢VT時，優(yōu)選的是充分減小寬度Wn1和Wp，以便充分耗盡resurf層RSF1與p型半導體區(qū)域IDF1之間的n^-型半導體區(qū)域LDR1和p型半導體區(qū)域IDF1中的每一個。這允許半導體元件(諸如形成在區(qū)域SPR1中的耦合晶體管TR和形成在區(qū)域SPR2中的整流元件HRD)彼此可靠電隔離。具體地，寬度Wn1和Wp中的每一個可以減小到例如大約3μm-10μm。

另一方面，假定n^-型半導體層EPI位于resurf層RSF2與部分PT3之間的部分(參見圖8)在Y軸方向上的寬度為寬度Wn2。在向p型半導體區(qū)域IDF1供應0V的情況下，即使在向源極區(qū)域SO1供應的電勢充分低于電源電勢VT時，優(yōu)選的是充分減小寬度Wn2和Wp，以便充分耗盡resurf層RSF2與p型半導體區(qū)域IDF1之間的n^-型半導體層EPI與p型半導體區(qū)域IDF1中的每一個。這允許半導體元件(諸如形成在區(qū)域SPR1中的耦合晶體管TR和形成在區(qū)域SPR2中的整流元件HRD)彼此可靠電隔離。具體地，寬度Wn2和Wp中的每一個可以減小到例如大約3μm-10μm。

<實施例1中的半導體器件的修改例>

接著，將給出實施例1中的半導體器件的修改例的描述。圖16是實施例1中的半導體器件的修改例的截面圖。注意，圖16是等效于實施例1中的圖5的截面圖的截面圖。

本修改例中的半導體器件與實施例1中的半導體器件的不同在于：整流元件HRD具有代替完全耗盡型MOSFET的不是n溝道完全耗盡型MOSFET的n溝道MOSFET和二極管。本修改例中的半導體器件在其他方面與實施例1中的半導體器件相同，因此省略其描述。

類似于實施例1中的整流元件HRD，本修改例中的整流元件HRD具有n^-型半導體區(qū)域LDR2、控制柵極電極CG、作為n⁺型半導體區(qū)域的源極區(qū)域SO2、作為n⁺型半導體區(qū)域的漏極區(qū)域DR2以及作為p型半導體區(qū)域的resurf層RSF2。

另一方面，不像實施例1中的整流元件HRD，本修改例中的整流元件HRD具有p⁺型半導體區(qū)域HDF4和p型半導體區(qū)域DPW。p⁺型半導體區(qū)域HDF4中的p型雜質濃度高于p型半導體區(qū)域DPW中的p型雜質濃度。

p型半導體區(qū)域DPW形成在n^-型半導體區(qū)域LDR2位于控制柵極電極CG更靠近低壓電路區(qū)域SLR的部分下方的部分的上層部分中，并且形成在n^-型半導體區(qū)域LDR2位于比控制柵極電極CG更靠近低壓電路區(qū)域LSR的部分的上層部分中。源極區(qū)域SO2形成在p型半導體區(qū)域DPW位于更靠近控制柵極電極CG的部分的上層部分中。p⁺型半導體區(qū)域HDF4形成在p型半導體區(qū)域DPW相對于插入在p型半導體區(qū)域DPW與控制柵極電極CG之間的源極區(qū)域SO2與控制柵極電極CG相對的部分的上層部分中。源極區(qū)域SOE2經(jīng)由作為延伸穿過層間絕緣膜的耦合電極的接觸SCNT4電耦合到p⁺型半導體區(qū)域HDF4。

n^-型半導體區(qū)域LDR2、控制柵極電極CG、源極區(qū)域SO2、p型半導體區(qū)域DPW以及漏極區(qū)域DR2形成n溝道MISFET。另一方面，p⁺型半導體區(qū)域HDF4、p型半導體區(qū)域DPW、n^-型半導體區(qū)域LDR2以及漏極區(qū)域DR2形成二極管。

p⁺型半導體區(qū)域HDF4經(jīng)由接觸SCNT4、源極電極SOE2以及接觸SCNT3電耦合到源極區(qū)域SO2。因此，在本修改例中，整流元件HRD具有彼此并聯(lián)耦合的n溝道MOSFET和二極管。

同樣在本修改例中的半導體器件中，以與比較例中的半導體器件相同的方式，形成寄生雙極晶體管PBT1(參見圖8)。寄生雙極晶體管PBT1為pnp雙極晶體管。寄生雙極晶體管PBT1具有作為集電極的p型半導體區(qū)域IDF2和BIDF，具有作為基極的n^-型半導體區(qū)域LDR1和LDR2以及整流元件HRD的源極區(qū)域SO2，并且具有作為發(fā)射極的耦合晶體管TR的漏極區(qū)域DR1和resurf層RSF1。因此，在耦合晶體管TR未被p型半導體區(qū)域IDF1圍繞的情況下，寄生雙極晶體管PBT1工作使得泄漏電流LC1(參見圖8)流動。

然而，同樣在本修改例中的半導體器件中，以與實施例1中的半導體器件相同的方式，耦合晶體管TR由p型半導體區(qū)域IDF1圍繞。因此，同樣在本修改例中的半導體器件中，作為寄生雙極晶體管PBT1的基極位于區(qū)域SPR1中的部分(參見圖8)的n^-型半導體區(qū)域LDR1和各作為寄生雙極晶體管PBT1的基極位于區(qū)域SPR2中的部分(參見圖8)的n^-型半導體區(qū)域LDR2和源極區(qū)域SO2由p型半導體區(qū)域IDF1彼此隔離。因此，同樣在本修改例中的半導體器件中，以與實施例1中的半導體器件相同的方式，寄生雙極晶體管PBT1不太可能工作。

作為結果，同樣在本修改例中的半導體器件中，以與實施例1中的半導體器件相同的方式，可以比比較例中的半導體器件更可靠地防止或抑制漏電流LC1(參見圖8)流過從區(qū)域SPR1向區(qū)域SPR2延伸形成的寄生雙極晶體管PBT1。

<制造實施例1中的半導體器件的方法>

接著，將給出制造實施例1中的半導體器件的方法的描述。圖17至圖21是實施例1中的半導體器件在其制造過程期間的主要部分截面圖。注意，圖17至圖21是等效于圖4的截面圖的截面圖。

首先，如圖17所示，提供作為半導體襯底的基底BSE?；譈SE具有高壓電路區(qū)域HSR、絕緣區(qū)域SPR以及低壓電路區(qū)域LSR，這些區(qū)域作為上表面TS(上表面TS作為基底BSE的主表面)的部分區(qū)域?；譈SE例如由硅(Si)單晶體底制成。注意，圖17示出了要形成耦合晶體管TR(參見圖21)的隔離區(qū)域SPR的區(qū)域SPR1中的截面。

接著，如圖17所示，在作為基底BSE的主表面的上表面TS上方，形成抗蝕劑圖案(省略其圖示)，并且將所形成的抗蝕劑圖案用作掩模，將n型雜質由離子注入方法注入到基底BSE中。在去除抗蝕劑圖案之后，基底BSE經(jīng)受熱處理。由此，在高壓電路區(qū)域HSR中，在基底BSE的上層部分中形成作為n型半導體區(qū)域的嵌入擴散層BDF。

接著，如圖18所示，在基底BSE上方，外延生長n^-型半導體層EPI。由此，形成包括作為p型半導體襯底的基底BSE和形成在基底BSE上方的n^-型半導體層EPI的襯底SUB。此時，形成n^-型半導體區(qū)域LDR1，包括n^-型半導體層EPI位于要形成耦合晶體管TR(參見圖21)的隔離區(qū)域SPR的區(qū)域SPR1中的部分。同樣地，形成包括n^-型半導體層EPI位于高壓電路區(qū)域HSR中的部分的n^-型半導體區(qū)域LDF1，并且形成包括n^-型半導體層EPI位于低壓電路區(qū)域LSR中的部分的n^-型半導體區(qū)域LDF2。

接著，如圖18所示，在襯底SUB上方，形成抗蝕劑圖案(省略其圖示)，并且將所形成的抗蝕劑圖案用作掩模，將p型雜質由離子注入方法注入到襯底SUB中，然后去除抗蝕劑圖案。由此，在隔離區(qū)域SPR的區(qū)域SPR1中，p型半導體區(qū)域IDF1被形成在n^-型半導體區(qū)域LDR1中。優(yōu)選地，p型半導體區(qū)域IDF1與基底BSE接觸。注意，圖18示出了p型半導體區(qū)域IDF1的部分PT2和PT4。

接著，如圖18所示，在襯底SUB上方，形成抗蝕劑圖案(省略其圖示)，并且將所形成的抗蝕劑圖案用作掩模，將p型雜質由離子注入方法注入到襯底SUB中，然后去除抗蝕劑圖案。由此，在隔離區(qū)域SPR的區(qū)域SPR1中，在n^-型半導體區(qū)域LDR1的上層部分中，形成作為p型半導體區(qū)域的resurf層RSF1。

接著，如圖18所示，在襯底SUB上方，形成抗蝕劑圖案(省略其圖示)，并且將所形成的抗蝕劑圖案用作掩模，將n型雜質由離子注入方法注入到半導體襯底SUB中。然后去除抗蝕劑圖案。由此，在隔離區(qū)域SPR的區(qū)域SPR1中，在n^-型半導體區(qū)域LDR1的上層部分中，形成n型半導體區(qū)域DNW1。

此時，襯底SUB經(jīng)受熱處理，使得引入到嵌入擴散層BDF中的n型雜質被擴散。作為結果，在高壓電路區(qū)域HSR中，嵌入擴散層BDF還形成在n^-型半導體區(qū)域LDF1的下層部分中。

接著，如圖19所示，在襯底SUB上方，由例如LOCOS方法形成隔離膜EI。隔離膜EI例如由二氧化硅(SiO2)膜制成。此時，在隔離區(qū)域SPR的區(qū)域SPR1中，在resurf層RSF1上方、n^-型半導體區(qū)域LDR1上方以及p型半導體區(qū)域IDF1上方形成隔離膜EI。另一方面，在高壓電路區(qū)域HSR和低壓電路區(qū)域LSR中，在n^-型半導體區(qū)域LDF1和LDF2上方形成隔離膜EI。

接著，熱氧化襯底SUB的上表面。作為結果，在區(qū)域SPR1未形成隔離膜EI的區(qū)域中，在n^-型半導體區(qū)域LDR1上方形成用于柵極絕緣膜的絕緣膜。接著，在用于柵極絕緣膜的絕緣膜上方和隔離膜EI上方，形成并圖案化例如由多晶硅制成的導電膜。由此，如圖20所示，在區(qū)域SPR1中的n^-型半導體區(qū)域LDR1上方，經(jīng)由柵極絕緣膜GI1形成柵極電極GE，并且經(jīng)由這絕緣膜GI2形成場板電極FP1。注意，在隔離膜EI位于resurf層RSF1上方的部分上方，還可以形成例如由鋁(Al)制成的場板電極RFP。場板電極RFP包括多個部分電極RFP1。

接著，如圖21所示，在襯底SUB上方，形成抗蝕劑圖案(省略其圖示)，并且將所形成的抗蝕劑圖案用作掩模，將n型雜質由離子注入方法注入到襯底SUB中，然后去除抗蝕劑圖案。由此，在隔離區(qū)域SPR的區(qū)域SPR1中，作為n⁺型半導體區(qū)域的背柵極BG形成在n型半導體區(qū)域DNW1的上層部分中，而在高壓電路區(qū)域HSR中，n⁺型半導體區(qū)域形成在n^-型半導體區(qū)域LDF1的上層部分中。

接著，如圖21所示，在襯底SUB上方，形成抗蝕劑圖案(省略其圖示)，并且將所形成的抗蝕劑圖案用作掩模，將p型雜質由離子注入方法注入到襯底SUB中，然后去除抗蝕劑圖案。由此，在隔離區(qū)域SPR的區(qū)域SPR1中，作為p⁺型半導體區(qū)域的源極區(qū)域SO1形成在n型半導體區(qū)域DNW1的上層部分中，作為p⁺型半導體區(qū)域的漏極區(qū)域DR1形成在resurf層RSF1的上層部分中，并且p⁺型半導體區(qū)域HDF1形成在p型半導體區(qū)域IDF1的上層部分中。

此時，柵絕緣膜GI1、柵極電極GE、resurf層RSF1、源極區(qū)域SO1以及漏極區(qū)域DR1形成耦合晶體管TR。

接著，如圖4所示，在隔離區(qū)域SPR的區(qū)域SPR1中，層間絕緣膜IL1形成在襯底SUB上方，以便覆蓋源極區(qū)域SO1、背柵極BG、柵極電極GE、場板電極RFP和FP1、漏極區(qū)域DR1以及p⁺型半導體區(qū)域HDF1。層間絕緣膜IL1例如由二氧化硅(SiO2)制成。此時，在高壓電路區(qū)域HSR和低壓電路區(qū)域SLR中，層間絕緣膜IL1形成在襯底SUB上方，以便覆蓋n⁺型半導體區(qū)域HDF2和p⁺型半導體區(qū)域HDF1。

接著，如圖4所示，在隔離區(qū)域SPR的區(qū)域SPR1中，接觸SCNT1、SCNT2、GCNT1、FCNT1、FCNT2、DCNT1以及CNT1被形成為延伸穿過層間絕緣膜IL1。此時，在高壓電路區(qū)域HSR中，接觸CNT2被形成為延伸穿過層間絕緣膜IL1。

接觸SCNT1電耦合到源極區(qū)域SO1，而接觸SCNT2電耦合到背柵極BG。接觸GCNT1電耦合到柵極電極GE。接觸FCNT1電耦合到場板電極FP1，而接觸FCNT2電耦合到場板電極RFP。接觸DCNT1電耦合到漏極DR1。接觸CNT1電耦合到p⁺型半導體區(qū)域HDF1，而接觸CNT2電耦合到n⁺型半導體區(qū)域HDF2。

接著，如圖4所示，在隔離區(qū)域SPR的區(qū)域SPR1中，形成源極電極SOE1、柵極板電極GP1、場板電極FE、漏極電極DRE1以及電極SUE1。源極電極SOE1、柵極板電極GP1、場板電極FE、漏極電極DRE1以及電極SUE1中的每一個例如由鋁(Al)制成。此時，在高壓電路區(qū)域HSR中，形成電極EL1。注意，在源極電極SOE1、柵極板電極GP1、場板電極FE、漏極電極DRE1以及電極SUE1中的任意相鄰兩個之間，形成層間絕緣膜IL2。

源極電極SOE1電耦合到接觸SCNT1和SCNT2。柵極板電極GP1電耦合到接觸GCNT1。場板電極FE電耦合到接觸FCNT2。漏極電極DRE1電耦合到接觸FCNT1和DCNT1。電極SUE1電耦合到接觸CNT1。電極EL1電耦合到接觸CNT2。

注意，通過執(zhí)行使用圖17至圖21描述的工藝步驟，在隔離區(qū)域SPR的區(qū)域SPR1(參見圖5)中，形成整流元件(參見圖5)，但省略其圖示。同樣地，通過執(zhí)行使用圖17至圖21描述的處理步驟，在高壓電路區(qū)域HSR中，形成包括在高側驅動電路HDC(參見圖2)中的半導體元件(諸如，例如晶體管)，而在低壓電路區(qū)域LSR中，形成包括在信號處理電路LGC和低側驅動電路LDC(參見圖2)中的半導體元件(諸如，例如晶體管)。由此，形成使用圖2至圖5描述的實施例1中的半導體器件SD。

(實施例2)

在實施例1中，給出了耦合晶體管TR被p型半導體區(qū)域IDF1圍繞的示例的描述。另一方面，在實施例2中，將給出耦合晶體管TR被DTI(深溝槽隔離)結構圍繞的示例的描述。

實施例2中的半導體器件除了耦合晶體管TR被DTI結構圍繞之外與實施例1中的半導體器件相同。因此，省略實施例2中的半導體器件的描述。

<實施例2中的半導體器件>

接著，將給出實施例2中的半導體器件的描述。圖22和圖23是實施例2中的半導體器件的主要部分平面圖。圖24是實施例2中的半導體器件的主要部分截面圖。

圖22示出了耦合晶體管TR的外圍。圖23以放大關系示出了圖22中的耦合晶體管TR的外圍。在圖22和圖23中，連同平面圖示意性示出了耦合晶體管TR的電耦合的狀態(tài)。圖24是沿著圖22和圖23中的每一個中的線A-A的截面圖。注意，沿著圖22和圖23中的每一個中的線B-B的截面圖與圖5中所示的截面圖相同。

同樣在實施例2中的半導體器件中，以與實施例1中的半導體器件相同的方式，n^-型半導體區(qū)域LDR1包括n^-型半導體層EPI位于形成耦合晶體管TR的隔離區(qū)域SPR的區(qū)域SPR1中的部分。隔離區(qū)域SPR中除了區(qū)域SPR1之外的區(qū)域是區(qū)域SPR2。

在實施例2中的半導體器件中，不像在實施例1中的半導體器件，源極區(qū)域SO1、resurf層RSF1以及漏極區(qū)域DR1被作為p型半導體區(qū)域IDF1的替代的DTI結構DT圍繞。即，耦合晶體管TR被DTI結構DT圍繞。

如圖23和圖24所示，DTI結構DT包括溝槽部分TRP和絕緣膜DIF，該溝槽部分TRP作為被形成為從n^-型半導體層EPI的上表面延伸至n^-型半導體層EPI中的至少深度位置中間的開口；該絕緣膜DIF被嵌入在溝槽部分TRP中。作為開口的溝槽部分TRP在平面圖中形成在n^-型半導體區(qū)域LDR1圍繞源極區(qū)域SO1、resurf層RSF1以及漏極區(qū)域DR1的部分中，以與源極區(qū)域SO1、resurf層RSF1以及漏極區(qū)域DR1中的每一個隔開。隔離區(qū)域SPR的區(qū)域SPR1包括被絕緣膜DIF圍繞的區(qū)域和形成絕緣膜DIF的區(qū)域。

在圖24中所示的示例中，絕緣膜DIF不與層間絕緣膜IL1一體形成。然而，絕緣膜DIF也可以與層間絕緣膜IL1一體形成。絕緣膜DIF位于比耦合晶體管TR更靠近低壓電路區(qū)域LSR的部分(稍后描述的膜部分FPT2)在平面圖中被包括在p型半導體區(qū)域IDF1中。

實施例2中的半導體器件的操作與實施例1中的半導體器件的操作相同。

在實施例2中的半導體器件，不像比較例中的半導體器件，作為寄生雙極晶體管PBT1的基極位于區(qū)域SPR1中的部分的n^-型半導體區(qū)域LDR1由絕緣膜DIF與各作為寄生雙極晶體管PBT1的基極位于區(qū)域SPR2中的部分的n^-型半導體區(qū)域LDR2和源極區(qū)域SO2隔離。因此，在實施例2中的半導體器件中，以與實施例1中的半導體器件相同的方式，即使在向整流元件HRD的源極區(qū)域SO2供應在耦合晶體管TR處于接通狀態(tài)時低于漏極區(qū)域DR1和resurf層RSF1中的電勢的電源電勢VCC時，寄生雙極晶體管PBT1也不太可能工作。

同樣地，在實施例2中的半導體器件中，不像比較例中的半導體器件，作為寄生二極管PD1位于區(qū)域SPR1中的部分的n^-型半導體區(qū)域LDR1由絕緣膜DIF與各作為寄生二極管PD1位于區(qū)域SPR2中的部分的n^-型半導體區(qū)域LDR2和源極區(qū)域SO2隔離。因此，在實施例2中的半導體器件中，以與實施例1中的半導體器件相同的方式，即使在向整流元件HRD的源極區(qū)域SO2供應在耦合晶體管TR處于接通狀態(tài)時低于漏極區(qū)域DR1和resurf層RSF1中的電勢的電源電勢VCC時，寄生二極管PD1也不太可能工作。

因此，在實施例2中的半導體器件中，以與實施例1中的半導體器件相同的方式，可以防止或抑制漏電流LC1或LC2流過從區(qū)域SPR1向區(qū)域SPR2延伸形成的寄生雙極晶體管PBT1或寄生二極管PD1。這允許以貼近和混合關系安裝作為由p型MOSFET制成的電平降低移位器的耦合晶體管TR和半導體元件(諸如，例如整流元件HRD)。

即，根據(jù)實施例2，即使在以貼近和混合關系安裝作為由p型MOSFET制成的電平降低移位器的耦合晶體管TR和半導體元件(諸如，例如整流元件HRD)時，也可以提高半導體器件的性能。

優(yōu)選地，絕緣膜DIF包括在平面圖中位于Y軸方向上的一側(圖23中的上側)的膜部分FPT1、在平面圖中位于與X軸方向上的一側相對的一側(圖23中的左側)的膜部分FPT2以及在平面圖中位于與Y軸方向上的一側相對的側(圖23中的下側)的膜部分FPT3。絕緣膜DIF的膜部分FPT1、FPT2以及FPT3一體形成。

此時，作為開口的溝槽部分TRP包括在平面圖中位于resurf層RSF1和漏極區(qū)域DR1在Y軸方向上的一側(圖23中的上側)的部分TRP1。作為開口的溝槽部分TRP還包括在平面圖中resurf層RSF1和漏極區(qū)域DR1與X軸方向上的一側相對的一側的部分TRP2。作為開口的溝槽部分TRP還包括在平面圖中位于與Y軸方向上的這一側相對的一側(圖23中的下側)的部分TRP3。溝槽部分TRP的部分TRP1、TRP2以及TRP3一體形成。膜部分FPT1嵌在部分TRP1中。膜部分FPT2嵌在部分TRP2中。膜部分FPT3嵌在部分TRP3中。

同樣在這種情況下，可以在例如n^-型半導體區(qū)域LDR1中的電勢等于n^-半導體區(qū)域LDF1中的電勢時可靠地防止或抑制漏電流LC1或LC2流過從區(qū)域SPR1至區(qū)域SPR2延伸形成的寄生雙極晶體管PBT1或寄生二極管PD1。

更優(yōu)選地，絕緣膜DIF包括在平面圖中位于X軸方向上的一側(圖23中的右側)的膜部分FPT4。絕緣膜DIF的膜部分FPT1、FPT2、FPT3以及FPT4一體形成。此時，溝槽部分TRP包括在平面圖中位于X軸方向上的一側(圖23中的右側)的部分TRP4。溝槽部分TRP的部分TRP1、TRP2、TRP3以及TRP4一體形成。膜部分FPT4嵌入在部分TRP4中。

在這種情況下，可以更可靠地防止或抑制漏電流LC1或LC2流過從區(qū)域SPR1至區(qū)域SPR2延伸形成的寄生雙極晶體管PBT1或寄生二極管PD1。

注意，此時，整流元件HRD的源極區(qū)域SO2、控制柵極電極CG、resurf層RSF2以及漏極區(qū)域DR2中的每一個形成在例如n^-型半導體區(qū)域LDR2位于膜部分FPT1在Y軸方向上的一側(圖23中的上側)的部分中，以與膜部FPT1隔開。源極區(qū)域SO2中的n型雜質高于n^-型半導體區(qū)域LDR2中的n型雜質。另一方面，在區(qū)域SPR2中，p型半導體區(qū)域IDF2形成在例如n^-型半導體區(qū)域LDR2位于膜部分FPT1在Y軸方向上的一側(圖23中的上側)的部分中，以與基底BSE接觸。

優(yōu)選地，溝槽部分TRP從隔離膜EI的上表面延伸穿過n^-型半導體區(qū)域LDR1且到達基底BSE。此時，形成在溝槽部分TRP中的絕緣膜DIF與基底BSE接觸。同樣在這種情況下，可以可靠地防止或抑制漏電流LC1或LC2流過從區(qū)域SPR1至區(qū)域SPR2延伸形成的寄生雙極晶體管PBT1或寄生二極管PD1。

在最優(yōu)選的情況下，整個絕緣膜DIF一體形成，并且一體形成的絕緣膜DIF圍繞耦合晶體管TR的整個外圍，并且使其整個外圍與基底BSE接觸。在這種情況下，可以完全防止漏電流LC1或LC2流過從區(qū)域SPR1至區(qū)域SPR2延伸形成的寄生雙極晶體管PBT1或寄生二極管PD1。

在實施例1中的半導體器件中，溝槽部分TRP和絕緣膜DIF在與其延伸方向正交的方向上的寬度可以被設置為小于p型半導體區(qū)域IDF1在與其延伸方向正交的方向上的寬度。因此，實施例2中的半導體器件可以比實施例1中的半導體器件更容易地減小尺寸。

具體地，實施例2中的半導體器件中的溝槽部分TRP和絕緣膜DIF的寬度可以基于光刻和蝕刻的處理精度被設置為大約1至2μm。另一方面，實施例1中的半導體器件中的p型半導體區(qū)域IDF1的寬度可以基于雜質擴散的空間精度被設置為大約5至10μm。

在實施例1中的半導體器件中，根據(jù)單獨地供應給n^-型半導體區(qū)域LDR1和LDR2以及p型半導體區(qū)域IDF1的電勢，漏電流可能經(jīng)由n^-型半導體區(qū)域LDR1和LDR2以及p型半導體區(qū)域IDF1之間的pn結在n^-型半導體區(qū)域LDR1和LDR2之間流動。

另一方面，在實施例2中的半導體器件中，不管單獨地供應給n^-型半導體區(qū)域LDR1和LDR2以及p型半導體區(qū)域IDF1的電勢如何，都可以防止或抑制漏電流在n^-型半導體區(qū)域LDR1和LDR2之間流動。通過增大溝槽部分TRP的寬度，可以提高在高壓電路區(qū)域HSR與低壓電路區(qū)域LSR之間提供隔離的隔離區(qū)域SPR的介電強度。

注意，實施例1中由通過引入雜質形成的p型半導體區(qū)域IDF1施加到n^-型半導體區(qū)域LDR1和LDR2的應力可以容易地被設置為小于實施例2中由嵌入在溝槽部分TRP中的隔離膜DIF施加于n^-型半導體區(qū)域LDR1和LDR2的應力。

因此，在實施例1中的半導體器件中，可以在比實施例2中的半導體器件更可靠地防止或抑制漏電流LC1或LC2流過寄生雙極晶體管PBT1或寄生二極管PD1的同時提高耦合晶體管TR、整流元件HRD等的特性。

注意，同樣在實施例2中，以與實施例1中相同的方式，可以防止或抑制漏電流LC3流過寄生雙極晶體管PBT2，并且防止或抑制漏電流LC4流過寄生雙極晶體管PBT3。

<制造實施例2中的半導體器件的方法>

接著，將給出制造實施例2中的半導體器件的方法的描述。圖25和圖26是實施例2中的半導體器件在其制造過程期間的主要部分截面圖。

在實施例2中的半導體器件的制造過程中，執(zhí)行與實施例1中使用圖17至圖21描述的過程步驟相同的過程步驟，直到執(zhí)行形成半導體區(qū)域(諸如源極區(qū)域SO1、漏極區(qū)域DR1以及背柵極BF)的步驟為止，如圖25所示。

注意，在實施例2中，在隔離區(qū)域SPR的區(qū)域SPR1中，p型半導體區(qū)域IDF1不被形成為圍繞耦合晶體管TR。因此，如圖25所示，在區(qū)域SPR1相對于插入在區(qū)域SPR1與柵極電極GE之間的源極區(qū)域SO1位于與柵極電極GE相對的區(qū)域中，不形成p型半導體區(qū)域IDF1。

接著，如圖26所示，形成溝槽部分TRP。在形成溝槽部分TRP的步驟中，在襯底SUB上方形成抗蝕劑圖案(省略其圖示)，并且將所形成的抗蝕劑圖案用作掩模，襯底SUB被蝕刻為形成從隔離膜EI的上表面延伸穿過n^-型半導體區(qū)域LDR1以到達基底BSE的溝槽部分TRP。此時，在區(qū)域SPR1相對于插入在區(qū)域SPR1與柵極電極GE之間的漏極區(qū)域DR1位于與柵極電極GE相對的區(qū)域中，溝槽部分TRP的部分TRP2還可以被形成為從隔離膜EI的上表面延伸穿過p型半導體區(qū)域IDF1并到達基底BSE，不像溝槽部分TRP的部分TRP4。注意，在形成溝槽部分TRP之后，去除抗蝕劑圖案。

接著，如圖26所示，絕緣膜DIF被形成為嵌在溝槽部分TRP中。由此，在溝槽部分TRP的部分TRP2中，嵌入絕緣膜DIF的膜部分FPT2，并且在溝槽部分TRP的部分TRP4中，嵌入絕緣膜DIF的膜部分FPT4。絕緣膜DIF例如由二氧化硅(SiO2)制成。注意，絕緣膜DIF還可以與層間絕緣膜IL1一體形成。

然后，執(zhí)行與使用實施例1中的圖4描述的步驟相同的步驟，以形成使用圖21至圖23描述的實施例2中的半導體器件SD。

雖然基于本發(fā)明的實施例直到此時具體描述了由本發(fā)明人實現(xiàn)的本發(fā)明，但本發(fā)明不限于上述實施例。將理解，可以在不偏離本發(fā)明的主旨的范圍內在本發(fā)明中進行各種變化和修改。