本發(fā)明一般地涉及半導體技術領域，更具體地，涉及半導體器件及其制造方法。

背景技術：

半導體器件用于大量的電子器件中，諸如計算機、手機等。半導體器件包括通過以下步驟在半導體晶圓上形成的集成電路：在半導體晶圓上方沉積許多類型的材料薄膜以及圖案化材料薄膜以形成集成電路。集成電路包括諸如金屬氧化物半導體(MOS)晶體管的場效應晶體管(FET)。

在提高晶體管性能以及減小晶體管的尺寸的進程中，已經(jīng)開發(fā)了溝道和源極/漏極區(qū)域位于由塊狀襯底形成的鰭中的晶體管。這種非平面器件是多柵極FinFET。多柵極FinFET可以具有橫跨在鰭狀硅體上的柵電極以形成溝道區(qū)域。

技術實現(xiàn)要素：

為了解決現(xiàn)有技術中所存在的缺陷，根據(jù)本發(fā)明的一方面，提供了一種半導體器件，包括：襯底，在所述襯底中具有多個半導體鰭；至少一個第一隔離結構，設置在所述半導體鰭之間；至少兩個第二隔離結構，其中，所述半導體鰭設置在所述第二隔離結構之間，并且所述第二隔離結構比所述第一隔離結構更多地延伸進所述襯底中；以及外延結構，設置在所述半導體鰭上，其中，在所述第一隔離結構與所述外延結構之間存在至少一個空隙。

在半導體器件中，所述外延結構具有頂面，并且使所述外延結構的頂面的至少一部分凹進。

在半導體器件中，所述外延結構具有鄰近所述空隙的底面，并且使所述外延結構的底面的至少一部分凹進以形成所述空隙。

在半導體器件中，所述外延結構中具有至少一個槽。

在半導體器件中，所述外延結構包括彼此間隔開并且分別設置在所述半導體鰭上的多個外延部分。

在半導體器件中，所述外延部分為刻面形狀。

半導體器件還包括：側壁結構，設置在所述第一隔離結構與所述空隙之間。

在半導體器件中，所述第一隔離結構包括第一部分和第二部分，并且所述半導體器件還包括：柵極堆疊件，覆蓋所述第一隔離結構的第一部分而保持所述第一隔離結構的第二部分未被覆蓋。

在半導體器件中，所述第一隔離結構設置在所述外延結構與所述襯底之間。

在半導體器件中，所述空隙是空氣空隙。

根據(jù)本發(fā)明的另一方面，提供了一種半導體器件，包括：多個器件間隔離結構；至少一個冠狀有源區(qū)域，設置在所述器件間隔離結構之間，其中，所述冠狀有源區(qū)域包括：多個半導體鰭；至少一個器件內(nèi)隔離結構，設置在所述半導體鰭之間；和連續(xù)的半導體區(qū)域，位于所述半導體鰭和所述器件內(nèi)隔離結構下面；以及外延結構，設置在所述半導體鰭上，其中，在所述器件內(nèi)隔離結構與所述外延結構之間存在至少一個氣隙。

在半導體器件中，所述外延結構具有頂面，所述外延結構的頂面具有至少一個凹進的表面部分。

在半導體器件中，所述外延結構包括分別設置在所述半導體鰭上的多個外延部分，其中，所述半導體鰭彼此間隔開。

半導體器件還包括：柵極堆疊件，覆蓋所述器件內(nèi)隔離結構的一部分并且未覆蓋所述器件內(nèi)隔離結構的另一部分，其中，所述外延結構與所述器件內(nèi)隔離結構的未被所述柵極堆疊件覆蓋的部分重疊。

在半導體器件中，所述氣隙設置在所述器件內(nèi)隔離結構的未被所述柵極堆疊件覆蓋的部分上。

半導體器件還包括：側壁結構，設置在所述器件內(nèi)隔離結構的未被所述柵極堆疊件覆蓋的部分上。

根據(jù)本發(fā)明的又一方面，提供了一種用于制造半導體器件的方法，包括：在襯底中形成至少一個第一隔離結構和多個第二隔離結構，其中，所述第二隔離結構在所述襯底中限定冠狀結構，并且所述第一隔離結構在所述皇冠結構中限定多個半導體鰭；在所述半導體鰭的第一部分和所述第一隔離結構的第一部分上面形成柵極堆疊件，同時暴露所述半導體鰭的第二部分和所述第一隔離結構的第二部分；去除所述半導體鰭的第二部分中的一部分；以及在所述半導體鰭的剩余的第二部分上形成外延結構，其中，所述外延結構在所述第一隔離結構的第二部分上留下空隙。

在該方法中，形成所述第一隔離結構和所述第二隔離結構包括：在所述襯底中形成至少一個第一溝槽和多個第二溝槽，其中，所述第二溝槽比所述第一溝槽深。

在該方法中，形成所述外延結構包括：在所述半導體鰭的剩余的第二部分上分別形成多個外延部分，其中，所述外延部分彼此間隔開。

該方法還包括：在形成所述外延結構之前，在所述第一隔離結構的第二部分上形成側壁結構。

附圖說明

當結合附圖進行閱讀時，根據(jù)下面詳細的描述可以最佳地理解本發(fā)明的各個方面。應該注意，根據(jù)工業(yè)中的標準實踐，各種部件沒有被按比例繪制。實際上，為了清楚的討論，各種部件的尺寸可以被任意增加或減少。

圖1A至圖1F是根據(jù)本發(fā)明的一些實施例的處于各個階段中的制造半導體器件的方法的透視圖。

圖2是沿著圖1F的線2-2所截取的截面圖。

圖3是根據(jù)本發(fā)明一些實施例的半導體器件的截面圖。

圖4是根據(jù)本發(fā)明一些實施例的半導體器件的截面圖。

圖5是根據(jù)本發(fā)明一些實施例的半導體器件的截面圖。

圖6A至圖6C是根據(jù)本發(fā)明的一些實施例的處于各個階段中的制造半導體器件的方法的截面圖。

圖7是根據(jù)本發(fā)明一些實施例的半導體器件的截面圖。

具體實施方式

以下公開內(nèi)容提供了許多不同實施例或?qū)嵗?，用于實現(xiàn)所提供主題的不同特征。以下將描述組件和布置的特定實例以簡化本發(fā)明。當然，這些僅是實例并且不意欲限制本發(fā)明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件形成為直接接觸的實施例，也可以包括形成在第一部件和第二部件之間的附加部件使得第一部件和第二部件不直接接觸的實施例。另外，本發(fā)明可以在多個實例中重復參考標號和/或字符。這種重復是為了簡化和清楚的目的，并且其本身不指示所討論的各個實施例和/或配置之間的關系。

此外，為了便于描述，本文中可以使用諸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等空間關系術語以描述如圖所示的一個元件或部件與另一元件或部件的關系。除圖中所示的方位之外，空間關系術語意欲包括使用或操作過程中的器件的不同的方位。裝置可以以其它方式定位(旋轉(zhuǎn)90度或在其他方位)，并且在本文中使用的空間關系描述符可同樣地作相應地解釋。

圖1A至圖1F是根據(jù)本發(fā)明的一些實施例的處于各個階段中的制造半導體器件的方法的透視圖。參考圖1A，提供襯底110。例如，在一些實施例中，襯底110可以是半導體材料并且可以包括已知的結構，該已知結構包括梯度層或掩埋氧化物。在一些實施例中，襯底110包括可以未摻雜或摻雜(如，p型、n型或它們的組合)的塊狀硅?？梢允褂眠m合于半導體器件形成的其他的材料。諸如鍺、石英、藍寶石和玻璃的其他的材料可以可選地用于襯底110?？蛇x地，襯底110可以是絕緣體上半導體(SOI)襯底的有源層或諸如形成在塊狀硅層上的硅鍺層的多層結構。

至少兩個溝槽112'形成在襯底110中?？梢允褂醚诒螌?未示出)和合適的蝕刻工藝來形成溝槽112'。例如，掩蔽層可以是通過諸如化學汽相沉積(CVD)的工藝所形成的包括氮化硅的硬掩模，但是也可以可選地使用其他材料，諸如氧化物、氮氧化物、碳化硅、它們的組合等；和其他的工藝，諸如等離子體增強的CVD(PECVD)、低壓CVD(LPCVD)，或者甚至氧化硅形成之后的氮化。一旦形成掩蔽層，就可以通過合適的光刻工藝來圖案化掩蔽層以暴露襯底110中的將要被去除的那些部分以形成溝槽112'。

然而，作為本領域的技術人員應該理解，以上描述的用于形成掩蔽層的工藝和材料不是可以用于保護襯底110的一部分并且同時暴露襯底110的用于形成溝槽112'的其他部分的唯一方法。諸如圖案化并且顯影光刻膠的其他合適的工藝可以可選地用于暴露襯底110的將被去除的部分以形成溝槽112'。所有這些方法都旨在包括在本發(fā)明的范圍內(nèi)。

一旦形成并且圖案化掩蔽層，就在襯底110中形成溝槽112'?？梢酝ㄟ^諸如反應離子蝕刻(RIE)的合適的工藝去除暴露的襯底110以在襯底110中形成溝槽112'，但是也可以可選地使用其他合適的工藝。在一些實施例中，可以形成溝槽112'以具有自襯底110的表面的小于約500nm的深度d1，諸如約250nm。如以下關于圖1B所闡述的，隨后圖案化襯底110的介于溝槽112'之間的區(qū)以形成單獨的半導體鰭。

參考圖1B。為了簡潔的目的，放大圖1A得到圖1B以示出圖1A的溝槽112'的內(nèi)部。至少一個溝槽114形成在圖1A的溝槽112'之間，并且溝槽112'形成為溝槽112。例如，在圖1B中，兩個溝槽114形成在溝槽112之間。溝槽114可以是介于分離的半導體鰭116之間的隔離區(qū)域，該分離的半導體鰭共用類似的柵極或類似的源極或漏極。溝槽112可以是介于不共用類似的柵極、源極或漏極的半導體鰭之間的隔離區(qū)域。

可以使用與溝槽112'類似的工藝(以上關于圖1A所討論的)來形成溝槽114，諸如合適的掩蔽或光刻工藝，以及隨后的蝕刻工藝。附加地，溝槽114的形成還用于加深圖1A的溝槽112'，使得溝槽112比溝槽114在襯底110中延伸更大的距離。即，溝槽112比溝槽114深。這可以通過使用合適的掩模暴露溝槽112和襯底110的將被去除的那些區(qū)(以形成溝槽114)來實現(xiàn)。這樣，溝槽112可以具有介于約20nm和約700nm之間的第二深度d2，諸如約320nm，并且溝槽114可以形成為具有介于約10nm和約150nm之間的第三深度d3，諸如約100nm。應該注意，盡管圖1B中的溝槽112和114具有尖角部(sharp corner)，但是在一些其他的實施例中，溝槽112和114根據(jù)蝕刻條件可以具有圓角部。

然而，本領域技術任何應該意識到，上述形成溝槽112和114的工藝是一種可能的工藝，而不意味著以這方面進行限制。而且，可以使用其他合適的工藝形成溝槽112和114，使得溝槽112比溝槽114在襯底110延伸更大的距離。例如，可以在單個蝕刻步驟中形成溝槽112，并且然后，在溝槽114的形成期間保護溝槽112。可以可選地使用包括任何數(shù)量的掩蔽和去除工藝的其他合適的工藝。

除了形成溝槽114之外，另外地，掩蔽和蝕刻工藝由襯底110的未被去除的那些部分形成半導體鰭116。如下文討論的，可以使用這些半導體鰭116來形成半導體器件的溝道區(qū)域。盡管圖1B示出了由襯底110形成的三個半導體鰭116，但是可以使用一個以上的任何數(shù)量的半導體鰭116，使得存在溝槽112和114。在一些實施例中，半導體鰭116可以形成分離的溝槽區(qū)域，但是仍足夠靠近以共用公共柵極(下文關于圖1D討論公共柵極的形成)。

參考圖1C，溝槽112和114填充有介電材料(未示出)。介電材料在凹進溝槽112和114內(nèi)凹進以分別形成隔離結構122(稱為第二隔離結構或器件間隔離結構)和124(稱為第一隔離結構或器件內(nèi)隔離結構)。在一些實施例中，隔離結構122比隔離結構124更多地延伸進襯底110中。換句話說，隔離結構122比隔離結構124更深。隔離結構122在襯底110中限定冠狀結構(或冠狀有源區(qū)域)102，并且隔離結構124在冠狀結構102中限定多個半導體鰭116。更詳細地，冠狀結構(或冠狀有源區(qū)域)102包括半導體鰭116、隔離結構124和連續(xù)的半導體區(qū)域104。連續(xù)的半導體區(qū)域104位于半導體鰭116和隔離結構124下面。介電材料可以是氧化物材料、高密度等離子體(HDP)氧化物等。在選擇性地清洗和加襯里于溝槽112和114之后，可以使用CVD方法(如，高深寬比工藝(HARP))、高密度等離子體CVD方法或本領域已知的其他合適的形成方法來形成介電材料。

可以通過以下步驟來填充溝槽112和114：利用介電材料過填充溝槽112和114以及襯底110，然后通過諸如化學機械拋光(CMP)、蝕刻、它們的組合等的合適的工藝來去除溝槽112和114以及襯底110外部的多余材料。在一些實施例中，去除工藝還去除了位于襯底110上方的任何介電材料，使得介電材料的去除將暴露襯底110的表面以用于進一步的處理操作。

一旦利用介電材料填充溝槽112和114，使介電材料凹進以遠離襯底110的表面?？梢詧?zhí)行凹進以暴露半導體鰭116的鄰近襯底110的頂面的側壁的至少一部分?？梢允褂猛ㄟ^將襯底110的頂面浸入諸如HF的蝕刻劑的濕蝕刻來使介電材料凹進，但是可以可選地使用諸如H₂的其他蝕刻劑和其他方法，諸如反應離子蝕刻、利用諸如NH₃/NF₃的蝕刻劑的干蝕刻、化學氧化去除或干化學清洗?？梢允菇殡姴牧习歼M為第四深度d4，該第四深度為自襯底110的表面介于約5nm和約50nm之間的深度，諸如約40nm。另外地，凹進還可以去除位于襯底110上方任何剩余的介電材料以確保暴露襯底110以用于進一步的處理。

然而，作為本領域的普通技術人員應該理解，以上描述的步驟可以是用于填充并且凹進介電材料的整體工藝流程的一部分。例如，可以使用加襯里步驟、清洗步驟、退火步驟、間隙填充步驟、這些步驟的組合等來形成溝槽112和114并且利用介電材料填充溝槽112和114。所有可能的工藝步驟旨在完全包括在本實施例的范圍內(nèi)。

參考圖1D，柵極堆疊件130形成在半導體鰭116、隔離結構122和124的一部分上。柵極堆疊件130包括柵極介電層132和柵電極134?？梢酝ㄟ^熱氧化、化學汽相沉積、濺射或本領域中已知的和已經(jīng)使用的用于形成柵極電介質(zhì)的任何其他的方法來形成柵極電介質(zhì)132。根據(jù)柵極電介質(zhì)形成的技術，半導體鰭116的頂部上的柵極電介質(zhì)132的厚度可以與半導體鰭116的側壁上的柵極電介質(zhì)132的厚度不同。

柵極電介質(zhì)132可以包括諸如二氧化硅或氮氧化硅的材料，其厚度在大約3埃至大約100埃的范圍內(nèi)，諸如大約10埃?？蛇x地，柵極電介質(zhì)132可由高介電常數(shù)(高k)材料(例如，其相對介電常數(shù)大于約5)形成，諸如氧化鑭(La₂O₃)、氧化鋁(Al₂O₃)、氧化鉿(HfO₂)、氮氧化鉿(HfON)或氧化鋯(ZrO₂)或它們的組合，其等效氧化物厚度為大約0.5埃至大約100埃，諸如大約10?；?0埃以下。此外，還可以將二氧化硅、氮氧化硅和/或高k材料的組合用于柵極電介質(zhì)132。

柵電極134形成在柵極電介質(zhì)132上。柵電極134可以包括導電材料并且可以選自包括多晶硅(poly-Si)、多晶硅-鍺(poly-SiGe)、金屬氮化物、金屬硅化物、金屬氧化物、金屬、這些的組合等的組。金屬氮化物的實例包括氮化鎢、氮化鉬、氮化鈦和氮化鉭或它們的組合。金屬硅化物的實例包括硅化鎢、硅化鈦、硅化鈷、硅化鎳、硅化鉑、硅化鉺或它們的組合。金屬氧化物的實例包括氧化釕、氧化銦錫或它們的組合。金屬的實例包括鎢、鈦、鋁、銅、鉬、鎳、鉑等。

可以通過化學汽相沉積(CVD)、濺射沉積或本領域中已知的和已經(jīng)使用的用于沉積導電材料的其他的技術來沉積柵電極134。柵電極134的厚度可以在約200埃至約4000埃的范圍內(nèi)。在該工藝中，可以在柵電極134中引入或不引入離子。例如，可以通過離子注入技術來引入離子。

柵極堆疊件130限定位于柵極電介質(zhì)132下面的半導體鰭116中的多溝道區(qū)域(即，第一部分117)。例如，可以通過使用本領域已知的沉積和光刻技術在柵電極層上沉積并且圖案化柵極掩模(未示出)來形成柵極堆疊件130。柵極堆疊件可以包括常用的掩蔽材料，諸如(但不限于)光刻膠材料、氧化硅、氮氧化硅和/或氮化硅。可以使用干蝕刻工藝來形成圖案化的柵極堆疊件130。

一旦圖案化柵極堆疊件130，就可以形成一對間隔件140。間隔件140可以形成在柵極堆疊件130的相對側上。通常可以通過在先前形成的結構上毯式沉積間隔件層(未示出)來形成間隔件130。間隔件層可包括SiN、氮氧化物、SiC、SiON、氧化物等，并且可以通過用于形成這種層的方法(諸如化學汽相沉積(CVD)、等離子體增強的CVD、濺射和本領域已知的其他方法)來形成間隔件層。間隔件層可以包括具有與隔離結構122和124的介電材料不同的或類似的蝕刻特性的不同的材料。然后，諸如通過一次或多次蝕刻以從該結構的水平面處去除間隔件層來圖案化間隔件140。

在圖1D中，至少一個半導體鰭116具有至少一個第一部分117和至少一個第二部分118。柵極堆疊件130和間隔件140覆蓋第一部分117，而保持第二部分118未被覆蓋。即，通過柵極堆疊件130和間隔件140暴露第二部分118。此外，至少一個隔離結構124具有至少一個第一部分125和至少一個第二部分126。柵極堆疊件130和間隔件140覆蓋第一部分125，而保持第二部分126未被覆蓋。即，通過柵極堆疊件130和間隔件140暴露第二部分126。

參考圖1E，從未被柵極堆疊件130和間隔件140保護的那些區(qū)去除半導體鰭116的第二部分118的一部分。半導體鰭116的剩余的第二部分118的頂面118t位于隔離結構124的第二部分126的頂面126t下面。可以通過使用柵極堆疊件130和第一間隔件140作為硬掩模的反應離子蝕刻(RIE)或通過任何其他合適的去除工藝來執(zhí)行該去除。在一些實施例中，可以在約1mTorr至1000mTorr的壓力、約50W至1000W的功率、約20V至500V的偏壓、在約40℃至60℃的溫度下使用HBr和/或Cl₂作為蝕刻氣體來執(zhí)行蝕刻工藝。而且，在所提供的實施例中，可以調(diào)節(jié)用在蝕刻工藝中的偏壓以允許有效控制蝕刻方向來實現(xiàn)半導體鰭116的剩余的(或凹進的)第二部分118的期望的輪廓。應該注意，盡管圖1E中的剩余的第二部分118具有尖角部，但是在一些其他的實施例中，根據(jù)蝕刻條件，剩余的第二部分118可以具有圓角部。

參考圖1F和圖2，圖2是沿著圖1F的線2-2截取的截面圖。外延結構160形成在半導體鰭116的剩余的第二部分118上并且形成在隔離結構124的第二部分126上面，以留下位于隔離結構124的第二部分126上的至少一個空隙V。例如，在圖1F和圖2中，外延結構160留下分別位于隔離結構124的第二部分126上的兩個空隙V。由于外延結構160的晶格常數(shù)與襯底110不同，因此半導體鰭116的溝道區(qū)域是應變的或受應力的，以增加器件的載流子遷移率以及提高器件的性能。在一些實施例中，通過LPCVD工藝外延生長諸如碳化硅(SiC)的外延結構160以形成n型FinFET的源極和漏極區(qū)域。在約400℃至800℃的溫度以及約1Torr至200Torr的壓力下，使用Si₃H₈和SiH₃CH作為反應氣體來執(zhí)行LPCVD工藝。在一些實施例中，通過LPCVD工藝外延生長諸如硅鍺(SiGe)的外延結構160以形成p型FinFET的源極和漏極區(qū)域。在約400℃至800℃的溫度以及約1Torr至200Torr的壓力下，使用SiH₄和GeH₄作為反應氣體來執(zhí)行LPCVD工藝。

外延結構160具有頂面162。使外延結構160的頂面162的至少一部分凹進。即，外延結構160的頂面162具有至少一個凹進的表面部分162r。此外，頂面162還具有至少一個峰部162p。凹進的表面部分162r是頂面162的局部最小值，并且峰部162p是頂面162的局部最大值。例如，在圖1F和圖2中，頂面162具有兩個凹進的表面部分162r和三個峰部162p。凹進的表面部分162r分別位于隔離結構124的第二部分126上面以分別在外延結構160中形成槽G。因此，頂面162是波形面。

在圖1F和圖2中，外延結構160具有鄰近空隙V的底面164。使外延結構160的底面164的至少一部分凹進以形成空隙V。在圖1F和圖2中，使外延結構160的底面164凹進以形成兩個空隙V。因此，底面164是波形面。空隙V設置在隔離結構124的第二部分126上，以分離外延結構160與第二部分126。隔離結構124的第二部分126分別設置在外延結構160與襯底110之間。在一些實施例中，空隙V是空氣空隙(或氣隙)，其相對介電常數(shù)約為1。外延結構160與空隙V之間的相對介電常數(shù)差值可以實現(xiàn)良好的交流電(AC)性能。

在一些實施例中，半導體鰭116的第二部分118的至少一個具有在約5nm至約13nm的范圍內(nèi)的厚度T1。隔離結構124的第二部分126的至少一個具有在約5nm至約20nm的范圍內(nèi)的厚度T2。至少一個空隙V具有大于約4nm的厚度T3。相鄰的兩個半導體鰭116的間距P(即，基本等于相鄰的兩個峰部160p的間距)基本小于40nm。半導體鰭116的第一部分117和第二部分118之間的高度差H在約30nm至約55nm的范圍內(nèi)。

在一些實施例中，在圖1F的工藝之后，接觸件(未示出)可以形成在外延結構160上以互連外延結構160與半導體器件的上層結構。在一些實施例中，接觸件由金屬制成，并且權利要求在該方面不進行限制。在圖1F和圖2中，由于外延結構160具有凹進的(波形)頂面162，所以可以增加接觸件和外延結構160的接觸面積，從而減小結接觸電阻并且提高半導體器件的性能。此外，由于半導體鰭116的第二部分118中的至少一個設置在隔離結構122與124之間，并且第二部分118、隔離結構122和124一起形成凹槽，所以可以約束外延結構160在凹槽中的再生長(橫向)。因此，可以改善外延結構160的生長位錯問題。此外，由于隔離結構124，所以可以改善半導體鰭116和外延結構160的電流泄露問題。此外，外延結構160與空隙V之間的相對介電常數(shù)差值可以實現(xiàn)良好的交流電(AC)性能。

圖3是根據(jù)本發(fā)明一些實施例的半導體器件的截面圖。圖3和圖2的半導體器件之間的區(qū)別在于外延結構160的形狀。在圖3中，外延結構160包括彼此間隔開并且分別設置在半導體鰭116上的多個外延部分166。例如，在圖3中，外延結構160包括三個外延部分166。外延部分166為刻面(facet)形狀。更詳細地，由于不同表面上的不同生長率，所以刻面可以形成在外延部分166上。例如，具有(111)表面方向的表面(稱為(111)平面)上的生長率低于諸如(110)和(100)平面的其他平面。因此，作為不同平面的生長率不同的結果，形成了刻面167。如果自由生長外延部分166，那么刻面167將具有(111)表面方向(換句話說，在(111)平面上)。因此，隨著外延生長的進行，由于生長速率的不同，逐漸形成刻面167。

在圖3中，空隙V形成在相鄰的兩個外延部分166之間并且形成在隔離結構124的第二部分126上?？障禫可以是空氣空隙。外延結構160與空隙V之間的相對介電常數(shù)差值可以實現(xiàn)良好的交流電(AC)性能。此外，例如，圖3和圖2的外延結構160之間的形狀差異取決于外延生長條件，并且要求的保護范圍不在這方面進行限制。圖3中的半導體器件的其他相關結構細節(jié)與圖2中的半導體器件類似，因此下文中不再重復這方面的描述。

圖4是根據(jù)本發(fā)明一些實施例的半導體器件的截面圖。圖4和圖2的半導體器件之間的區(qū)別在于半導體鰭116的數(shù)量和外延結構160的形狀。在圖4中，襯底110具有兩個半導體鰭116和設置在其間的隔離結構124。外延結構160的頂面162具有一個凹進的表面部分162r和兩個峰部162p。凹進的表面部分162r形成在兩個峰部162p之間。凹進的表面部分162r位于隔離結構124的第二部分126上面以在外延結構160中形成槽G。因此，頂面162是波形面。此外，空隙V形成在隔離結構124的第二部分126上并且介于外延結構160與第二部分126之間。具有兩個半導體鰭116的半導體器件可以應用至n型金屬氧化物半導體(MOS)器件，同時如圖2和圖3所示的具有三個半導體鰭116的半導體器件可以應用至p型MOS器件，并且所要求的保護范圍不在這方面進行限制。圖4中的半導體器件的其他相關結構細節(jié)與圖2中的半導體器件類似，因此下文中不再重復這方面的描述。

圖5是根據(jù)本發(fā)明的一些實施例的半導體器件的截面圖。圖5和圖3的半導體器件之間的區(qū)別在于半導體鰭116的數(shù)量。在圖5中，襯底110具有兩個半導體鰭116和設置在其間的隔離結構124。外延結構160包括彼此間隔開并且分別設置在兩個半導體鰭116上的兩個外延部分166。外延部分166為刻面(facet)形狀。在圖5中，作為不同平面的生長率不同的結果，形成了刻面167。如果自由生長外延部分166，那么刻面167將具有(111)表面方向(換句話說，在(111)平面上)。因此，隨著外延生長的進行，由于生長速率的不同，逐漸形成刻面167。此外，空隙V形成在兩個外延部分166之間并且形成在隔離結構124的第二部分126上以提高半導體器件的AC性能。圖5中的半導體器件可以應用至nMOS器件，并且所要求的保護范圍不在這方面進行限制。圖5中的半導體器件的其他相關結構細節(jié)與圖3中的半導體器件類似，因此下文中不再重復這方面的描述。

圖6A至圖6C是根據(jù)本發(fā)明的一些實施例的處于各個階段中的制造半導體器件的方法的截面圖。圖6A至圖6C的截面圖位置與圖1F的截面圖位置類似。圖1A至圖1D的制造過程被預先執(zhí)行。由于相關的制造細節(jié)與上文提到的實施例是相似的，因此，在下文中不再重復這方面的說明。參考圖6A，隨后，沿著半導體鰭116形成側壁層170。側壁層170可以包括諸如氧化硅的介電材料?？蛇x地，側壁層170可以包括氮化硅、SiC、SiON或它們的組合。在一些實施例中，可以利用間隔件140(見圖1D)形成或在附加的工藝中形成側壁層170，并且所要求的保護范圍不在這方面進行限制。

參考圖6B，從未被柵極堆疊件130和間隔件140保護的那些區(qū)去除半導體鰭116的第二部分118的一部分。而且，去除側壁層170的一部分以在隔離結構124的第二部分126上形成多個側壁結構175。半導體鰭116的剩余的第二部分118的頂面118t位于隔離結構124的第二部分126的頂面126t之下?？梢酝ㄟ^使用柵極堆疊件130和第一間隔件140(見圖1D)作為硬掩模的反應離子蝕刻(RIE)或通過任何其他合適的去除工藝來執(zhí)行該去除。在一些實施例中，可以在約1mTorr至1000mTorr的壓力、約50W至1000W的功率、約20V至500V的偏壓、在約40℃至60℃的溫度下使用HBr和/或Cl₂作為蝕刻氣體來執(zhí)行蝕刻工藝。而且，在所提供的實施例中，可以調(diào)節(jié)用在蝕刻工藝中的偏壓以允許有效控制蝕刻方向來實現(xiàn)半導體鰭116的剩余的(或凹進的)第二部分118的期望輪廓。應該注意，盡管圖6B中的剩余的第二部分118具有尖角部，但是在一些其他的實施例中，根據(jù)蝕刻條件，剩余的第二部分118可以具有圓角部。

在圖6B中，在蝕刻工藝期間，由于用于蝕刻的離子或蝕刻劑難以進入介于半導體鰭116之間的間隙，所以介于半導體鰭116之間的側壁層170(見圖6A)的蝕刻厚度小于其他部分。因此，在一些實施例中，可以去除側壁層170的位于隔離結構122上的部分，同時側壁結構175仍位于隔離結構124上。然而，在一些其他的實施例中，側壁層170的一部分可以保持位于隔離結構122上并且具有比側壁結構175小的厚度。在一些實施例中，側壁結構175的厚度可以大于3nm。

參考圖6C，外延結構160形成在半導體鰭116的剩余的第二部分118上并且形成在隔離結構126的第二部分126之上，以留下位于隔離結構124的第二部分126上的至少一個空隙V。例如，在圖6C中，外延結構160留下分別位于隔離結構124的第二部分126上的兩個空隙V。由于外延結構160的晶格常數(shù)與襯底110不同，所以半導體鰭116的溝道區(qū)域是應變的或受應力的，以增加器件的載流子遷移率以及提高器件的性能。在一些實施例中，通過LPCVD工藝外延生長諸如碳化硅(SiC)的外延結構160以形成n型FinFET的源極和漏極區(qū)域。在約400℃至800℃的溫度以及約1Torr至200Torr的壓力下，使用Si₃H₈和SiH₃CH作為反應氣體來執(zhí)行LPCVD工藝。在一些實施例中，通過LPCVD工藝外延生長諸如硅鍺(SiGe)的外延結構160以形成p型FinFET的源極和漏極區(qū)域。在約400℃至800℃的溫度以及約1Torr至200Torr的壓力下，使用SiH₄和GeH₄作為反應氣體來執(zhí)行LPCVD工藝。

在圖6C中，外延結構160包括彼此間隔開并且分別設置在半導體鰭116上的多個外延部分166。例如，在圖6C中，外延結構160包括三個外延部分166。側壁結構175分別設置在外延部分166之間以調(diào)整外延部分166的輪廓。外延部分166為刻面(facet)形狀。更詳細地，由于不同的表面平面上的不同生長率，所以刻面可以形成在外延部分166上。例如，具有(111)表面方向的表面(稱為(111)平面)上的生長率低于諸如(110)和(100)平面的其他平面。因此，作為不同平面的生長率不同的結果，形成了刻面167。如果自由生長外延部分166，那么刻面167將具有(111)表面方向(換句話說，在(111)平面上)。因此，隨著外延生長的進行，由于生長速率的不同，逐漸形成刻面167。此外，空隙V形成在相鄰的兩個外延部分166之間并且形成在隔離結構124的第二部分126上以提高半導體器件的AC性能。圖6C中的半導體器件的其他相關結構細節(jié)與圖2中的半導體器件類似，因此下文中不再重復這方面的描述。

圖7是根據(jù)本發(fā)明的一些實施例的半導體器件的截面圖。圖7和圖6C的半導體器件之間的區(qū)別在于半導體鰭116的數(shù)量。在圖7中，襯底110具有兩個半導體鰭116和設置在其間的隔離結構124和側壁結構175。外延結構160包括彼此間隔開并且分別設置在兩個半導體鰭116上的兩個外延部分166。外延部分166為刻面(facet)形狀。此外，空隙V形成在兩個外延部分166之間并且形成在隔離結構124的第二部分126上以提高半導體器件的AC性能。圖7中的半導體器件可以應用于n型MOS器件，并且所要求的保護范圍不在這方面進行限制。圖7中的半導體器件的其他相關結構細節(jié)與圖6C中的半導體器件類似，因此下文中不再重復這方面的描述。

根據(jù)前述實施例，由于外延結構具有凹進的(波形)頂面，所以可以增加接觸件和外延結構的接觸面積，從而減小結接觸電阻并且提高半導體器件的性能。此外，由于半導體鰭的第二部分中的至少一個設置在隔離結構之間，并且第二部分和隔離結構一起形成凹槽，所以可以約束外延結構在凹槽中的再生長(橫向)。因此，可以改善外延結構的生長位錯問題。此外，由于設置在半導體鰭之間的隔離結構，所以可以改善半導體鰭和外延結構的電流泄露問題。此外，外延結構與空隙之間的相對介電常數(shù)差值可以實現(xiàn)良好的交流電(AC)性能。

根據(jù)一些實施例，半導體器件包括襯底、至少一個第一隔離結構、至少兩個第二隔離結構和外延結構。襯底中具有多個半導體鰭。第一隔離結構設置在半導體鰭之間。半導體鰭設置在第二隔離結構之間，并且第二隔離結構比第一隔離結構更多地延伸進襯底中。外延結構設置在半導體鰭上。至少一個空隙存在于第一隔離結構與外延結構之間。

根據(jù)一些實施例，半導體器件包括多個器件間隔離結構、至少一個冠狀有源區(qū)域和外延結構。冠狀有源區(qū)域設置在器件間隔離結構之間，并且冠狀有源區(qū)域包括多個半導體鰭、至少一個器件內(nèi)隔離結構和連續(xù)的半導體區(qū)域。器件內(nèi)隔離結構設置在半導體鰭之間。連續(xù)的半導體區(qū)域位于半導體鰭和器件內(nèi)隔離結構下面。外延結構設置在半導體鰭上。至少一個氣隙存在于器件內(nèi)隔離結構與外延結構之間。

根據(jù)一些實施例，用于制造半導體器件的方法包括在襯底中形成至少一個第一隔離結構和多個第二隔離結構。第二隔離結構在襯底中限定冠狀結構，并且第一隔離結構在冠狀結構中限定半導體鰭。柵極堆疊件形成在半導體鰭的第一部分和第一隔離結構的第一部分上面，同時暴露半導體鰭的第二部分和第一隔離結構的第二部分。去除半導體鰭的第二部分中的一部分。外延結構形成在半導體鰭的剩余的第二部分上。外延結構留下位于第一隔離結構的第二部分上的空隙。

以上論述了若干實施例的部件，使得本領域的技術人員可以更好地理解本發(fā)明的各個方面。本領域技術人員應該理解，他們可以很容易地使用本發(fā)明作為基礎來設計或更改其他用于達到與本文所介紹實施例相同的目的和/或?qū)崿F(xiàn)相同優(yōu)點的工藝和結構。本領域技術人員也應該意識到，這些等效結構并不背離本發(fā)明的精神和范圍，并且在不背離本發(fā)明的精神和范圍的情況下，可以進行多種變化、替換以及改變。