本申請(qǐng)要求于2015年8月31日提交的臨時(shí)U.S.專利申請(qǐng)第62/212318號(hào)的權(quán)益,通過(guò)引用將該專利申請(qǐng)作為一個(gè)整體結(jié)合在此。
附圖說(shuō)明
圖1是電氣系統(tǒng)的實(shí)施方式的框圖;
圖2是描繪復(fù)合晶體管的實(shí)施方式的示意性電路圖;
圖3是描繪具有相對(duì)較厚的柵極絕緣體的MOSFET的實(shí)施方式的剖面;
圖4是復(fù)合MOSFET的實(shí)施方式的平面圖;
圖5是描繪具有相對(duì)較薄的絕緣體的MOSFET的實(shí)施方式的剖面;
圖6圖解了根據(jù)本教導(dǎo)一個(gè)或多個(gè)實(shí)施方式的制造復(fù)合MOSFET的方法的實(shí)施方式。
應(yīng)當(dāng)注意,附圖的一些細(xì)節(jié)已被簡(jiǎn)化,繪出這些附圖是為了便于理解本發(fā)明的實(shí)施方式,而不是保持嚴(yán)格的結(jié)構(gòu)精度、細(xì)節(jié)和比例。還應(yīng)當(dāng)注意,因?yàn)榘雽?dǎo)體裝置設(shè)計(jì)和制造的一般方法是已知的,所以未圖解出所有的半導(dǎo)體裝置結(jié)構(gòu)元件和制造步驟。還應(yīng)當(dāng)注意,因?yàn)殡妷恨D(zhuǎn)換器的一般設(shè)計(jì)是已知的,所以未圖解出與電壓轉(zhuǎn)換器有關(guān)的所有細(xì)節(jié)。
現(xiàn)在將詳細(xì)參照本教導(dǎo)的實(shí)施方式(示例性實(shí)施方式),附圖中圖解了這些實(shí)施方式的一些例子。將盡可能在整個(gè)附圖中使用相同的參考數(shù)字表示相同或相似的部分。
具體實(shí)施方式
實(shí)施方式一般涉及并聯(lián)的一對(duì)橫向晶體管(lateral transistor),例如金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(MOSFET),其還將被稱作“復(fù)合晶體管或MOSFET”。復(fù)合晶體管能夠用在電壓轉(zhuǎn)換器中。在一個(gè)實(shí)施方式中,復(fù)合晶體管形成在單個(gè)集成電路(“IC”)上。
圖1圖解了示例性的電氣系統(tǒng)100,電氣系統(tǒng)100包括負(fù)載和電源102,負(fù)載例如為處理系統(tǒng)116,電源102包括電壓轉(zhuǎn)換器,例如DC-DC電壓轉(zhuǎn)換器104。處理器118能夠通過(guò)數(shù)據(jù)總線150電耦接至電壓轉(zhuǎn)換器、與電壓轉(zhuǎn)換器通信、和/或控制電壓轉(zhuǎn)換器。該電氣系統(tǒng)100可以是涉及以下方面的裝置:電通信、汽車、半導(dǎo)體測(cè)試和制造設(shè)備、消費(fèi)電子產(chǎn)品、或者任何虛擬的消費(fèi)者、工業(yè)電子設(shè)備或其他設(shè)備。
電源102可以是AC-DC電源、或者被電池供電的DC電源。在一個(gè)實(shí)施方式中,處理系統(tǒng)116可包括彼此耦接的處理器118和存儲(chǔ)器120。在另一個(gè)實(shí)施方式中,處理器118可以是一個(gè)或多個(gè)微處理器、微控制器、嵌入式處理器、數(shù)字信號(hào)處理器、或者前述處理器中的兩個(gè)或更多個(gè)的組合。存儲(chǔ)器120可以是一個(gè)或多個(gè)易失性存儲(chǔ)器(volatile memory)和/或非易失性存儲(chǔ)器,諸如靜態(tài)隨機(jī)存取存儲(chǔ)器、動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器、只讀存儲(chǔ)器、閃存、或者前述存儲(chǔ)器中的兩個(gè)或更多個(gè)的組合。DC-DC電壓轉(zhuǎn)換器104給處理系統(tǒng)116提供比諸如低壓降穩(wěn)壓器(low drop out regulator)之類的其他電源提供的電壓更精確的電壓。
在一個(gè)實(shí)施方式中,DC-DC電壓轉(zhuǎn)換器104包括脈寬調(diào)制(“PWM”)控制器和驅(qū)動(dòng)器106;功率晶體管108A、108B,例如上部MOSFET和下部MOSFET;以及輸出濾波器110。PWM控制器和驅(qū)動(dòng)器106使上部功率晶體管108A和下部功率晶體管108B交替導(dǎo)通和截止。在一個(gè)實(shí)施方式中,PWM控制器和驅(qū)動(dòng)器106可包括死區(qū)時(shí)間控制(dead timecontrol)。如下面更詳細(xì)描述的,下部功率晶體管108B有利地由復(fù)合晶體管制造。輸出濾波器110可包括串聯(lián)電感器112和分路電容器(shuntcapacitor)114。
在一個(gè)實(shí)施方式中,PWM控制器和驅(qū)動(dòng)器106被制造在單個(gè)IC上?;蛘?,形成PWM控制器和驅(qū)動(dòng)器106的PWM控制器106a(PWM)和驅(qū)動(dòng)器106b可單獨(dú)形成,例如被制造在單獨(dú)的IC上。在其他實(shí)施方式中,上部功率晶體管108A和下部功率晶體管108B可被制造在單個(gè)IC上。在又一實(shí)施方式中,上部功率晶體管108A和下部功率晶體管108B可被制造在與PWM控制器和驅(qū)動(dòng)器106相同的IC上,或者被制造在與驅(qū)動(dòng)器106b相同的IC上。
MOSFET具有通過(guò)MOSFET的漂移區(qū)與體區(qū)(body region)之間的PN結(jié)形成的體二極管。當(dāng)上部MOSFET和下部MOSFET截止時(shí),下部MOSFET的體二極管被正向偏壓并且在體二極管中存儲(chǔ)反向恢復(fù)電荷。當(dāng)上部MOSFET導(dǎo)通時(shí),體二極管被反向偏壓,并且反向恢復(fù)電荷流過(guò)這兩個(gè)MOSFET的體二極管。這兩個(gè)MOSFET不希望地消耗了顯著的功率。這種功率消耗降低了DC-DC電壓轉(zhuǎn)換器的效率。因此,希望減少這種功率損耗。
通過(guò)在這兩個(gè)MOSFET截止時(shí)減小正向傳導(dǎo)期間下部MOSFET的源極-漏極電壓,能夠?qū)嵸|(zhì)減少反向恢復(fù)電荷。圖2顯示了實(shí)質(zhì)消除由于反向恢復(fù)電荷導(dǎo)致的損耗的電路的一個(gè)實(shí)施方式的示意性代表圖。該電路在此被稱為“復(fù)合MOSFET”200,在一個(gè)實(shí)施方式中該電路包括兩個(gè)N型MOSFET晶體管202A和202B。MOSFET 202A具有比MOSFET 202B的柵極絕緣體厚的柵極絕緣體。
柵極絕緣體通常為諸如鋁氧化物之類的氧化物。因而,隨后舉例說(shuō)明使用柵極氧化物的實(shí)施方式。然而,由于可代替該氧化物使用其他合適的絕緣體,所以本發(fā)明不限于柵極氧化物。
因而,MOSFET 202A被稱為“具有相對(duì)較厚的柵極氧化物的MOSFET”。MOSFET 202B在此被稱為“具有相對(duì)較薄的柵極氧化物的MOSFET”。具有相對(duì)較厚的柵極氧化物的MOSFET 202A具有比具有相對(duì)較薄的柵極氧化物的MOSFET 202B的閾值電壓大的閾值電壓Vt。
具有相對(duì)較厚的柵極氧化物的MOSFET 202A(高Vt MOSFET)具有柵極212A、漏極206A和源極208A。具有相對(duì)較薄的柵極氧化物的MOSFET 202B(低Vt MOSFET)也具有柵極212B、漏極206B和源極208B。具有相對(duì)較厚的柵極氧化物的MOSFET 202A和具有相對(duì)較薄的柵極氧化物的MOSFET 202B并聯(lián)耦接,漏極206A、206B和源極208A、208B分別彼此耦接。這些并聯(lián)的或分路的MOSFET 202A、202B形成所示的復(fù)合MOSFET 200。
如隨后圖4中所示的,在一個(gè)實(shí)施方式中,低Vt MOSFET 202B的柵極寬度小于具有相對(duì)較厚的柵極氧化物的MOSFET 202A的柵極寬度。低Vt MOSFET 202B的柵極212B耦接至這兩個(gè)MOSFET的源極208A、208B。在一個(gè)實(shí)施方式中,柵極212B和源極208A、208B通過(guò)互連部292耦接。互連部292的例子可以是通過(guò)過(guò)孔(via hole)分別耦接至裝置端子的金屬導(dǎo)體和/或連接至裝置端子的多晶硅;可通過(guò)半導(dǎo)體制造工藝的金屬層面(metal level)、過(guò)孔和多晶硅形成步驟來(lái)形成這種互連部292。此外,因?yàn)楝F(xiàn)代的半導(dǎo)體制造工藝具有兩個(gè)柵極氧化物(較厚的和較薄的),以分別制備高電壓晶體管和低電壓晶體管,即具有相對(duì)較高的閾值電壓的晶體管和相對(duì)較低的閾值電壓的晶體管,所以前述的復(fù)合MOSFET 200可很容易制備。
當(dāng)復(fù)合MOSFET 200被用作圖1的電路中的下部功率晶體管108B時(shí),在具有相對(duì)較厚的柵極氧化物的MOSFET 202A的反向二極管恢復(fù)期間,低Vt MOSFET 202B導(dǎo)通。于是,具有相對(duì)較厚的柵極氧化物的MOSFET202A具有為零或幾乎為零的漏極-源極電壓,從而消除或?qū)嵸|(zhì)消除了反向恢復(fù)電流以及相應(yīng)的反向恢復(fù)功率損耗。因而,相應(yīng)增加了DC-DC轉(zhuǎn)換器效率。
橫向MOSFET,例如橫向功率MOSFET具有柵極、漏極和源極,柵極、漏極和源極的表面實(shí)質(zhì)為共面的并且與其上構(gòu)造有柵極、漏極和源極的基板(例如半導(dǎo)體晶片)的至少一個(gè)表面平行。由于該原因,橫向MOSFET可很容易形成在IC中。因?yàn)樵谂c驅(qū)動(dòng)器106b或PWM控制器和驅(qū)動(dòng)器106相同的IC上形成MOSFET不怎么昂貴,所以還可期望減小由于橫向功率MOSFET中的反向恢復(fù)電荷導(dǎo)致的損耗。
圖3圖解了具有相對(duì)較厚的氧化物315的橫向MOSFET 300的剖面的一個(gè)實(shí)施方式,橫向MOSFET 300被配置為用在諸如圖2的復(fù)合MOSFET220之類的復(fù)合MOSFET或圖1的下部功率晶體管108B中。所示的橫向MOSFET 300形成在基板302,例如半導(dǎo)體基板中,基板302具有工作表面342和相對(duì)表面344。(基板的側(cè)面365a、365b不被認(rèn)為是表面)。在一個(gè)實(shí)施方式中,基板302是P型摻雜的。在另一個(gè)實(shí)施方式中,基板是諸如藍(lán)寶石之類的絕緣體并且半導(dǎo)體材料可形成在基板上或上方。
N型漂移區(qū)304形成在基板302中。所示的橫向MOSFET 300進(jìn)一步包括N型源極308、N型漏極306、P型體區(qū)313、P型溝道307、與P型溝道307重疊的相對(duì)較厚的柵極氧化物315、以及位于相對(duì)較厚的柵極氧化物315和P型溝道307之上的柵極312A。體區(qū)313形成在漂移區(qū)304上方。溝道307形成在體區(qū)313上方。在一個(gè)實(shí)施方式中,漏極306、源極308和溝道307在基板302中位于漂移區(qū)304上方且位于工作表面342下方。在另一個(gè)實(shí)施方式中,漏極306和源極308比漂移區(qū)304更高地被摻雜。在又一實(shí)施方式中,通過(guò)摻雜的多晶硅(例如柵極多晶硅)形成柵極312A。在另一個(gè)實(shí)施方式中,相對(duì)較厚的柵極氧化物315與溝道307和源極308二者重疊。
然而,DC-DC電壓轉(zhuǎn)換器104中使用的MOSFET可在設(shè)計(jì)上更復(fù)雜。如上所述,具有相反摻雜類型的P型體區(qū)313和漂移區(qū)304形成體二極管309。
例如當(dāng)橫向MOSFET 300用在諸如DC-DC電壓轉(zhuǎn)換器104之類的電路中時(shí),為了確保體二極管309被控制的效果,P型體區(qū)313電耦接至源極308。在所示的實(shí)施方式中,高摻雜的P型體接觸部311提供了到P型體區(qū)313的低電阻通路。高摻雜的P型體接觸部311和源極308形成接觸區(qū)域346。位于源極308和高摻雜的P型體接觸部311上的第一硅化部(silicidation)334提供了這些元件之間的電連接。在又一個(gè)實(shí)施方式中,第二硅化部332形成在漏極306之上。硅化部例如可通過(guò)硅化鈦、硅化鎢、硅化鉑或硅化鈷形成。
此外,在另一個(gè)實(shí)施方式中,橫向MOSFET 300的設(shè)計(jì)包括被N型摻雜的(位于柵極312A下方且鄰近于溝道307的)聚積區(qū)320。聚積區(qū)320收集流過(guò)溝道307的電荷。聚積區(qū)320的尺寸被設(shè)計(jì)成提供適當(dāng)?shù)臋M向MOSFET 300性能,例如擊穿電壓(breakdown voltage)、最大電流和寄生電阻。
在又一個(gè)實(shí)施方式中,橫向MOSFET 300在N型漂移區(qū)304中在聚積區(qū)320與漏極306之間包括隔離區(qū)328。在又一個(gè)實(shí)施方式中,相對(duì)較厚的柵極氧化物315在隔離區(qū)328之上延伸。隔離區(qū)328可通過(guò)淺溝道隔離(“STI”)或硅的局部氧化(“LOCOS”)形成。在再一個(gè)實(shí)施方式中,在隔離區(qū)328之上沉積例如通過(guò)摻雜的多晶硅形成的場(chǎng)板(field plate)318。在一個(gè)實(shí)施方式中,場(chǎng)板318耦接至電氣節(jié)點(diǎn)。在另一個(gè)實(shí)施方式中,場(chǎng)板318例如通過(guò)摻雜的多晶硅(其還被稱為源極多晶硅)電耦接至一節(jié)點(diǎn),所述節(jié)點(diǎn)為N型源極308。隔離區(qū)328和場(chǎng)板318用來(lái)增加橫向MOSFET 300擊穿電壓,隔離區(qū)328和場(chǎng)板318的尺寸被設(shè)計(jì)成提供合適的擊穿電壓。
在一個(gè)實(shí)施方式中,相對(duì)較厚的柵極氧化物315在溝道307、聚積區(qū)320和隔離區(qū)328之上延伸;相對(duì)較厚的柵極氧化物315給隔離區(qū)328增加了另外的絕緣體層。在另一個(gè)實(shí)施方式中,柵極312A和相對(duì)較厚的柵極氧化物315還在漏極306之上部分地延伸。在又一個(gè)實(shí)施方式中,柵極312A和相對(duì)較厚的柵極氧化物315在聚積區(qū)320之上延伸。在又一個(gè)實(shí)施方式中,柵極312A在位于隔離區(qū)328之上的相對(duì)較厚的柵極氧化物315的一部分之上延伸。
圖4圖解了復(fù)合MOSFET 400的一個(gè)實(shí)施方式的自上而下觀看的示例圖(不包括硅化部)。具有相對(duì)較厚的柵極氧化物315的第一MOSFET402A(由402A和402A’標(biāo)記的邊界限定)和具有相對(duì)較薄的柵極氧化物的第二MOSFET 402B(由402B和402B’標(biāo)記的邊界限定)共享源極308、體接觸部311、漏極306、溝道307、聚積區(qū)320和隔離區(qū)328。第一MOSFET 402A在第一MOSFET 402A的柵極412A下方具有第一溝道部分307a和第一聚積區(qū)部分320a。第二MOSFET 402B在第二MOSFET 402B的柵極412B下方具有第二溝道部分307b和第二聚積區(qū)部分320b。MOSFET402A、402B二者具有通過(guò)源極多晶硅的單獨(dú)區(qū)域形成的場(chǎng)板318。第一MOSFET 402A具有沉積在下部的較大矩形區(qū)域415A中的相對(duì)較厚的柵極氧化物315。第二MOSFET 402B具有位于上部的較小矩形區(qū)域415B內(nèi)的相對(duì)較薄的柵極氧化物。在一個(gè)實(shí)施方式中,相對(duì)較厚的柵極氧化物315具有120埃到180埃之間的厚度。在另一個(gè)實(shí)施方式中,相對(duì)較薄的柵極氧化物具有25埃到45埃之間的厚度。在又一個(gè)實(shí)施方式中,相對(duì)較厚的柵極氧化物的厚度與相對(duì)較薄的柵極氧化物的厚度的比率可在2到10之間。在另一個(gè)實(shí)施方式中,第一MOSFET的寬度402A’和第二MOSFET的寬度402B’范圍從100微米到一千萬(wàn)微米。在一個(gè)實(shí)施方式中,相對(duì)較厚的柵極氧化物315的寬度和相對(duì)較薄的柵極氧化物的寬度實(shí)質(zhì)上分別與第一MOSFET的寬度402A’和第二MOSFET的寬度402B’相同。在又一個(gè)實(shí)施方式中,第二MOSFET的寬度402B’與第一MOSFET的寬度402A’的比率范圍在5%和100%之間。在另一個(gè)實(shí)施方式中,相對(duì)較厚的柵極氧化物的寬度與相對(duì)較薄的柵極氧化物的寬度的比率在5%和100%之間。
第一MOSFET 402A具有在相對(duì)較厚的柵極氧化物315的一部分、源極308的一部分、溝道307的一部分以及聚積區(qū)320的一部分之上通過(guò)柵極多晶硅形成的柵極412A。第二MOSFET 402B具有在相對(duì)較薄的柵極氧化物的一部分、溝道307的一部分、源極308的一部分以及聚積區(qū)320的一部分之上通過(guò)源極多晶硅形成的柵極412B。源極多晶硅(例如通過(guò)如上所述的互連部292)電連接至源極308,并且將第二MOSFET 402B的柵極412B與源極308電耦接。
第一MOSFET 402A和第二MOSFET 402B(以及相應(yīng)的厚氧化物和薄氧化物、以及柵極多晶硅和源極多晶硅)彼此分離;通過(guò)相應(yīng)制造工藝的設(shè)計(jì)規(guī)則確定最小分離程度。
圖5圖解了用在復(fù)合MOSFET中的具有相對(duì)較薄的柵極氧化物515的橫向MOSFET 500的剖面的一個(gè)實(shí)施方式。圖5與圖3相同,不同之處在于代替相對(duì)較厚的柵極氧化物315而形成相對(duì)較薄的柵極氧化物515,并且通過(guò)源極多晶硅形成柵極312B。
將理解,下面的實(shí)施方式描述了復(fù)合MOSFET的形成步驟。還將理解,雖然包括一般的制造信息,但半導(dǎo)體制造技術(shù)是已知的并且能夠加以調(diào)整使其適應(yīng)所使用的具體工藝。
圖6圖解了用于制造前述復(fù)合MOSFET的示例性工藝600。隨后的實(shí)施方式描述了形成在基板302中的復(fù)合MOSFET。
在另一個(gè)實(shí)施方式中,可在例如包括半導(dǎo)體材料層的基板302上或上方形成復(fù)合MOSFET。術(shù)語(yǔ)“上”或“上方”不需要元件鄰近于基板。對(duì)于這種實(shí)施方式,下面的描述將被修改為反映出在基板302上或上方的形成步驟。
在框602中,在第二導(dǎo)電類型的基板302中形成第一導(dǎo)電類型的漂移區(qū)304。在一個(gè)實(shí)施方式中,通過(guò)基板302的工作表面342劃界出漂移區(qū)304的一個(gè)或多個(gè)部分。
在可選的框604中,在基板302中,例如在漂移區(qū)304中在溝道307與漏極306之間形成隔離區(qū)328。如前面所述,可通過(guò)STI或LOCOS形成隔離區(qū)328。在一個(gè)實(shí)施方式中,隔離區(qū)328的頂表面與工作表面342、以及溝道307、漏極306和源極308的頂表面為實(shí)質(zhì)上共面的。在又一個(gè)實(shí)施方式中,隔離區(qū)328形成為使得漂移區(qū)304的一部分(被稱作聚積區(qū)320)保留在溝道307與隔離區(qū)328之間。在其他實(shí)施方式中,聚積區(qū)320與漏極306、源極308、溝道307的頂表面以及工作表面342為實(shí)質(zhì)上共面的。
在框606中,在第一MOSFET 402A的包括溝道307的下部矩形區(qū)域415A之上形成相對(duì)較厚的柵極氧化物315。在一個(gè)實(shí)施方式中,相對(duì)較厚的柵極氧化物315與溝道307和源極308二者重疊。在另一個(gè)實(shí)施方式中,下部矩形區(qū)域415A形成在第一MOSFET 402A中的可選隔離區(qū)328的全部部分或者一部分(例如第一部分)之上。在框608中,在第二MOSFET402B的包括溝道307的上部矩形區(qū)域415B之上形成薄柵極氧化物515。在一個(gè)實(shí)施方式中,薄柵極氧化物515與溝道307和源極308二者重疊。在另一個(gè)實(shí)施方式中,上部矩形區(qū)域415B形成在第二MOSFET 402B中的可選隔離區(qū)328的全部部分或者一部分(例如第二部分)之上。在又一個(gè)實(shí)施方式中,隔離區(qū)328的第一部分和第二部分實(shí)質(zhì)上彼此鄰近。
在框610中,在疊加于溝道307上的相對(duì)較厚的柵極氧化物315和薄柵極氧化物515上方形成多晶硅。在一個(gè)實(shí)施方式中,形成在相對(duì)較厚的柵極氧化物315和溝道307之上的多晶硅是柵極多晶硅。在另一個(gè)實(shí)施方式中,形成在薄柵極氧化物515和溝道307之上的多晶硅是源極多晶硅。在另一個(gè)實(shí)施方式中,在MOSEFT 402A、402B二者的隔離區(qū)328之上形成額外的多晶硅,以生成場(chǎng)板318。
在框612中,利用第二導(dǎo)電類型在第二基板302中,例如在漂移區(qū)304中形成體區(qū)313和溝道307。在一個(gè)實(shí)施方式中,可通過(guò)第二子框,例如利用更靠近基板302的工作表面342的離子注入(ion implantation)而在體區(qū)313之后形成溝道307。
在框613中,利用第二導(dǎo)電類型在基板302中,例如在體區(qū)313或漂移區(qū)304中形成體接觸部311。在一個(gè)實(shí)施方式中,體接觸部311比體區(qū)313被更高地?fù)诫s,以提供低電阻接觸部。在另一個(gè)實(shí)施方式中,在框604過(guò)程中,體接觸部311可部分地由體區(qū)313形成,然后在框606中通過(guò)進(jìn)一步摻雜,例如利用離子注入增加體接觸部311的導(dǎo)電性來(lái)完全形成體接觸部311。
在框614中,利用第一導(dǎo)電類型在基板302中,例如在漂移區(qū)304或體區(qū)313中形成漏極306和源極308。在一個(gè)實(shí)施方式中,源極308形成在溝道307的一側(cè)上;漏極306形成在溝道307的另一側(cè)上。在形成之后,漏極306、源極308和溝道307每一個(gè)的頂表面實(shí)質(zhì)彼此共面并且與基板302的至少一個(gè)表面平行。在另一個(gè)實(shí)施方式中,漏極306、源極308、溝道307和體接觸部311每一個(gè)的頂表面實(shí)質(zhì)共面并且與基板302的至少一個(gè)表面平行。在又一個(gè)實(shí)施方式中,使用離子注入形成漂移區(qū)304、漏極306、源極308、體區(qū)313和體接觸部311。在再一個(gè)實(shí)施方式中,可使用外延或化學(xué)氣相沉積形成半導(dǎo)體區(qū)域。
在框616中,在漏極306、源極308和體接觸部311之上形成硅化部。硅化部在源極308與體接觸部311之間形成電連接。在框618中,如上面進(jìn)一步描述的,通過(guò)制備過(guò)孔并沉積圖案化金屬層形成互連部。
對(duì)于本領(lǐng)域普通技術(shù)人員來(lái)說(shuō)很顯然,前面描述的工藝和最終結(jié)構(gòu)能夠被修改成使用單個(gè)掩模步驟形成具有不同圖案、寬度和/或材料的各種半導(dǎo)體裝置特征結(jié)構(gòu)。下面描述示例性的方法和最終結(jié)構(gòu)。此外,本領(lǐng)域技術(shù)人員應(yīng)當(dāng)理解,對(duì)于在此舉例說(shuō)明的實(shí)施方式以外的其他實(shí)施方式來(lái)說(shuō),導(dǎo)電類型可不同。
盡管闡述本教導(dǎo)較寬范圍的數(shù)值范圍和參數(shù)是近似值,但在具體實(shí)施例中闡述的數(shù)值盡可能精確地報(bào)告。然而,任何數(shù)值固有地包含在它們各自測(cè)試測(cè)量中發(fā)現(xiàn)的標(biāo)準(zhǔn)偏差所必然導(dǎo)致的誤差。而且,在此披露的所有范圍應(yīng)當(dāng)理解為涵蓋在此包含的任意以及所有子范圍。例如,“10以下”的范圍能夠包括最小值零與最大值10之間(包含端點(diǎn))的任意以及所有子范圍,也即具有等于或大于零的最小值和等于或小于10的最大值的任意以及所有子范圍,例如1到5。在特定情形中,針對(duì)參數(shù)進(jìn)行表述的數(shù)值能夠取負(fù)值。在該情形中,被表述為“10以下”的范圍的示例值能夠假設(shè)為負(fù)值,例如-1、-2、-3、-10、-20、-30等。
盡管針對(duì)一個(gè)或多個(gè)實(shí)施方案舉例說(shuō)明了本教導(dǎo),但在不背離所附權(quán)利要求的精神和范圍的情況下能夠?qū)λ镜睦舆M(jìn)行變更和/或修改。此外,雖然僅針對(duì)幾個(gè)實(shí)施方案中的一個(gè)描述了本公開(kāi)內(nèi)容的特定特征,但該特征可按照期望并且有利于任何給定或特定的功能,可與其他實(shí)施方案的一個(gè)或多個(gè)其他特征組合。此外,在詳細(xì)說(shuō)明書(shū)或權(quán)利要求中使用術(shù)語(yǔ)“包括”、“具有”、“帶有”或其變形詞語(yǔ)以與術(shù)語(yǔ)“包含”類似的方式旨在是包羅性的。術(shù)語(yǔ)“至少之一”用于表示能夠選擇所列項(xiàng)目中的一個(gè)或多個(gè)。如在此使用的,針對(duì)一系列項(xiàng)目的術(shù)語(yǔ)“……中的一個(gè)或多個(gè)”,例如A和B或A和/或B是指單獨(dú)A、單獨(dú)B、或者A和B。術(shù)語(yǔ)“至少之一”用于表示能夠選擇所列項(xiàng)目中的一個(gè)或多個(gè)。此外,在說(shuō)明書(shū)和權(quán)利要求中,針對(duì)兩個(gè)材料而言的術(shù)語(yǔ)“在…….上”,一個(gè)在另一個(gè)“上”表示這另個(gè)材料之間至少部分接觸,而“在……之上”是指材料是接近的,但可能具有一個(gè)或多個(gè)額外的中間材料,使得接觸是可能的但不是必需的。如在此使用的,“在……上”和“在……之上”均未賦予任何方向性。術(shù)語(yǔ)“共性的(conformal)”描述了其中下方材料的角度被共形材料保持的涂層材料。
本申請(qǐng)中使用的相對(duì)位置的術(shù)語(yǔ)是基于與晶片或基板的通常平面或工作表面平行的平面進(jìn)行定義的,或者在術(shù)語(yǔ)共面(同一平面)的情形中是基于與晶片或基板的通常平面或工作表面相同的平面進(jìn)行定義的,而不管裝置、晶片或基板的定位如何。本申請(qǐng)中使用的術(shù)語(yǔ)“水平”或“橫向”被定義為與晶片或基板的通常平面或工作表面平行的平面,而不管晶片或基板的定位如何。術(shù)語(yǔ)“垂直”是指與水平垂直的方向。諸如“在……上”、“側(cè)(如“側(cè)壁”中的)”、“更高的”、“下部的”、“在……之上”、“頂部”和“在……下方”是針對(duì)通常平面或工作表面位于晶片或基板的頂表面上而進(jìn)行定義的,不管晶片或基板的定位如何。本申請(qǐng)中使用的術(shù)語(yǔ)“共面”被定義為與裝置、晶片或基板的通常平面或工作表面相同平面中的平面,不管定位如何。
術(shù)語(yǔ)“大約”或“實(shí)質(zhì)上”表示指定的值或參數(shù)可以稍微變化,只要該變化未導(dǎo)致工藝或結(jié)構(gòu)與所示的實(shí)施方式不一致即可。最后,“示例性的”表示描述內(nèi)容是用作示例,而不是暗指其是理想的??紤]到在此披露的說(shuō)明書(shū)以及方法和結(jié)構(gòu)的實(shí)踐,本教導(dǎo)的其他實(shí)施方式對(duì)于本領(lǐng)域技術(shù)人員來(lái)說(shuō)將是顯而易見(jiàn)的。說(shuō)明書(shū)和示例旨在僅被認(rèn)為是示例性的,本教導(dǎo)的真實(shí)范圍和精神由隨后權(quán)利要求表示。
示例性實(shí)施方式
實(shí)施例1包括一種設(shè)備,包括:具有兩個(gè)表面的基板;位于所述基板上方或所述基板中的第一導(dǎo)電類型的漂移區(qū);位于所述漂移區(qū)上方的第一導(dǎo)電類型的漏極;位于所述漂移區(qū)上方的具有第一導(dǎo)電類型的源極;位于所述漂移區(qū)與所述漏極之間的具有第二導(dǎo)電類型的體區(qū);第二導(dǎo)電類型的溝道,所述溝道具有第一部分和第二部分且所述溝道位于所述漏極與所述源極之間;位于所述溝道的所述第一部分上方的第一絕緣體,所述第一絕緣體具有第一厚度;位于所述溝道的所述第二部分上方的第二絕緣體,所述第二絕緣體具有小于所述第一厚度的第二厚度;位于所述第一絕緣體上方的第一柵極;和位于所述第二絕緣體上方的第二柵極,所述第二柵極電耦接至所述源極,并且其中所述漏極、所述源極和所述溝道的每一個(gè)的頂表面實(shí)質(zhì)是共面的并且與所述基板的至少一個(gè)表面實(shí)質(zhì)上平行。
實(shí)施例2包括實(shí)施例1所述的設(shè)備,進(jìn)一步包括位于每一個(gè)溝道部分與所述漏極之間的、具有第一部分和第二部分的隔離區(qū)。
實(shí)施例3包括實(shí)施例2所述的設(shè)備,進(jìn)一步包括位于所述隔離區(qū)之上的至少一個(gè)場(chǎng)板。
實(shí)施例4包括實(shí)施例1所述的設(shè)備,進(jìn)一步包括位于每一個(gè)溝道部分與所述漏極之間的、第一導(dǎo)電類型的聚積區(qū)。
實(shí)施例5包括實(shí)施例1所述的設(shè)備,進(jìn)一步包括位于電耦接至所述源極的所述體區(qū)上方的體接觸部。
實(shí)施例6包括實(shí)施例1所述的設(shè)備,其中所述第一絕緣體和所述第二絕緣體分別是第一氧化物和第二氧化物。
實(shí)施例7包括實(shí)施例6所述的設(shè)備,其中所述第一氧化物具有范圍在120埃和180埃之間的厚度。
實(shí)施例8包括實(shí)施例求6所述的設(shè)備,其中所述第二氧化物具有范圍在25埃和45埃之間的厚度。
實(shí)施例9包括實(shí)施例6所述的設(shè)備,其中所述第一氧化物與所述第二氧化物的厚度的比率范圍在2和10之間。
實(shí)施例10包括實(shí)施例1所述的設(shè)備,其中所述第一絕緣體和所述第二絕緣體的寬度的比率范圍在5和100之間。
實(shí)施例11包括實(shí)施例1所述的設(shè)備,進(jìn)一步包括功率晶體管,所述功率晶體管具有耦接至所述漏極的輸出。
實(shí)施例12包括實(shí)施例11所述的設(shè)備,其中所述功率晶體管是具有MOSFET源極和MOSFET柵極的MOSFET;并且其中所述MOSFET源極是所述輸出。
實(shí)施例13包括實(shí)施例12所述的設(shè)備,進(jìn)一步包括:耦接至所述漏極的輸出濾波器;和耦接至所述第一柵極和所述MOSFET柵極的驅(qū)動(dòng)器。
實(shí)施例14包括實(shí)施例13所述的設(shè)備,進(jìn)一步包括耦接至所述驅(qū)動(dòng)器的PWM控制器。
實(shí)施例15包括實(shí)施例13所述的設(shè)備,進(jìn)一步包括耦接至所述輸出濾波器的負(fù)載。
實(shí)施例16包括實(shí)施例15所述的設(shè)備,其中所述負(fù)載進(jìn)一步包括:處理器;和耦接至所述處理器的存儲(chǔ)器。
實(shí)施例17包括一種系統(tǒng),包括:復(fù)合晶體管,所述復(fù)合晶體管包括:具有兩個(gè)表面的基板;位于所述基板上方或所述基板中的第一導(dǎo)電類型的漂移區(qū);位于所述漂移區(qū)上方的第一導(dǎo)電類型的漏極;位于所述漂移區(qū)上方的具有第一導(dǎo)電類型的源極;位于所述漂移區(qū)與所述漏極之間的具有第二導(dǎo)電類型的體區(qū);第二導(dǎo)電類型的溝道,所述溝道具有第一部分和第二部分且所述溝道位于所述漏極與所述源極之間;位于所述溝道的所述第一部分上方的第一絕緣體,所述第一絕緣體具有第一厚度;位于所述溝道的所述第二部分上方的第二絕緣體,所述第二絕緣體具有小于所述第一厚度的第二厚度;位于所述第一絕緣體上方的第一柵極;和位于所述第二絕緣體上方的第二柵極,所述第二柵極電耦接至所述源極,并且其中所述漏極、所述源極和所述溝道的每一個(gè)的頂表面實(shí)質(zhì)是共面的并且與所述基板的至少一個(gè)表面實(shí)質(zhì)上平行;MOSFET,所述MOSFET具有MOSFET柵極以及耦接至所述漏極的MOSFET源極;耦接至所述漏極的輸出濾波器;耦接至所述第一柵極和所述MOSFET柵極的驅(qū)動(dòng)器;耦接至所述驅(qū)動(dòng)器的PWM控制器;和耦接至所述輸出濾波器的負(fù)載。
實(shí)施例18包括實(shí)施例17所述的系統(tǒng),其中所述負(fù)載進(jìn)一步包括:處理器;和耦接至所述處理器的存儲(chǔ)器。
實(shí)施例19包括一種制造包括溝道的半導(dǎo)體裝置的方法,包括:在基板上方或所述基板中形成第一導(dǎo)電類型的漂移區(qū),其中所述基板具有第一表面和第二表面;在所述溝道的第一部分之上形成第一絕緣體,所述第一絕緣體具有第一厚度;在所述溝道的第二部分之上形成第二絕緣體,所述第二絕緣體具有小于所述第一厚度的第二厚度;在所述第一絕緣體之上形成第一柵極;在所述第二絕緣體之上形成第二柵極;在所述基板上方或所述基板中形成第二導(dǎo)電類型的體區(qū);在所述基板上方或所述基板中形成第二導(dǎo)電類型的所述溝道,所述溝道具有所述第一部分和所述第二部分;在所述基板上方或所述基板中形成第一導(dǎo)電類型的源極;在所述基板上方或所述基板中形成第一導(dǎo)電類型的漏極;在所述第二柵極與所述源極之間形成互連部;其中所述漏極、所述源極和所述溝道的每一個(gè)的頂表面實(shí)質(zhì)是共面的并且與所述基板的至少一個(gè)表面實(shí)質(zhì)上平行。
實(shí)施例20包括實(shí)施例19所述的方法,進(jìn)一步包括在每一個(gè)溝道部分與所述漏極之間形成隔離區(qū)。
實(shí)施例21包括實(shí)施例20所述的方法,進(jìn)一步包括在所述隔離區(qū)之上形成至少一個(gè)場(chǎng)板。
實(shí)施例22包括實(shí)施例19所述的方法,進(jìn)一步包括在每一個(gè)溝道部分與所述漏極之間形成第一導(dǎo)電類型的聚積區(qū)。
實(shí)施例23包括實(shí)施例19所述的方法,進(jìn)一步包括在電耦接至所述源極的所述體區(qū)上方形成體接觸部。
實(shí)施例24包括實(shí)施例19所述的方法,其中在所述溝道的所述第一部分之上形成具有所述第一厚度的所述第一絕緣體進(jìn)一步包括在所述溝道的所述第一部分之上形成具有所述第一厚度的第一氧化物;并且其中在所述溝道的所述第二部分之上形成具有小于所述第一厚度的所述第二厚度的所述第二絕緣體進(jìn)一步包括在所述溝道的所述第二部分之上形成具有小于所述第一厚度的所述第二厚度的第二氧化物。