本發(fā)明涉及一種晶體管的制備方法，特別是一種LTPS薄膜晶體管的制作方法。

背景技術：

目前，LTPS相較于a-Si TFT擁有較高的載流子遷移率(高20-100倍)，但制造工藝復雜，需要使用8-12到光罩進行制造；而在Poly摻雜階段，需要使用多道光罩進行P/N摻雜，制程繁瑣且成本較高。

技術實現(xiàn)要素：

為克服現(xiàn)有技術的不足，本發(fā)明的目的是提供一種LTPS薄膜晶體管的制作方法，不僅生產(chǎn)工藝簡單，而且成本低。

本發(fā)明公開了一種LTPS薄膜晶體管的制作方法，包括如下步驟：

步驟一、在基板上采用化學氣相沉積形成非晶硅后進行準分子鐳射，形成一層多晶硅層，并對多晶硅層采用掩膜光刻工藝或納米壓印工藝圖案化定義多晶硅層，在多晶硅層上形成對稱設置的N輕重摻雜區(qū)域；

步驟二、在多晶硅層上采用干刻工藝，蝕刻多晶硅層形成圖案化的多晶硅層；

步驟三、對圖案化的多晶硅層進行一次光阻灰化，一次光阻灰化后裸露N重摻雜區(qū)域，對N重摻雜區(qū)域進行離子注入進行N+重摻雜，N+重摻雜后進行二次光阻灰化，裸露N輕摻雜區(qū)域并對N輕摻雜區(qū)域進行離子注入N－輕摻雜，形成N型金屬-氧化物-半導體層；

步驟四、N輕重摻雜完成后，采用化學沉積工藝沉積柵極保護層，并采用物理氣相沉積工藝沉積金屬層，采用半色調(diào)掩膜工藝在金屬層上定義柵電極圖案，定義柵電極圖案包含N型金屬-氧化物-半導體層掩蔽圖案；

步驟五、利用金屬柵電極自對準，對多晶硅有源層進行離子注入P型摻雜，形成P型金屬-氧化物-半導體層；

步驟六、對N型金屬-氧化物-半導體層掩蔽圖案采用光阻灰化方法進行光阻灰化，并采用干刻工藝對裸露的N輕重摻雜區(qū)域掩蔽的金屬層進行蝕刻；

步驟七、采用化學氣相沉積工藝在金屬層上沉積層間介質(zhì)層，在層間介質(zhì)層上刻蝕過孔，并采用物理氣相沉積工藝沉積源漏電極金屬層，將源漏電極金屬層采用干刻工藝蝕刻形成源漏電極，然后涂布平坦化膜，采用物理氣相沉積工藝沉積銦錫氧化物半導體透明導電膜并采用濕刻工藝刻蝕圖案形成像素電極，最終得到薄膜晶體管。

進一步地，步驟一中的掩膜光刻工藝為四色階式掩膜光刻工藝。

進一步地，步驟一中的納米壓印工藝采用納米壓印膜具進行。

進一步地，步驟一中的多晶硅層為低溫多晶硅層。

進一步地，步驟七中涂布平坦化膜采用狹縫涂布方式進行平坦化膜的涂布。

進一步地，步驟四中金屬層為單金屬層或多層金屬疊層。

進一步地，金屬層的材料為鉬、鉬/鋁疊層復合材料、鉬/鈦疊層復合材料。

進一步地，金屬層的厚度為10-1000nm。

本發(fā)明與現(xiàn)有技術相比，利用四色階式mask或利用納米壓印模具以及三色階式光刻(mask)形成N/P摻雜區(qū)域以及GE圖案，減少兩道光刻(mask)，減少制程時間，節(jié)約成本。

附圖說明

圖1是本發(fā)明步驟一中形成多晶硅層以及圖形化多晶硅層和N型摻雜區(qū)域形成的示意圖。

圖2是本發(fā)明步驟二中對多晶硅層進行蝕刻后的示意圖。

圖3是本發(fā)明步驟三中兩次光阻灰化并進行離子注入后的示意圖。

圖4是本發(fā)明步驟四中沉積柵電極金屬層及圖形化后的示意圖。

圖5是本發(fā)明步驟五中離子注入進行P型摻雜后的示意圖。

圖6是本發(fā)明步驟六中光阻灰化后進行干法蝕刻N型摻雜區(qū)域遮蔽金屬層的示意圖。

圖7是本發(fā)明步驟七中最后的到LTPS薄膜晶體管的示意圖。

具體實施方式

下面結合附圖和實施例對本發(fā)明作進一步詳細說明。

本發(fā)明的一種LTPS薄膜晶體管的制作方法，包括如下步驟：

步驟一、如圖1所示，在基板1上采用現(xiàn)有技術的化學氣相沉積(CVD)形成非晶硅(α-si)后進行準分子鐳射(ELA)，形成一層多晶硅層(Poly)2，并對多晶硅層2采用現(xiàn)有技術的掩膜光刻工藝或納米壓印工藝圖案化定義多晶硅層(Poly)2，在多晶硅層2上形成對稱設置的N輕重摻雜區(qū)域(PR)11；所述掩膜光刻工藝可以為四色階式掩膜光刻工藝，納米壓印工藝采用納米壓印膜具進行，所述多晶硅層2為低溫多晶硅層；

步驟二、如圖2所示，在多晶硅層2上采用現(xiàn)有技術的干刻工藝，蝕刻多晶硅層2形成圖案化的多晶硅層2；

步驟三、如圖3所示，對圖案化的多晶硅層2進行一次光阻灰化，一次光阻灰化后裸露N重摻雜區(qū)域，對N重摻雜區(qū)域進行離子注入進行N+重摻雜，N+重摻雜后進行二次光阻灰化，裸露N輕摻雜區(qū)域并對N輕摻雜區(qū)域進行離子注入N－輕摻雜，形成N型金屬-氧化物-半導體層3(NMOS)；光阻灰化采用現(xiàn)有技術的光阻灰化方法；

步驟四、如圖4所示，N輕重摻雜完成后，采用現(xiàn)有技術的化學沉積(CVD)工藝沉積柵極(GI)保護層12，并采用現(xiàn)有技術的物理氣相沉積(PVD)工藝沉積金屬層(Metal)5，即柵電極層，采用現(xiàn)有技術的半色調(diào)掩膜工藝在金屬層定義柵電極圖案，其中所定義柵電極圖案包含N型金屬-氧化物-半導體層3掩蔽圖案；

步驟五、如圖5所示，利用金屬柵電極自對準，對多晶硅層(多晶硅(POLY)有源層)進行離子注入P型摻雜，形成P型金屬-氧化物-半導體層13；

步驟六、如圖6所示，對N型金屬-氧化物-半導體層3掩蔽圖案采用現(xiàn)有技術的光阻灰化方法進行光阻灰化，并采用現(xiàn)有技術的干刻工藝對裸露的N輕重摻雜區(qū)域11掩蔽的金屬層5進行蝕刻；

步驟七、如圖7所示，采用現(xiàn)有技術的化學氣相沉積(CVD)工藝在金屬層5上沉積層間介質(zhì)(ILD)層6，在層間介質(zhì)層6上刻蝕過孔7(Via Hole)，并采用現(xiàn)有技術的物理氣相沉積(PVD)工藝沉積源漏電極金屬層(SDE)8，將源漏電極金屬層8采用現(xiàn)有技術的干刻工藝蝕刻形成源漏電極，然后采用現(xiàn)有技術的狹縫(slit)涂布方式涂布平坦化膜(PLN)9，采用現(xiàn)有技術的物理氣相沉積工藝沉積銦錫氧化物半導體透明導電(ITO)膜并采用現(xiàn)有技術的濕刻工藝刻蝕圖案形成像素電極10(Pixel)，最終得到薄膜晶體管。

步驟四中，所述形成柵極時，在使用半色調(diào)掩沒工藝時對N型摻雜區(qū)域利用金屬層5進行遮蔽，金屬層5為單金屬層或多層金屬疊層，金屬層5的材料為鉬(Mo)、鉬/鋁(Mo/Al)疊層復合材料或鉬/鈦(Mo/Ti)疊層復合材料等，金屬層5的厚度為10-1000nm。

雖然已經(jīng)參照特定實施例示出并描述了本發(fā)明，但是本領域的技術人員將理解：在不脫離由權利要求及其等同物限定的本發(fā)明的精神和范圍的情況下，可在此進行形式和細節(jié)上的各種變化。