本發(fā)明的實施例總體涉及半導體領域，更具體地，涉及半導體集成電路。

背景技術：

在集成電路的發(fā)展階段中，控制電路(諸如中央處理單元(CPU)或微處理器)的應用程序被寫入只讀存儲器(ROM)中。隨后，在制造階段，制造控制電路同時該程序存儲在ROM中。可通過光刻掩蔽制造ROM，以使記錄的數據由特定的光刻掩模結構限定。此外，每個存儲單元均由晶體管構成。在此單元中記憶的二進制數據通過在用于耗盡或增強的注入操作期間晶體管已經被掩蔽或未被掩蔽的事實限定。然后，測試集成電路。如果集成電路的應用是相當復雜的一種，則在程序中易于出現錯誤。為了改正該錯誤，再次制造集成電路可能是有必要的，這包括控制電路和更正的新程序。這意味著使用新一組的掩膜，因此導致相對高的成本和冗長的操作。

為了提供集成電路設計的靈活性，隨機存取存儲器(RAM)用于存儲控制電路的應用程序。應用程序的錯誤可在RAM中被改正，然后經更正的程序可被發(fā)送至ROM以完成集成電路。相比于改變ROM構造，使用附加的RAM可節(jié)省時間和成本。然而，附加的RAM不可避免地會占用一定空間或面積，這增大了集成電路的尺寸。此外，需要附加的外圍電路以控制或支持附加的RAM，這使電路設計和電源管理復雜化。

技術實現要素：

根據本發(fā)明的一個方面，提供了一種半導體集成電路，包括：襯底；第一晶體管和第二晶體管，所述第一晶體管和所述第二晶體管的每一個均具有在在所述襯底中的源極區(qū)域、漏極區(qū)域以及在所述襯底上的柵極區(qū)域；第一圖案化的導電層，位于所述第一晶體管和所述第二晶體管上方且具有第一部分和第二部分，所述第一圖案化的導電層的第一部分電連接至所述第一晶體管的漏極區(qū)域，所述第一圖案化的導電層的第二部分電連接至所述第二晶體管的漏極區(qū)域，所述第一圖案化的導電層的第一部分和第二部分彼此隔離；第二圖案化的導電層，位于所述第一圖案化的導電層上方；存儲元件，位于所述第一圖案化的導電層的第一部分與所述第二圖案化的導電層之間；以及第一導電元件，位于所述第一圖案化的導電層的第二部分與所述第二圖案化的導電層之間。

根據本發(fā)明的另一方面，提供了一種半導體集成電路，包括：襯底；第一晶體管和第二晶體管，所述第一晶體管和所述第二晶體管的每一個均具有在所述襯底中的源極區(qū)域、漏極區(qū)域以及在所述襯底上的柵極區(qū)域；第一圖案化的導電層，位于所述第一晶體管和所述第二晶體管上方且至少具有第一部分和第二部分，所述第一圖案化的導電層的第一部分電連接至所述第一晶體管的漏極區(qū)域，所述第一圖案化的導電層的第二部分電連接至所述第二晶體管的漏極區(qū)域，所述第一圖案化的導電層的第一部分和第二部分彼此隔離；第二圖案化的導電層，位于所述第一圖案化的導電層上方；以及存儲元件，位于所述第一圖案化的導電層的第一部分與所述第二圖案化的導電層之間，其中，所述第一圖案化的導電層的第二部分的至少一部分與所述第二圖案化的導電層隔離。

根據本發(fā)明的又一方面，提供了一種半導體集成電路，包括：襯底；第一晶體管，具有在所述襯底中的源極區(qū)域、漏極區(qū)域以及在所述襯底上的柵極區(qū)域；第一圖案化的導電層，電連接至所述第一晶體管的漏極區(qū)域，所述第一圖案化的導電層包括第一區(qū)段、第二區(qū)段和可熔器件。

附圖說明

當結合附圖進行閱讀時，根據下面詳細的描述可以最佳地理解本發(fā)明的方面。應該強調的是，根據工業(yè)中的標準實踐，各個部件未按比例繪制。實際上，為了清楚地討論，各個部件的尺寸可以任意地增加或減少。

圖1A是示出了根據一些實施例的集成電路的框圖。

圖1B是示出了如在圖1A中示出的存儲器件的存儲單元的示意圖。

圖1C是示出了如在圖1B中示出的存儲單元的陣列的示意圖。

圖1D是示出了如在圖1C中示出的存儲單元的陣列的半導體結構的示意圖。

圖2A是示出了根據一些實施例的另一個集成電路的框圖。

圖2B是示出了如在圖2A中示出的存儲器件的一列存儲單元的示意圖。

圖2C是示出了根據一些實施例的如在圖2B中示出的存儲單元的陣列的半導體結構的示意圖。

圖2D是示出了根據一些實施例的如在圖2B中示出的存儲單元的另一個半導體結構的示意圖。

圖2E是示出了根據一些實施例的如在圖2B中示出的存儲單元的另一個半導體結構的示意圖。

圖2F是示出了根據一些實施例的如在圖2B中示出的存儲單元的另一個半導體結構的示意圖。

圖2G是示出了根據一些實施例的如在圖2B中示出的存儲單元的另一個半導體結構的示意圖。

圖2H是示出了根據一些實施例的如在圖2B中示出的存儲單元的另一個半導體結構的示意圖。

圖2I是示出了根據一些實施例的如在圖2B中示出的存儲單元的另一個半導體結構的示意圖。

圖2J是示出了根據一些實施例的如在圖2B中示出的存儲單元的另一個半導體結構的示意圖。

圖3A是示出了根據一些實施例的另一個集成電路的框圖。

圖3B是示出了如在圖3A中示出的存儲器件的一列存儲單元的示意圖。

圖4是示出了根據一些實施例的另一個集成電路的框圖。

具體實施方式

以下公開內容提供了許多用于實現本發(fā)明的不同特征的不同實施例或實例。以下描述組件和布置的具體實例以簡化本發(fā)明。當然，這些僅僅是實例而不旨在限制。例如，在下面的描述中第一部件在第二部件上方或者在第二部件上的形成可以包括其中第一部件和第二部件以直接接觸形成的實施例，并且也可以包括其中可以在第一部件和第二部件之間形成額外的部件，使得第一和第二部件可以不直接接觸的實施例。而且，本發(fā)明在各個實例中可以重復參考數字和/或字母。該重復是出于簡明和清楚的目的，而其本身并未指示所討論的各個實施例和/或配置之間的關系。

而且，為便于描述，在此可以使用諸如“在...之下”、“在...下方”、“下部”、“在...之上”、“上部”等的空間相對術語，以描述如圖所示的一個元件或部件與另一個(或另一些)元件或部件的關系。除了圖中所示的方位外，空間相對位置術語旨在包括器件在使用或操作中的不同方位。裝置可以以其他方式定向(旋轉90度或在其他方位上)，并且本文使用的空間相對描述符可以同樣地作相應的解釋。

圖1A是示出了根據一些實施例的集成電路的框圖。

參照圖1A，半導體集成電路1包括存儲器件R1、外圍器件P1、外圍電路P2和其他電路O1。

該半導體集成電路1可包括例如用于控制一個或多個外圍器件P1(諸如硬盤驅動器等)的處理器、微處理器等。

存儲器件R1用作半導體集成電路1中的內部存儲。存儲器件R1可包含用于存儲數據的存儲單元陣列。包括行和列譯碼器電路的外圍電路P2連接至該存儲單元陣列以響應于外部地址來訪問存儲單元。存儲器件R1可包括隨機存取存儲器(RAM)。

圖1B是示出了如在圖1A中示出的存儲器的存儲單元R1的陣列的示意圖。

再次參照圖1B，存儲器件R1可包含用于存儲數據的隨機存取存儲器(RAM)單元RAC1的陣列。為了示出，該存儲器件R1包括3×5的RAM單元RAC1陣列。在一些實施例中，RAM單元RAC1的陣列可擴大。

圖1C是示出了如在圖1B中示出的陣列的一個存儲單元RAC1示意圖。

參照圖1C，RAM單元RAC1包括晶體管TR和存儲元件132。晶體管TR具有柵極11、源極12和漏極13。存儲元件132的一個端部電連接至位線BL，并且存儲元件132的另一個端部電連接至晶體管TR的漏極13。晶體管TR的柵極11電連接至字線WL，并且晶體管TR的源極電連接至源極線SL。

存儲元件132可包括易失性存儲器(只要半導體集成電路1一截止，則該易失性存儲器就失去其數據)，例如，RAM。存儲元件132可包括非易失性存儲器。存儲元件132可包括電阻式隨機存取存儲器(RRAM)、磁阻式隨機存取存儲器(MRAM)、鐵電隨機存取存儲器(FeRAM)、相變隨機存取存儲器(PCRAM)和可編程的導電隨機存取存儲器(PCRAM)中的一種。

RRAM是非易失性存儲器的一種有利形式，其具有低工作電壓、高速特性、以及良好的耐久性。RRAM的存儲單元通過確定膜(通常為金屬氧化膜)的電阻的變化起作用。此外，電阻對應于存儲的信息(例如，“0”或“1”的值)。RRAM通常包括這種存儲單元的陣列。RRAM器件的存儲單元包括具有兩個電極和介于該兩個電極之間的可變電阻材料層的數據存儲元件。該可變電阻材料層(也稱為數據存儲層、存儲器薄膜或電阻式薄膜)根據施加在電極之間的電信號(例如，電壓或電流)的極性和/或幅值具有電阻的可逆變化。該可變電阻材料層通常由過渡金屬氧化物形成。

MRAM器件包括MRAM單元的陣列，MRAM單元中的每一個被實現為單位單元以存儲二進制數據值。每個MRAM單元均包括由一對鐵電層形成的磁隧道結，該對鐵電層由薄絕緣層分隔開。一個鐵電層(也稱為參考層)的特征在于以固定方向磁化，而另一個鐵電層(也稱為存儲層)的特征在于以基于器件的寫入(例如，通過施加磁場)而變化的方向磁化。當參考層和存儲層的各自的磁化逆平行時，磁隧道結的電阻高，即，高邏輯狀態(tài)“1”。另一方面，當各自的磁化平行時，磁隧道結的電阻低，即，低邏輯狀態(tài)“0”。通過將MRAM單元的電阻值與參考電阻值進行比較來讀取MRAM單元的邏輯狀態(tài)，其中，參考電阻值代表在高邏輯狀態(tài)“1”的電阻值與低邏輯狀態(tài)“0”的電阻值之間的中間電阻值。

鐵電存儲器(FeRAM)是將鐵電材料(SBT或PZT)用作位于底部電極與頂部電極之間的電容器介電質的非易失性存儲器。對FeRAM實施讀取和寫入操作。存儲器尺寸和存儲器結構影響FeRAM的讀取和寫入訪問次數。FeRAM的非易失性是由于鐵電存儲器單元的雙穩(wěn)態(tài)特性。使用兩種類型的存儲單元，單電容器存儲單元和雙電容器存儲單元。單電容器存儲單元(被稱為1T/1C或1C存儲單元)需要更少的硅面積(因而增大了存儲器陣列的潛在密度)，但是較易受噪聲和工藝變化的影響。此外，1C單元需要電壓參考以確定存儲的存儲器狀態(tài)。雙電容器存儲單元(被稱為2T/2C或2C存儲單元)需要更大的硅面積，并且其存儲允許對存儲的信息進行差分抽樣的互補信號。2C存儲單元可比1C存儲單元更穩(wěn)定。

出于適用性目的，電阻可變存儲器，可稱為可編程的導電隨機存取存儲器(PCRAM)或相變隨機存取存儲器(PCRAM)，已經被研究用作半易失性和非易失性隨機存取存儲器件。在PCRAM器件中，能夠將硫屬化物玻璃構架(chalcogenide glass backbone)編程為穩(wěn)定的較低導電性(即，較高電阻)和較高導電性(即，較低電阻)狀態(tài)。未編程的PCRAM器件通常處于更低導電性或更高電阻狀態(tài)。

調節(jié)操作形成PCRAM器件中的金屬硫族化物的導電通道，導電通道支撐改變器件的導電性/電阻狀態(tài)的導電路徑。即使在器件被擦除之后，導電通道也保持在玻璃構架中。在調節(jié)操作之后，寫入操作將PCRAM編程至更高導電狀態(tài)，其中金屬離子沿導電通道累積?？赏ㄟ^施加比編程PCRAM器件所需電壓更小的電壓讀取該PCRAM器件。橫跨存儲器件的電流或電阻被感測為更高或更低以限定邏輯“1”和“0”狀態(tài)?？赏ㄟ^施加相對于寫入電壓的反向電壓(相反偏壓)來擦除PCRAM，反向電壓破壞導電路徑，但是保持導電通道完整。通過這種方式，這種器件能夠用作具有至少兩個導電性狀態(tài)的可變電阻存儲器，該至少兩個導電性狀態(tài)能夠限定兩個相應的邏輯狀態(tài)，即，至少一位數據。

再次參照圖1B，源極線SL[X]電連接至存儲器件R1的最左列的RAM單元RAC1的每個晶體管TR的源極12。源極線SL[X+1]電連接至存儲器件R1的中間列的RAM單元RAC1的每個晶體管TR的源極12。源極線SL[X+2]電連接至存儲器件R1的最右列的RAM單元RAC1的每個晶體管TR的源極12。

位線BL[X]電連接至存儲器件R1的最左列的RAM單元RAC1的每個存儲元件132。位線BL[X+1]電連接至存儲器件R1的中間列的RAM單元RAC1的每個存儲元件132。位線BL[X+2]電連接至存儲器件R1的最右列的RAM單元RAC1的每個存儲元件132。

字線WL[X]電連接至存儲器件R1中的一行RAM單元RAC1中的每個晶體管TR的柵極11。字線WL[X+1]電連接至存儲器件R1的另一行的RAM單元RAC1的每個晶體管TR的柵極11。字線WL[X+2]電連接至存儲器件R1的另一行的RAM單元RAC1的每個晶體管TR的柵極11。字線WL[X+3]電連接至存儲器件R1的另一行的RAM單元RAC1的每個晶體管TR的柵極11。字線WL[X+4]電連接至存儲器件R1的另一行的RAM單元RAC1的每個晶體管TR的柵極11。

圖1D是示出了如在圖1C中示出的存儲單元的半導體結構的示意圖。

參照圖1D，在襯底10上形成存儲器件R1的RAM單元RAC1。RAM單元RAC1的陣列、外圍器件P1、外圍電路P2以及其他電路O1設置在襯底10上。

鄰近的器件或成行或成列的器件通過形成在襯底10內的溝槽(未在圖1D中示出)電隔離，該溝槽隨后被介電材料填充，并且通常被稱為溝槽隔離。

例如，半導體襯底10包括但不限制于硅襯底。在半導體襯底10中形成數個溝槽隔離區(qū)域(在圖1D中未示出)。可提供可由合適的介電材料形成的溝槽隔離區(qū)域以隔離晶體管，晶體管包括柵極11a、源極12a和漏極13a，并且與相鄰的半導體器件(諸如其他晶體管(未在圖1D中示出))電隔離。例如，溝槽隔離區(qū)域可以包括氧化物(例如，Ge的氧化物)、氮氧化物(例如，GaP的氮氧化物)、二氧化硅(SiO₂)、含氮的氧化物(例如，含氮的SiO2)、氮摻雜的氧化物(例如，注入N₂的SiO₂)、氧氮化硅(Si_xO_yN_z)等。溝槽隔離區(qū)域還可以是由任何合適的“高介電常數”或“高K”材料形成的，其中，K大于或等于約8，諸如氧化鈦(TixOy，例如，TiO2)、氧化鉭(TaxOy，例如，Ta₂O₅)、鈦酸鍶鋇(BST，BaTiO3/SrTiO3)等。可選地，溝槽隔離區(qū)域還可以是由任何合適的“低介電常數”或“低k”介電材料形成的，其中，K小于或等于約4。

在襯底上方形成晶體管的柵極11a，而在襯底10中形成晶體管的源極12a和漏極13a。晶體管的柵極11a電連接至字線(未在圖1D中示出)。

晶體管的源極12a通過導電柱121電連接至形成在襯底10的上方的源極線SL。導電柱121可包括但不限制于銅、鉭或另一合適的金屬或合金?？赏ㄟ^例如光刻和鍍技術形成源極線SL和導電柱121。

在襯底10上方形成多個圖案化的導電層M1、M2...M(X)、M(X)、M(X+1)...M(X+N+1)。在晶體管的漏極13a上方形成多個圖案化的導電層M1、M2...M(X)、M(X+1)...M(X+N+1)。在襯底10上形成介電結構140。介電結構140可以是由任何合適的“高介電常數”或“高K”材料形成的，其中，K大于或等于約8，諸如氧化鈦(TixOy，例如，TiO₂)、氧化鉭(TaxOy，例如，Ta₂O₅)、鈦酸鍶鋇(BST，BaTiO3/SrTiO3)等?？蛇x地，溝槽結構140還可以是由任何合適的“低介電常數”或“低k”介電材料形成的，其中，K小于或等于約4。圖案化的導電層M(X)可包括多個部分135a、135b(未在圖1D中示出)和135C(未在圖1D中示出)。部分135a，135b和135c彼此分隔和隔離。圖案化的導電層M(X+1)可包括位線BL或電連接至位線BL。

襯底10中的漏極13a通過導電柱131電連接至圖案化的導電層M1。導電柱131和圖案化的導電層M1、M2…M(X)、M(X+1)…M(X+N+1)可包括但不限制于鉭、銅或另一種合適的金屬或合金。

在介電結構140中形成多個通孔VIA1、VIA2…VIA(X-1)以連接圖案化的導電層M1、M2…M(X)。在介電結構140中形成多個通孔VIA(X+1)…VIA(X+N)以連接圖案化的導電層M(X+1)…M(X+N+1)。通孔VIA1、VIA2…VIA(X-1)、VIA(X+1)…VIA(X+N)可包括但不限制于銅、鉭或另一合適的金屬或合金。

存儲元件132設置或形成在圖案化的導電層M(X)的部分135a與圖案化的導電層M(X+1)之間。

圖2A是示出了根據一些實施例的另一個集成電路的框圖。

參照圖2A，半導體集成電路2包括存儲器件R2、外圍器件P1、外圍電路P2和其他電路O1。

該半導體集成電路2可包括例如用于控制一個或多個外圍器件P1(諸如硬盤驅動器等)的處理器、微處理器等。

存儲器件R2用作半導體集成電路2中的內部存儲。存儲器件R2可包含用于存儲數據的存儲單元陣列。此外，行和列譯碼器電路連接至該存儲單元陣列以響應于外部地址而訪問存儲單元。存儲器件R2可包括RAM和只讀存儲器(ROM)。

圖2B是示出了如在圖2A中示出的存儲器件的存儲單元陣列的示意圖。

參照圖2B，存儲器件R2包括RAM單元RAC1、ROM單元ROC1和ROM單元ROC2的陣列以存儲數據。為了說明，該存儲器件R2是3×5的存儲單元RAC1、ROC1和ROC2的陣列。在一些實施例中，隨機存取存儲單元RAC1、ROC1和ROC2的陣列可擴大。

圖2C是示出了根據一些實施例的如在圖2B中示出的存儲單元的半導體結構的示意圖。

參照圖2C，在襯底10上形成存儲器件R2的ROM單元ROC1。RAM單元RAC1、ROM單元ROC1和ROM單元ROC2的陣列、外圍器件P1、外圍電路P2以及其他電路O1設置在襯底10上。

鄰近的器件或成行或成列的器件通過形成在襯底10內的溝槽隔離區(qū)域(未在圖2C中示出)電隔離。

例如，半導體襯底10包括但不限制于硅襯底。在半導體襯底10中形成許多溝槽隔離區(qū)域(在圖2C中未示出)。可提供可由合適的介電材料形成的溝槽隔離區(qū)域以隔離晶體管，晶體管包括柵極11b、源極12b和漏極13b，并且與相鄰的半導體器件(諸如其他晶體管(如在圖1D中示出))電隔離。

在襯底上方形成晶體管的柵極11b，而在襯底10中形成晶體管的源極12b和漏極13b。晶體管的柵極11a電連接至字線(未在圖2C中示出)。

晶體管的源極12b通過導電柱121電連接至形成在襯底10的上方的源極線SL。導電柱121可包括但不限制于銅、鉭或另一合適的金屬或合金?？赏ㄟ^例如光刻和鍍技術形成源極線SL和導電柱121。

在襯底10上方形成多個圖案化的導電層M1、M2...M(X)、M(X)、M(X+1)...M(X+N+1)。在晶體管的漏極13b上方形成圖案化的導電層M1、M2...M(X)、M(X+1)...M(X+N+1)。在襯底10上形成介電結構140。介電結構140可以是由任何合適的“高介電常數”或“高k”介電材料形成的，其中，K大于或等于約8?？蛇x地，溝槽結構140還可以是由任何合適的“低介電常數”或“低k”介電材料形成的，其中，K小于或等于約4。圖案化的導電層M(X)可包括多個部分135a(未在圖2C中示出)、135b和135c(未在圖2C中示出)。部分135a，135b和135c彼此分隔和隔離。圖案化的導電層M(X+1)可包括位線BL或電連接至位線BL。

襯底10中的漏極13b通過導電柱131電連接至圖案化的導電層M1。導電柱131和圖案化的導電層M1、M2…M(X)、M(X+1)…M(X+N+1)可包括但不限制于鉭、銅或另一種合適的金屬或合金。

在介電結構140中形成多個通孔VIA1、VIA2…VIA(X-1)以連接圖案化的導電層M1、M2…M(X)。在介電結構140中形成多個通孔VIA(X+1)…VIA(X+N)以連接圖案化的導電層M(X+1)…M(X+N+1)。通孔VIA1、VIA2…VIA(X-1)、VIA(X+1)…VIA(X+N)可包括但不限制于銅、鉭或另一合適的金屬或合金。

通孔VIA(X)或導電柱133設置或形成在圖案化的導電層M(X)的部分135b與圖案化的導電層M(X+1)之間。通孔VIA(X)或導電柱133將圖案化的導電層M(X)的部分135b電連接至圖案化的導電層M(X+1)。通孔VIA(X)或導電柱133可包括但不限制于銅、鉭或另一合適的金屬或合金。利用將圖案化的導電層M(X)的部分135b電連接至圖案化的導電層M(X+1)的通孔VIA(X)或導電柱133，ROM單元ROC1可保持或存儲高邏輯狀態(tài)“1”信號。

圖2D是示出了根據一些實施例的如在圖2B中示出的存儲單元的另一個半導體結構的示意圖。

參照圖2D，在襯底10上形成存儲器件R2的ROM單元ROC2。

鄰近的器件或成行或成列的器件通過形成在襯底10內的溝槽隔離(未在圖2C中示出)電隔離。

例如，半導體襯底10包括但不限制于硅襯底。在半導體襯底10中形成許多溝槽隔離區(qū)域(未在圖2D中未示出)。可提供可由合適的介電材料形成的溝槽隔離區(qū)域以隔離晶體管，晶體管包括柵極11c、源極12c和漏極13c，并且與相鄰的半導體器件(諸如其他晶體管(如在圖1D和圖2C中示出))電隔離。

在襯底上方形成晶體管的柵極11c，而在襯底10中形成晶體管的源極12c和漏極13c。晶體管的柵極11c電連接至字線(未在圖2D中示出)。

晶體管的源極12c通過導電柱121電連接至形成在襯底10的上方的源極線SL。導電柱121可包括但不限制于銅、鉭或另一合適的金屬或合金。可通過例如光刻和鍍技術形成源極線SL和導電柱121。

在襯底10上方形成多個圖案化的導電層M1、M2...M(X)、M(X+1)...M(X+N+1)。在晶體管的漏極13c上方形成多個圖案化的導電層M1、M2...M(X)、M(X+1)...M(X+N+1)。在襯底10上方形成介電結構140?？蛇x地，介電結構140還可以是由任何合適的“高介電常數”或“高k”介電材料形成的，其中，K大于或等于約8?？蛇x地，溝槽結構140還可以是由任何合適的“低介電常數”或“低k”介電材料形成的，其中，K小于或等于約4。圖案化的導電層M(X)可包括多個部分135a(未在圖2D中示出)、135b(未在圖2D中示出)和135c。部分135a，135b和135c彼此分隔和隔離。圖案化的導電層M(X+1)可包括位線BL或電連接至位線BL。

襯底10的漏極13c通過導電柱131電連接至圖案化的導電層M1。導電柱131和圖案化的導電層M1、M2…M(X)、M(X+1)…M(X+N+1)可包括但不限制于銅、鉭或另一種合適的金屬或合金。

在介電結構140中形成多個通孔VIA1、VIA2…VIA(X-1)以連接圖案化的導電層M1、M2…M(X)。在介電結構140中形成多個通孔VIA(X+1)…VIA(X+N)以連接圖案化的導電層M(X+1)…M(X+N+1)。通孔VIA1、VIA2…VIA(X-1)、VIA(X+1)…VIA(X+N)可包括但不限制于銅、鉭或另一合適的金屬或合金。

圖案化的導電層M(X)的部分135c與圖案化的導電層M(X+1)分隔或隔離。圖案化的導電層M(X)的部分135c與圖案化的導電層M(X+1)通過介電結構140分隔或隔離。圖案化的導電層M(X)的部分135c與圖案化的導電層M(X+1)分隔或隔離，以使ROM單元ROC2保持或存儲低邏輯狀態(tài)“0”信號。

圖2E是示出了根據一些實施例的如在圖2B中示出的存儲單元的另一個半導體結構的示意圖。

參照圖2E，除了可熔器件134替代圖2C中的通孔VIA(X)或導電柱133之外，半導體結構類似于參考圖2C所述和所示的半導體結構?？扇燮骷?34設置或形成在圖案化的導電層M(X)的部分135b與圖案化的導電層M(X+1)之間。可熔器件134將圖案化的導電層M(X)的部分135b連接至圖案化的導電層M(X+1)?？扇燮骷?34包括但不限制于低電阻材料。當相對大電流流經可熔器件134時其用于熔斷、熔化或熔合。利用將圖案化的導電層M(X)的部分135b電連接至圖案化的導電層M(X+1)的可熔器件134，只讀存儲器(ROM)單元ROC1可保持或存儲高邏輯狀態(tài)“1”信號。

圖2F是示出了根據一些實施例的如在圖2B中示出的存儲單元的另一個半導體結構的示意圖。

參照圖2F，例如除了可熔器件134被熔斷、熔合或熔化之外，半導體結構類似于參考圖2D所述和所示的半導體結構。因此，熔斷、熔合或熔化的可熔器件134的剩余部分134a位于圖案化的導電層M(X)的部分135c上，而熔斷、熔合或熔化的可熔器件134的剩余部分134b位于圖案化的導電層M(X+1)上。圖案化的導電層M(X)的部分135c與圖案化的導電層M(X+1)通過介電結構140分隔或隔離。剩余部分134a和剩余部分134b通過介電結構140分隔或隔離。圖案化的導電層M(X)的部分135c與圖案化的導電層M(X+1)分隔或隔離，以使ROM單元ROC2保持或存儲低邏輯狀態(tài)“0”信號。

圖2G是示出了根據一些實施例的如在圖2B中示出的存儲單元的另一個半導體結構的示意圖。

參照圖2G，例如除了圖案化的導電層M1、M2…M(X-1)不與圖案化的導電層M(X+1)…M(X+N+1)對齊，以及通孔VIA1、VIA2…VIA(X-1)不與通孔VIA(X)、VIA(X+1)…VIA(X+N)對齊之外，該半導體結構類似于參考圖2C所述和所示的半導體結構。

通孔VIA(X)或導電柱133設置或形成在圖案化的導電層M(X)的部分135b與圖案化的導電層M(X+1)之間。通孔VIA(X)或導電柱133將圖案化的導電層M(X)的部分135b電連接至圖案化的導電層M(X+1)。利用將圖案化的導電層M(X)的部分135b電連接至圖案化的導電層M(X+1)的通孔VIA(X)或導電柱133，ROM單元ROC1可保持或存儲高邏輯狀態(tài)“1”信號。

圖2H是示出了根據一些實施例的如在圖2B中示出的存儲單元的另一個半導體結構的示意圖。

參照圖2H，例如除了圖案化的導電層M(X)包括兩個區(qū)段135c-1和135c-2之外，該半導體結構類似于參考圖2G所述和所示的半導體結構。區(qū)段135c-1與區(qū)段135c-2分隔或隔離。

通孔VIA(X)或導電柱133設置或形成在圖案化的導電層M(X)的區(qū)段135c-1與圖案化的導電層M(X+1)之間。通孔VIA(X)或導電柱133將圖案化的導電層M(X)的區(qū)段135c-1電連接至圖案化的導電層M(X+1)。

圖案化的導電層M(X)的區(qū)段135c-1與區(qū)段135c-2通過介電結構140分隔或隔離。圖案化的導電層M(X)的區(qū)段135c-1與區(qū)段135c-2分隔或隔離，以使ROM單元ROC2可保持或存儲低邏輯狀態(tài)“0”信號。

圖2I是示出了根據一些實施例的如在圖2B中示出的存儲單元的另一個半導體結構的示意圖。

參照圖2I，例如除了部分135b包括兩個區(qū)段135b-1和135b-2之外，該半導體結構類似于參考圖2G所述和所示的半導體結構。區(qū)段135b-1與區(qū)段135b-2分隔或隔離。部分135b包括在區(qū)段135b-1與135b-2之間的可熔器件136。區(qū)段135b-1與區(qū)段135b-2通過可熔器件136分隔。區(qū)段135b-1通過可熔器件136電連接至區(qū)段135b-2?？扇燮骷?36包括但不限制于低電阻材料。當相對大電流流經可熔器件136時，其可熔斷、熔化或熔合。

通孔VIA(X)或導電柱133設置或形成在圖案化的導電層M(X)的部分135b的區(qū)段135b-1與圖案化的導電層M(X+1)之間。通孔VIA(X)或導電柱133將圖案化的導電層M(X)的部分135b的區(qū)段135b-1電連接至圖案化的導電層M(X+1)。利用將圖案化的導電層M(X)的部分135b的區(qū)段135b-1電連接至圖案化的導電層M(X+1)的通孔VIA(X)或導電柱133，以及將區(qū)段135b-1電連接至區(qū)段135b-2的可熔器件136，ROM單元ROC1可保持或存儲高邏輯狀態(tài)“1”信號。

圖2J是示出了根據一些實施例的如在圖2B中示出的存儲單元的另一個半導體結構的示意圖。

參照圖2J，例如除了可熔器件136被熔斷、熔合或熔化之外，半導體結構類似于參考圖2I所述和所示的半導體結構。因此，熔斷、熔合或熔化的可熔器件136的殘留部分136a位于圖案化的導電層M(X)的區(qū)段135b-1的側面上，而熔斷、熔合或熔化的可熔器件136的另一殘留部分位于圖案化的導電層M(X)的區(qū)段135b-2的側面上。殘留部分136a和殘留部分136b通過介電結構140分隔或隔離。圖案化的導電層M(X)的區(qū)段135b-1與區(qū)段135b-2通過介電結構140分隔或隔離。圖案化的導電層M(X)的區(qū)段135b-1與區(qū)段135b-2分隔或隔離，以使ROM單元ROC2可保持或存儲低邏輯狀態(tài)“0”信號。

再次參照圖2B，源極線SL[X]電連接至存儲器件R2的最左列的RAM單元RAC1的每個晶體管TR的源極12。源極線SL[X+1]電連接至存儲器件R2的ROM單元ROC1和ROM單元ROC2列的每個晶體管TR的源極12。源極線SL[X+2]電連接至存儲器件R2的ROM單元ROC1和ROM單元ROC2的另一列的每個晶體管TR的源極12。

此外，位線BL[X]電連接至存儲器件R2的RAM單元RAC1列的每個晶體管TR的漏極。位線BL[X+1]電連接至存儲器件R2的ROM單元ROC1和ROM單元ROC2列的每個晶體管TR的漏極。位線BL[X+2]電連接至存儲器件R2的ROM單元ROC1和ROM單元ROC2的另一列的每個晶體管TR的漏極。

此外，字線WL[X+1]電連接至存儲器件R2的ROM單元ROC1和ROM單元ROC2和RAM單元RAC1的行中的每個晶體管TR的柵極11。字線WL[X+1]電連接至存儲器件R2的ROM單元ROC1和ROM單元ROC2和RAM單元RAC1的另一行中的每個晶體管TR的柵極11。字線WL[X+2]電連接至存儲器件R2的ROM單元ROC1和ROM單元ROC2和RAM單元RAC1的另一行中的每個晶體管TR的柵極11。字線WL[X+3]電連接至存儲器件R2的ROM單元ROC1和ROM單元ROC2和RAM單元RAC1的另一行的每個晶體管TR的柵極11。字線WL[X+4]電連接至存儲器件R2的ROM單元ROC1和ROM單元ROC2以及RAM單元RAC1的另一行的每個晶體管TR的柵極11。

存儲器件R2可包括如參照圖1C和圖1D描述和示出的RAM單元RAC1。存儲器件R2可包括如參照圖2C、2E、2G和2I描述和示出的ROM單元ROC1。存儲器件R2可包括如參照圖2D、2F、2H和2J描述和示出的ROM單元ROC2。

在集成電路2的發(fā)展階段中，應用程序可存儲在存儲器件R2中。應用程序中將被固化的部分可存儲在ROM單元ROC1和ROM單元ROC2中。應用程序中可能需要檢驗、測試或改變的部分可存儲在RMA單元RAC1中。一旦應用程序結束或完成，其能夠存儲在ROM單元ROC1和ROM單元ROC2中以避免不希望的改變。存儲器件R2的結構能夠在集成電路2中給定的空間(例如，如在圖1A中所示的存儲器件R1所占用的相同空間)中實現而不占用額外的面積。可通過如在圖1A中所示的相同的外圍電路P2來控制或訪問存儲器件R2的結構。

圖3A是示出了根據一些實施例的另一個集成電路的框圖。

參照圖3A，半導體集成電路3包括存儲器件R3、外圍器件P1、外圍電路P2和其他電路O1。

該半導體集成電路3可包括例如操作以控制一個或多個外圍器件P1(諸如硬盤驅動器等)的處理器、微處理器等。

存儲器件R3可提供作為半導體集成電路3中的內部存儲。存儲器件R3可包括用于存儲數據的存儲單元陣列，以及行和列譯碼器電路(P2)，其中行和列譯碼器電路(P2)是外圍的并且連接至存儲單元陣列，以用于響應于外部地址而訪問存儲單元。存儲器件R3可包括ROM。

圖3B是示出了如在圖3A中所示的存儲器件的存儲單元陣列的示意圖。

參照圖3B，存儲器件R3可包括用于存儲數據的ROM單元ROC1和ROM單元ROC2的陣列。存儲器件R3是存儲單元ROC1和ROC2的3示出5陣列。在一些實施例中，ROM單元ROC1和ROC2的陣列可擴大。

源極線SL[X]電連接至存儲器件R3的ROM單元ROC1和ROM單元ROC2的列的每個晶體管TR的源極12。源極線SL[X+1]電連接至存儲器件R3的ROM單元ROC1或ROM單元ROC2的另一列的每個晶體管TR的源極12。源極線SL[X+2]電連接至存儲器件R3的ROM單元ROC1或ROM單元ROC2的另一列的每個晶體管TR的源極12。

位線BL[X]電連接至存儲器件R3的ROM單元ROC1和ROM單元ROC2的列的每個晶體管TR的漏極。位線BL[X+1]電連接至存儲器件R3的ROM單元ROC1和ROM單元ROC2的另一列中的每個晶體管TR的漏極。位線BL[X+2]電連接至存儲器件R3的ROM單元ROC1和ROM單元ROC2的另一列的每個晶體管TR的漏極。

字線WL[X]電連接至存儲器件R3的ROM單元ROC1和ROM單元ROC2的行的每個晶體管TR的柵極11。字線WL[X+1]電連接至存儲器件R3的ROM單元ROC1和ROM單元ROC2的另一行的每個晶體管TR的柵極11。字線WL[X+2]電連接至存儲器件R3的ROM單元ROC1和ROM單元ROC2的另一行的每個晶體管TR的柵極11。字線WL[X+3]電連接至存儲器件R3的ROM單元ROC1和ROM單元ROC2的另一行的每個晶體管TR的柵極11。字線WL[X+4]電連接至存儲器件R3的ROM單元ROC1和ROM單元ROC2的另一行的每個晶體管TR的柵極11。

圖4A是示出了根據一些實施例的另一個集成電路的框圖。

參照圖4A，半導體集成電路4包括存儲器件R1和R3、外圍器件P1、外圍電路P2和其他電路O1。

該半導體集成電路4可包括例如操作以控制一個或多個外圍器件P1(諸如盤驅動器等)的處理器、微處理器等。

存儲器件R1和R3可提供作為半導體集成電路2中的內部存儲。存儲器件R1和R3可包括用于存儲數據的存儲單元陣列、以及行和列譯碼器電路(P2)，其中行和列譯碼器電路(P2)是外圍的并且連接至存儲單元的陣列，以用于響應于外部地址而訪問存儲單元。存儲器件R1可包括RAM。存儲器件R3可包括ROM。存儲器件R1可通過輸入/輸出(I/O)[0～n]訪問并且存儲器件R3可通過輸入/輸出(I/O)[n+1～K]訪問，其中n和k是正整數，其中k大于n。

根據本發(fā)明的一些實施例，一種半導體集成電路包括襯底、第一晶體管、第二晶體管、第一圖案化的導電層、存儲元件和第一導電元件。第一晶體管和第二晶體管的每一個均具有在襯底中的源極區(qū)域、漏極區(qū)域、以及在襯底上的柵極區(qū)域。位于第一和第二晶體管上方的第一圖案化的導電層具有第一部分和第二部分。圖案化的導電層的第一部分電連接至第一晶體管的漏極區(qū)域。圖案化的導電層的第二部分電連接至第二晶體管的漏極區(qū)域，第一圖案化的導電層的第一和第二部分彼此隔離。第二圖案化的導電層位于第一圖案化的導電層上方。存儲元件位于第一圖案化的導電層的第一部分與第二圖案化的導電層之間。第一導電元件位于第一圖案化的導電層的第二部分與第二圖案化的導電層之間。

在一些實施例中，該半導體集成電路還包括：第三晶體管，具有在所述襯底中的源極區(qū)域、漏極區(qū)域以及在所述襯底上的柵極區(qū)域，其中，在所述第三晶體管上的所述第一圖案化的導電層還包括電連接至所述第三晶體管的漏極區(qū)域的第三部分，其中，所述第一圖案化的導電層的第一部分、第二部分和第三部分彼此隔離。

在一些實施例中，所述第一圖案化的導電層的整個第三部分與所述第二圖案化的導電層隔離。

在一些實施例中，所述第一圖案化的導電層的第三部分的至少一部分與所述第二圖案化的導電層隔離。

在一些實施例中，所述第一圖案化的導電層的第三部分和/或所述第二圖案化的導電層還包括可熔器件。

在一些實施例中，所述第一圖案化的導電層的第三部分包括第一區(qū)段和與所述第一區(qū)段隔離的第二區(qū)段。

在一些實施例中，該半導體集成電路還包括：第二導電元件，所述第二導電元件將所述第一圖案化的導電層的第三部分的所述第一區(qū)段電連接至所述第二圖案化的導電層。

在一些實施例中，所述第一圖案化的導電層的第三部分的所述第二區(qū)段電連接至所述第三晶體管的漏極區(qū)域。

在一些實施例中，所述第一導電層是可熔器件。

在一些實施例中，所述第一圖案化的導電層的第二部分還包括第一區(qū)段和第二區(qū)段。

在一些實施例中，所述第一圖案化的導電層的第二部分還包括可熔器件。

在一些實施例中，所述可熔器件將所述第一圖案化的導電層的第二部分分割成第一區(qū)段和第二區(qū)段。根據本發(fā)明的一些實施例，一種半導體集成電路包括襯底、第一晶體管、第二晶體管、第一圖案化的導電層、第二圖案化的導電層和存儲元件。第一晶體管和第二晶體管的每一個均具有在襯底中的源極區(qū)域、漏極區(qū)域以及在襯底上的柵極區(qū)域。位于第一和第二晶體管上方的第一圖案化的導電層至少具有第一部分和第二部分。圖案化的導電層的第一部分電連接至第一晶體管的漏極區(qū)域。圖案化的導電層的第二部分電連接至第二晶體管的漏極區(qū)域。第一圖案化的導電層的第一和第二部分彼此隔離。第二圖案化的導電層位于第一圖案化的導電層上方。存儲元件位于第一圖案化的導電層的第一部分與第二圖案化的導電層之間。第一圖案化的導電層的至少第一部分與第二圖案化的導電層隔離。

在一些實施例中，所述第一圖案化的導電層的整個第二部分與所述第二圖案化的導電層隔離。

在一些實施例中，所述第一圖案化的導電層的第二部分和/或所述第二圖案化的導電層還包括可熔器件。

在一些實施例中，所述第一圖案化的導電層的第二部分包括第一區(qū)段和與所述第一區(qū)段隔離的第二區(qū)段。

在一些實施例中，該半導體集成電路還包括：導電元件，所述導電元件將所述第一圖案化的導電層的第二部分的所述第一區(qū)段電連接至所述第二圖案化的導電層。

根據本發(fā)明的一些實施例，一種半導體集成電路包括襯底、第一晶體管和第一圖案化的導電層。第一晶體管具有在襯底中的源極區(qū)域、漏極區(qū)域以及在襯底上的柵極區(qū)域。第一圖案化的導電層電連接至第一晶體管的漏極區(qū)域。第一圖案化的導電層包括第一區(qū)段、第二區(qū)段和可熔器件。

在一些實施例中，所述可熔器件將所述第一圖案化的導電層的第二部分分割成所述第一區(qū)段和所述第二區(qū)段。

在一些實施例中，該半導體集成電路還包括：導電元件和第二圖案化的導電層，兩者均位于所述第一圖案化的導電層上方，其中，所述導電元件將所述第一圖案化的導電層的所述第一區(qū)段電連接至所述第二圖案化的導電層。

以上論述了若干實施例的特征，使得本領域技術人員可以更好地理解本發(fā)明的各方面。本領域技術人員應該理解，他們可以容易地使用本發(fā)明作為基礎來設計或修改用于實施與本文所介紹的實施例相同的目的和/或實現相同優(yōu)點的其他工藝和結構。本領域技術人員也應該意識到，這種等同構造并不背離本發(fā)明的精神和范圍，并且在不背離本發(fā)明的精神和范圍的情況下，本文中他們可以做出多種變化、替代以及改變。