相關申請的交叉引用

本申請要求于2016年2月4日提交的第10-2016-0013854號的韓國專利申請的優(yōu)先權，該案通過引用其全部合并于此。

本公開各實施例總體而言涉及一種非易失性存儲器件及操作其的方法，更具體地，涉及一種單層多晶硅非易失性存儲(nvm)單元(singlepolynonvolatilememorycell)、其陣列及操作其的方法。

背景技術：

近來，作為以片上系統(tǒng)(soc)封裝體嵌入的存儲器件(也稱作soc嵌入式存儲器件)的候選者，nvm器件已經變得備受關注。然而，因為使用雙層多晶硅工藝來制造常規(guī)nvm器件，雙層多晶硅工藝非常不同于與在諸如專用集成電路(asic)器件的邏輯器件的制造中所用的標準互補金屬氧化物半導體(cmos)工藝對應的單層多晶硅工藝，所以采用nvm器件作為soc嵌入式存儲器件時存在一些限制。

另外，由于常規(guī)nvm器件可以制造為具有包含浮柵和控制柵電極的層疊柵極結構，因此可能需要復雜的工藝來形成浮柵和控制柵電極。此外，由于浮柵和控制柵電極必須被層疊，所以在諸如刻蝕工藝的一些制造工藝期間，在浮柵與控制柵電極之間的不對準的可能性可能增大，從而降低常規(guī)nvm器件的制造良率。因此，在使用標準cmos工藝來實現soc嵌入式存儲器件而制造的單層多晶硅nvm器件中存在一些問題。

技術實現要素：

各實施例涉及一種單層多晶硅nvm單元，其陣列及操作其的方法。

根據一實施例，一種單層多晶硅nvm單元包括：第一n型阱區(qū)域和第二n型阱區(qū)域，所述第一n型阱區(qū)域和所述第二n型阱區(qū)域通過p型半導體層而彼此間隔開；第一有源區(qū)域和第二有源區(qū)域，所述第一有源區(qū)域和第二有源區(qū)域分別設置在所述第一n型阱區(qū)域和第二n型阱區(qū)域中；p溝道浮柵晶體管，所述p溝道浮柵晶體管包括在所述第一有源區(qū)域中設置的浮柵、在所述第一有源區(qū)域中設置的p型漏極區(qū)域以及在所述第一有源區(qū)域中設置的p型結區(qū)域，其中，所述浮柵延伸到所述第二有源區(qū)域之上；p溝道讀取選擇晶體管，所述p溝道讀取選擇晶體管包括在所述第一有源區(qū)域中設置的讀取選擇柵電極、在所述第一有源區(qū)域中設置的所述p型結區(qū)域以及在所述第一有源區(qū)域中設置的p型源極區(qū)域；以及互連線，所述互連線將所述第一n型阱區(qū)域連接至所述p溝道讀取選擇晶體管的所述p型源極區(qū)域。

根據另一實施例，一種單層多晶硅nvm單元包括：p溝道浮柵晶體管，所述p溝道浮柵晶體管具有浮柵、漏極端子以及結端子；p溝道讀取選擇晶體管，所述p溝道讀取選擇晶體管具有讀取選擇柵極算端子和源極端子并與所述p溝道浮柵晶體管共用所述結端子；字線，所述字線耦接至所述讀取選擇柵極端子；隧道/源極線，所述隧道/源極線耦接至所述源極端子；位線，所述位線耦接至所述漏極端子；以及陣列控制柵極線，所述陣列控制柵極線通過第一電容元件耦接至所述浮柵。所述浮柵和所述隧道/源極線通過第二電容元件彼此耦接。

根據另一實施例，提供一種操作單層多晶硅nvm單元的方法，其中所述單層多晶硅nvm單元包括：p溝道浮柵晶體管，所述p溝道浮柵晶體管具有浮柵、漏極端子和結端子；p溝道讀取選擇晶體管，所述p溝道讀取選擇晶體管具有讀取選擇柵極端子和源極端子并與所述p溝道浮柵晶體管共用所述結端子；字線，所述字線耦接至所述讀取選擇柵極端子；陣列控制柵極線，所述陣列控制柵極線通過第一電容元件耦接至所述浮柵；隧道/源極線，所述隧道/源極線耦接至所述源極端子并通過第二電容元件耦接至所述浮柵；以及位線，所述位線耦接至所述漏極端子。該方法包括：將所述字線和所述位線電浮置；通過分別給所述陣列控制柵極線和所述隧道/源極線施加正編程電壓和接地電壓來對所述單層多晶硅nvm單元進行編程；以及通過分別給所述陣列控制柵極線和所述隧道/源極線施加接地電壓和正擦除電壓來擦除所述單層多晶硅nvm單元。

根據另一實施例，一種單層多晶硅nvm單元陣列包括：多個單位單元，所述多個單位單元分別位于行和列的交點處；陣列控制柵極線，所述陣列控制柵極線中的每一個耦接至在所述行中的任意一行中排列的單位單元；字線，所述字線中的每一個耦接至在所述行中的任意一行中排列的單位單元；位線，所述位線中的每一個耦接至在所述列中的任意一列中排列的單位單元；以及隧道/源極線，所述隧道/源極線中的每一個耦接至在所述列中的任意一列中排列的單位單元。所述多個單位單元中的每一個包括：第一n型阱區(qū)域和第二n型阱區(qū)域，所述第一n型阱區(qū)域和所述第二n型阱區(qū)域通過p型半導體層而彼此間隔開；第一有源區(qū)域和第二有源區(qū)域，所述第一有源區(qū)域和第二有源區(qū)域分別設置在所述第一n型阱區(qū)域和所述第二n型阱區(qū)域；p溝道浮柵晶體管，所述p溝道浮柵晶體管包括在所述第一有源區(qū)域中設置的浮柵、在所述第一有源區(qū)域中設置的且與所述位線中的任意一個耦接的p型漏極區(qū)域以及在所述第一有源區(qū)域中設置的且被電浮置的p型結區(qū)域，其中，所述浮柵延伸至所述第二有源區(qū)域并通過電容元件耦接至所述陣列控制柵極線中的任意一個；以及

p溝道讀取選擇晶體管，所述p溝道讀取選擇晶體管包括在所述第一有源區(qū)域中設置的且與所述字線中的任意一字線耦接的讀取選擇柵電極、在所述第一有源區(qū)域設置的且與所述隧道/源極線中的任意一個耦接的p型源極區(qū)域以及電浮置的所述p型結區(qū)域。

根據另一實施例，提供一種操作單層多晶硅nvm單元的方法，所述單層多晶硅nvm單元包括：多個單位單元，所述多個單位單元分別位于行和列的交點處；陣列控制柵極線，所述陣列控制柵極線中的每一個耦接至在所述行中的任意一行中排列的單位單元；字線，所述字線中的每一個耦接至在所述行中的任意一行中排列的單位單元；位線，所述位線中的每一個耦接至所述列中的任意一列中排列的單位單元；以及隧道/源極線，所述隧道/源極線中的每一個耦接至在所述列中的任意一列中排列的單位單元，其中，所述多個單位單元中的每一個包括p溝道浮柵晶體管和p溝道讀取選擇晶體管，其中，所述p溝道浮柵晶體管包括通過電容元件與所述陣列控制柵極線中的任意一個耦接的浮柵、與所述位線中的任意一個耦接的漏極端子以及結端子，并且，其中，所述p溝道讀取選擇晶體管包括與所述字線中的任意一個耦接的讀取選擇柵電極以及與所述隧道/源極線中的任意一個耦接的源極端子并與所述p溝道浮柵晶體管共用所述結端子。所述方法包括：在所述字線和所述位線被電浮置的同時，通過給所述陣列控制柵極線和所述隧道/源極線施加正偏置電壓和接地電壓來對選中單位單元進行編程或擦除。

附圖說明

通過附圖和所附詳細描述，本公開各實施例將變得更明顯，其中：

圖1是示出根據一實施例的單層多晶硅非易失性存儲單元的布局圖。

圖2是沿圖1中的線i-i’截取的截面圖。

圖3是根據一實施例的單層多晶硅非易失性存儲單元的等效電路圖。

圖4是示出根據一實施例的單層多晶硅非易失性存儲單元的編程操作的截面圖。

圖5是示出根據一實施例的單層多晶硅非易失性存儲單元的擦除操作的截面圖。

圖6是示出根據一實施例的單層多晶硅非易失性存儲單元的讀取操作的截面圖。

圖7是示出根據另一實施例的單層多晶硅非易失性存儲單元的布局圖。

圖8是示出根據一實施例的單層多晶硅非易失性存儲單元陣列的布局圖。

圖9是示出根據另一實施例的單層多晶硅非易失性存儲單元陣列的布局圖。

圖10是根據一實施例的單層多晶硅非易失性存儲單元陣列的等效電路圖。

圖11是示出在根據一實施例的單層多晶硅非易失性存儲單元陣列中的選中單位單元的編程操作的等效電路圖。

圖12是示出在根據一實施例的單層多晶硅非易失性存儲單元陣列中的與選中單位單元共用陣列控制柵極線的未選中單位單元的編程禁止操作的截面圖。

圖13是示出在根據一實施例的單層多晶硅非易失性存儲單元陣列中的與選中單位單元共用隧道/源極線的未選中單位單元的編程禁止操作的截面圖。

圖14是示出在根據一實施例的單層多晶硅非易失性存儲單元陣列中，沒有與選中單位單元共用任何陣列控制柵極線和任何隧道/源極線的未選中單位單元的編程禁止操作的截面圖。

圖15是示出在根據一實施例的單層多晶硅非易失性存儲單元陣列中的選中單位單元的擦除操作的等效電路圖。

圖16是示出在根據一實施例的單層多晶硅非易失性存儲單元陣列中的與選中單位單元共用陣列控制柵極線的未選中單位單元的擦除禁止操作的截面圖。

圖17是示出在根據一實施例的單層多晶硅非易失性存儲單元陣列中的與選中單位單元共用隧道/源極線的未選中單位單元的擦除禁止操作的截面圖。

圖18是示出在根據一實施例的單層多晶硅非易失性存儲單元陣列中的沒有與選中單位單元共用任何陣列控制柵極線和任何隧道/源極線的未選中單位單元的擦除禁止操作的截面圖。

圖19是示出在根據一實施例的單層多晶硅非易失性存儲單元陣列中的選中單位單元的讀取操作的等效電路圖。

具體實施方式

將理解，盡管在本文中可能使用術語第一、第二、第三等來描述各種元件，這些元件不應受這些術語的限制。這些術語僅用于將一個元件與另一個元件相區(qū)分。因此，在不偏離本公開教示的前提下，在一些實施例中的第一元件可能在其他實施例中被稱為第二元件。

還將理解，當將一個元件稱作位于另一元件“上”、“之上”、“上方”、“下”、“之下”、“下方、“側”或“側邊”時，其可以直接接觸該另一元件，或者在兩者之間可能存在至少一個中間元件。因此，在本文中使用的諸如“上”、“之上”、“上方”、“下”、“之下”、“下方”、“側”、“側邊”等的術語僅是出于描述兩個元件之間位置關系的目的，而并非限制本公開的范圍。

還將理解，當將一元件稱為“連接”或“耦接”至另一元件時，其可以直接連接或耦接至該另一元件或者可以存在中間元件。相比之下，當將一元件被稱為“直接連接”或“直接耦接”至另一元件時，不存在中間元件。

圖1是示出根據一實施例的單層多晶硅非易失性存儲(nvm)單元100的布局圖，且圖2是沿圖1中的線i-i’截取的截面圖。參見圖1和圖2，單層多晶硅nvm單元100可以包括在p型半導體層102中設置的第一n型阱區(qū)域111和第二n型阱區(qū)域112。p型半導體層102可以是p型半導體襯底。

在一些實施例中，p型半導體層102可以是在半導體襯底中形成的p型摻雜區(qū)域，例如，p型阱區(qū)域?？蛇x地，p型半導體層102可以是在半導體襯底上生長的p型外延層。

第一n型阱區(qū)域111和第二n型阱區(qū)域112可以通過p型半導體層102的部分、沿諸如圖1中的水平方向的第一方向而彼此分離。在一些實施例中，在平面圖中，第一n型阱區(qū)域111和第二n型阱區(qū)域112中的每一個可以具有矩形形狀。在此類情況中，第一n型阱區(qū)域111的平面面積可以小于第二n型阱區(qū)域112的平面面積。

第一n型阱區(qū)域111和第二n型阱區(qū)域112可以使用相同的離子植入工藝來形成。在此類情況中，第一n型阱區(qū)域111和第二n型阱區(qū)域112可以形成為具有基本上相同的雜質濃度以及基本上相同的結深度。

第一有源區(qū)域106可以設置在第一n型阱區(qū)域111中。在一些實施例中，在平面圖中，第一有源區(qū)域106可以具有沿第一方向延伸的條帶形狀。第二有源區(qū)域107可以設置在第二n型阱區(qū)域112中。在一些實施例中，在平面圖中，第二有源區(qū)域107可以具有矩形形狀。第一n型阱區(qū)域111和第二n型阱區(qū)域112可以由溝槽隔離層104來限定。

第三有源區(qū)域108可以設置在第一n型阱區(qū)域111中并與第一有源區(qū)域106間隔開。第三有源區(qū)域108可以沿與第一方向垂直的第二方向而與第一有源區(qū)域106間隔開。然而，在一些實施例中，第二方向可以是除90度以外的角度，使得在不增加第一n型阱區(qū)域111的平面面積的前提下，第三有源區(qū)域108和第一有源區(qū)域106可以間隔開。例如，在不增加第一n型阱區(qū)域111的平面面積的前提下，第三有源區(qū)域108可以沿第一方向或第一方向與第二方向之間的對角方向而與第一有源區(qū)域106間隔開。

p型源極區(qū)域141、p型結區(qū)域142和p型漏極區(qū)域143可以設置在第一有源區(qū)域106中。p型源極區(qū)域141、p型結區(qū)域142和p型漏極區(qū)域143可以沿第一方向彼此間隔開。p型源極區(qū)域141和p型結區(qū)域142可以通過第一溝道區(qū)域121彼此間隔開，而p型結區(qū)域142和p型漏極區(qū)域143可以通過第二溝道區(qū)域122彼此間隔開。盡管圖中未示出，p型源極區(qū)域141、p型結區(qū)域142和p型漏極區(qū)域143中的每一個可以具有輕度摻雜的漏極(ldd)結構。

第一n型接觸區(qū)域131可以設置在第三有源區(qū)域108中。第一n型接觸區(qū)域131可以通過第一接觸171連接至互連線190，而p型源極區(qū)域141還可以通過源極接觸181連接至互連線190。互連線190可以耦接至隧道/源極線tun/sl。

p型結區(qū)域142可以被浮置。p型漏極區(qū)域143可以通過漏極接觸183耦接至位線bl。第二n型接觸區(qū)域132可以設置在第二有源區(qū)域107中。在平面圖中，第二n型接觸區(qū)域132可以具有部分開口的矩形環(huán)路形狀。第二n型接觸區(qū)域132可以通過至少一個第二接觸172耦接至陣列控制柵極線acg。

第一柵極隔離層151和讀取選擇柵電極152可以層疊在第一有源區(qū)域106的第一溝道區(qū)域121上。在一些實施例中，第一柵極絕緣層151可以包括氧化物層，而讀取選擇柵電極152可以包括多晶硅層。在平面圖中，讀取選擇柵電極152可以跨越第一有源區(qū)域106的第一溝道區(qū)域121并且可以沿第二方向延伸以具有條帶形狀。在平面圖中，讀取選擇柵電極152可以設置在第一n型阱區(qū)域111的部分上。即，讀取選擇柵電極152不可以延伸到第一n型阱區(qū)域111的外部區(qū)域上。讀取選擇柵電極152可以通過柵極接觸185耦接至字線wl。

第二柵極絕緣層161和浮柵162可以設置在第一有源區(qū)域106的第二溝道區(qū)域122上。在一些實施例中，第二柵極絕緣層161可以包括氧化物層，而浮柵162可以包括多晶硅層。在平面圖中，第二柵極絕緣層161和浮柵162可以跨越第一有源區(qū)域106的第二溝道區(qū)域122并且可以沿第二方向延伸以具有條帶形狀。

第二柵極絕緣層161和浮柵162還可以延伸到在第一n型阱區(qū)域111與第二n型阱區(qū)域112之間的p型半導體層、第二n型阱區(qū)域112和第二有源區(qū)域107上。延伸到第二有源區(qū)域107上的第二柵極絕緣層161和浮柵162可以與第二n型阱區(qū)域112交疊。因此，在第二有源區(qū)域107中的浮柵162、第二柵極絕緣層161和第二n型阱區(qū)域112可以構成mos電容器。

圖3是根據一實施例的單層多晶硅非易失性存儲單元的等效電路圖200。參見圖3，單層多晶硅非易失性存儲單元的等效電路圖200可以包括p溝道浮柵晶體管210和p溝道讀取選擇晶體管220。p溝道浮柵晶體管210可以具有浮柵fg、漏極端子d以及結端子j。p溝道浮柵晶體管210可以與p溝道讀取選擇晶體管220共用結端子j。p溝道浮柵晶體管210的浮柵fg可以通過第一電容元件230耦接至圖1和圖2的陣列控制柵極線acg。

p溝道浮柵晶體管210的浮柵fg還可以通過第二電容元件250耦接至隧道/源極線(圖1和圖2中的tun/sl)。當從圖3的等效電路圖觀察時，與第一電容元件230耦接的陣列控制柵極線acg和與第二電容元件250耦接的隧道/源極線tun/sl可以并行地連接至p溝道浮柵晶體管210的浮柵fg。p溝道浮柵晶體管210的漏極端子d可以耦接至位線(圖1和圖2中的bl)。

p溝道讀取選擇晶體管220可以具有柵極端子g、源極端子s和結端子j。p溝道讀取選擇晶體管220的柵極端子g和源極端子s可以分別耦接至字線(圖1和圖2中的wl)和隧道/源極線tun/sl。由p溝道浮柵晶體管210和p溝道讀取選擇晶體管220共用的結端子j可以被浮置。

p溝道浮柵晶體管210可以包括參考圖1和圖2描述的單層多晶硅nvm單元100的p型結區(qū)域142、第二溝道區(qū)域122、p型漏極區(qū)域143、第二柵極絕緣層161和浮柵162。p溝道讀取選擇晶體管220可以包括參考圖1和圖2描述的單層多晶硅nvm單元100的p型源極區(qū)域141、第一溝道區(qū)域121、p型結區(qū)域142、第一柵極絕緣層151和讀取選擇柵電極152。第一電容元件230可以是mos電容元件，其包括單層多晶硅nvm單元100的第二有源區(qū)域107中的第二柵極絕緣層161、浮柵162和第二n型阱區(qū)域112。第二電容元件250可以是mos電容元件，其包括在單層多晶硅nvm單元100的第一有源區(qū)域106中的第二柵極絕緣層161、浮柵162和第一溝道區(qū)域121。

根據一實施例的單層多晶硅nvm單元100可以被編程或擦除，而不論讀取選擇晶體管220如何。讀取選擇晶體管220可以僅在讀取操作中充當選擇晶體管。因此，單層多晶硅nvm單元100的編程操作和擦除操作可以由福勒-諾得海姆(fowler-nordheim，f-n)穿隧機制來執(zhí)行。在編程操作、擦除操作和讀取操作中可以不使用負偏置電壓。因此，可以不需要用于產生負偏置電壓的負電荷泵電路來操作單層多晶硅nvm單元100。

另外，即使在不使用字線解碼器來使讀取選擇晶體管220導通的情況下，也可以執(zhí)行編程操作和擦除操作。即，即使在不對字線wl施加偏置電壓的情況下，仍可以使用施加給陣列控制柵極線acg和隧道/源極線tun/sl的偏置電壓來執(zhí)行編程操作或擦除操作。因此，用于編程操作和擦除操作的解碼電路(即解碼器)可以得到簡化。這些優(yōu)點可以導致存儲單元的面積的減少。下文將更充分描述具有上述配置的單層多晶硅nvm單元100的編程操作、擦除操作和讀取操作。

圖4是示出根據一實施例的單層多晶硅nvm單元100的編程操作的截面圖。圖4中的截面圖是沿圖1中的線i-i’截取的。在圖4中，與圖1或圖2中所用的相同的附圖標記或指示符指示相同的元件。參見圖4，為了執(zhí)行單層多晶硅nvm單元100的編程操作，可以給陣列控制柵極線acg施加正編程電壓+vpp，并給隧道/源極線tun/sl施加接地電壓。此外，字線wl和位線bl可以被浮置。

由于字線wl被浮置，因此單層多晶硅nvm單元100的編程操作可以不受p溝道讀取選擇晶體管的影響，其中，p溝道讀取選擇晶體管220包括p型源極區(qū)域141、第一溝道區(qū)域121、p型結區(qū)域142、第一柵極絕緣層151和讀取選擇柵電極152。

在根據本實施例的編程操作中，沒有給陣列控制柵極線acg和隧道/源極線tun/sl施加負偏置電壓。由于包括第二柵極絕緣層161、浮柵162和第二n型阱區(qū)域112的第一電容元件230的存在，因此施加給陣列控制柵極線acg的正編程電壓+vpp可以在浮柵162處誘發(fā)耦合電壓+vcoupling。

正編程電壓+vpp的水平可以使得在浮柵162處誘發(fā)的耦合電壓+vcoupling具有足夠的電平以導致p溝道浮柵晶體管210中的f-n隧穿現象。在一些實施例中，當包括第一電容元件230的單層多晶硅nvm單元100具有約90％或更高的耦合比時，正編程電壓+vpp可以是約+20伏特。

施加給陣列控制柵極線acg的正編程電壓+vpp可以被傳輸到第二n型阱區(qū)域112。施加給隧道/源極線tun/sl的接地電壓可以通過第一n型接觸區(qū)域(圖1中的131)傳輸給第一n型阱區(qū)域111。因此，在第一有源區(qū)域106中的浮柵162與第一n型阱區(qū)域111之間的第二柵極絕緣層161兩端可以建立與耦合電壓+vcoupling對應的電勢差。在此類情況下，由于f-n隧穿機制，在第二溝道區(qū)域122中的電子可以通過第二柵極絕緣層161注入到浮柵162中。

當在第二溝道區(qū)域122中的電子通過f-n隧穿機制被注入到浮柵162中時，包括第二溝道區(qū)域122、第二柵極絕緣層161和浮柵162的mos結構的閾值電壓可以降低。因此，單層多晶硅nvm單元100的p溝道浮柵晶體管210可以具有導通態(tài)(on-state)以對單層多晶硅nvm單元100進行編程。

圖5是示出根據一實施例的單層多晶硅非易失性存儲單元100的擦除操作的截面圖。圖5中的截面圖是沿圖1中的線i-i’截取的。在圖5中，與在圖1和圖2中所用的相同的附圖標記和指示符表示相同的元件。參見圖5，為了執(zhí)行單層多晶硅nvm單元100的擦除操作，可以給陣列控制柵極線acg施加接地電壓，并且可以給隧道/源極線tun/sl施加正擦除電壓+vee。此外，字線wl和位線bl可以被浮置。

由于字線wl被浮置，因此單層多晶硅nvm單元100的擦除操作可以不受p溝道讀取選擇晶體管220的影響，其中，p溝道讀取選擇晶體管220包括p型源極區(qū)域141、第一溝道區(qū)域121、p型結區(qū)域142、第一柵極絕緣層151和讀取選擇柵電極152。在根據本實施例的擦除操作中，沒有給陣列控制柵極線acg和隧道/源極線tun/sl施加負偏置電壓。

在以上擦除偏置條件下，當單層多晶硅nvm單元100的單元耦合比為高時，在浮柵162處誘發(fā)的耦合電壓可以接近于施加給陣列控制柵極線acg的接地電壓。因此，施加給隧道/源極線tun/sl的正擦除電壓+vee可以處于足以導致f-n穿隧現象的水平，使得在浮柵162中的電子被注入到第一n型阱區(qū)域111中。在一些實施例中，正擦除電壓+vee可以被設置為約+20伏特。

當接地電壓被施加給陣列控制柵極線acg時，第二n型阱區(qū)域112也可以接地。另外，在浮柵162處誘發(fā)的耦合電壓可以接近于接地電壓，如上所述。施加給隧道/源極線tun/sl的正擦除電壓+vee可以通過第一n型接觸區(qū)域(圖1中的131)傳輸給第一n型阱區(qū)域111。

因此，可以在第一有源區(qū)域106中的浮柵162與第一n型阱區(qū)域111之間的第二柵極絕緣層161兩端建立在浮柵162處誘發(fā)的耦合電壓與施加給第一n型阱區(qū)域111的正擦除電壓+vee之間的電勢差。在此類情況中，由于f-n隧穿機制，在浮柵162中的電子可以通過第二柵極絕緣層161被注入到第二溝道區(qū)域122中。當電子從浮柵162移除時，包括第二溝道區(qū)域122、第二柵極絕緣層161和浮柵162的mos結構的閾值電壓可以增加。因此，單層多晶硅nvm單元100的p溝道浮柵晶體管210可以具有截止態(tài)(off-state)以擦除單層多晶硅nvm單元100。

圖6是示出根據一實施例的單層多晶硅非易失性存儲單元100的讀取操作的截面圖。圖6的截面圖是沿著圖1中的線i-i’截取的。在圖6中，與在圖1和圖2中所用的相同的附圖標記表示相同元件。

參見圖6，為了執(zhí)行單層多晶硅nvm單元100的讀取操作，可以給陣列控制柵極線acg施加接地電壓，并給隧道/源極線tun/sl施加正讀取源極電壓+vrs。在一些實施例中，正讀取源極電壓+vrs可以為約+5伏特。此外，字線wl和位線bl兩者可以都接地。在根據本實施例的擦除操作中，沒有給陣列控制柵極線acg和隧道/源極線tun/sl施加負偏置電壓。

當接地電壓被施加給陣列控制柵極線acg時，將第二n型阱區(qū)域112也可以接地。另外，在浮柵162處誘發(fā)的耦合電壓可以接近于接地電壓，如上所述。由于字線wl和位線bl可以接地，所以包括p型源極區(qū)域141、第一溝道區(qū)域121、p型結區(qū)域142、第一柵極絕緣層151和讀取選擇柵電極152的p溝道讀取選擇晶體管220可以導通以在第一溝道區(qū)域121中形成第一p型反型層(inversionlayer)321。

因此，施加給隧道/源極線tun/sl的正讀取源極電壓+vrs可以通過第一p型反型層321傳輸給p型結區(qū)域142。當單層多晶硅nvm單元100具有編程狀態(tài)使得單層多晶硅nvm單元100的p溝道浮柵晶體管210具有負閾值電壓時，由于在浮柵162處誘發(fā)了與接地電壓接近的正耦合電壓，因此第二p型反型層322可以形成在第二溝道區(qū)域122中。在此類情況中，電流可以從p型結區(qū)域142通過第二p型反型層322和p型漏極區(qū)域143朝位線bl流動。

相比之下，當單層多晶硅nvm單元100具有擦除狀態(tài)使得單層多晶硅nvm單元100的p溝道浮柵晶體管210具有正閾值電壓時，即使在浮柵162處誘發(fā)了與接地電壓接近的正耦合電壓，也不會在第二溝道區(qū)域122中形成反型層。在此類情況中，不會有電流從p型結區(qū)域142通過第二溝道區(qū)域122和p型漏極區(qū)域143朝位線bl流動。因此，可以通過感測流過位線bl的電流來讀出在單層多晶硅nvm單元100中儲存的信息。

圖7是示出根據另一實施例的單層多晶非易失性存儲單元400的布局圖。參見圖7，在第一n型阱區(qū)域411中的第一有源區(qū)域406、讀取選擇柵電極452和浮柵462的設置方面，單層多晶硅非易失性存儲單元400可以不同于圖1中的單層多晶硅非易失性存儲單元100。

即，第一有源區(qū)域406可以沿第二方向延伸以減小沿第一方向的單元長度。更具體地，第一n型阱區(qū)域411和第二n型阱區(qū)域412可以設置在p型半導體層402中并且沿圖7中的第一方向(即水平方向)彼此間隔開。第一有源區(qū)域406可以被限定在第一n型阱區(qū)域411中。第一有源區(qū)域406可以沿圖7中的與第一方向相交的第二方向(即垂直方向)延伸以具有條帶形狀。第二有源區(qū)域407可以被限定在第二n型阱區(qū)域412中。

第三有源區(qū)域408可以設置在第一n型阱區(qū)域411中并與第一有源區(qū)域406間隔開。第三有源區(qū)域408可以沿第二方向與第一有源區(qū)域406間隔開。然而，在一些實施例中，在不增加第一n型阱區(qū)域411的平面面積的前提下，第三有源區(qū)域408和第一有源區(qū)域406可以沿與第二方向不同的方向彼此間隔開。例如，在不增加第一n型阱區(qū)域411的平面面積的前提下，第三有源區(qū)域408可以沿第一方向或在第一方向與第二方向之間的對角方向而與第一有源區(qū)域406間隔開。

p型源極區(qū)域441、p型結區(qū)域442和p型漏極區(qū)域443可以設置在第一有源區(qū)域406中。p型源極區(qū)域441、p型結區(qū)域442和p型漏極區(qū)域443可以沿第二方向彼此間隔開。在p型源極區(qū)域441與p型結區(qū)域442之間的區(qū)域可以被定義為第一溝道區(qū)域，而在p型結區(qū)域442與p型漏極區(qū)域443之間的區(qū)域可以被定義為第二溝道區(qū)域。

第一n型接觸區(qū)域431可以設置在第三有源區(qū)域408中。第一n型接觸區(qū)域431可以通過第一接觸471和互連線490(其將第一接觸471與源極接觸481連接)而連接至隧道/源極線tun/sl，并且，p型源極區(qū)域441還可以通過源極接觸481和互連線490連接至隧道/源極線tun/sl。p型結區(qū)域442可以被浮置。p型漏極區(qū)域443可以通過漏極接觸483耦接至位線bl。

第二n型接觸區(qū)域432可以設置在第二有源區(qū)域407中。在平面圖中，第二n型接觸區(qū)域432可以具有部分開口的矩形環(huán)路形狀。第二n型接觸區(qū)域432可以通過至少一個第二接觸472耦接至陣列控制柵極線acg。

第一柵極絕緣層(未示出)和讀取選擇柵電極452可以層疊在第一有源區(qū)域406的第一溝道區(qū)域上。在平面圖中，讀取選擇柵電極452可以跨越第一有源區(qū)域406的第一溝道區(qū)域并且可以沿第一方向延伸以具有條帶形狀。

在平面圖中，讀取選擇柵電極452可以設置在第一n型阱區(qū)域411的部分上。即，讀取選擇柵電極452沒有延伸到第一n型阱區(qū)域411的外部區(qū)域上。讀取選擇柵電極452可以通過柵極接觸485耦接至字線wl。

第二柵極絕緣層(未示出)和浮柵462可以層疊在第一有源區(qū)域406的第二溝道區(qū)域上。在平面圖中，浮柵462可以跨越第一有源區(qū)域406的第二溝道區(qū)域并且可以沿第一方向延伸以具有條帶形狀。浮柵462還可以延伸到在第一n型阱區(qū)域411與第二n型阱區(qū)域412之間的p型半導體層402、第二n型阱區(qū)域412和第二有源區(qū)域407上。

圖8是示出根據一實施例的單層多晶硅nvm單元陣列500的布局圖。參見圖8，單層多晶硅nvm單元陣列500可以包括多個單位單元611、612、621和622。單位單元611、612、621和622可以分別位于多個行和多個列的交點處。例如，單位單元611可以位于第一行和第一列的交點處，且單位單元612可以位于第一行和第二列的交點處。此外，單位單元621可以位于第二行和第一列的交點處，且單位單元622可以位于第二行和第二列的交點處。

單位單元611、612、621和622中的每一個可以具有與參考圖1和圖2描述的單層多晶硅nvm單元100相同的配置。下文將省略對于構成單層多晶硅nvm單元陣列500的單位單元611、612、621和622中的每一個的詳細描述。盡管圖8示出了單層多晶硅nvm單元陣列500包括四個單位單元611、612、621和622的示例，但是本公開不限于此。例如，在一些實施例中，單層多晶硅nvm單元陣列500可以沿第一方向和/或與第一方向相交的第二方向反復地排列來實現單層多晶硅nvm單元陣列。

單層多晶硅nvm單元陣列500可以包括第一n型阱區(qū)域511a和511b以及第二n型阱區(qū)域512a和512b。第二n型阱區(qū)域512a和512b可以設置在沿第一方向彼此間隔開的第一n型阱區(qū)域511a與第一n型阱區(qū)域511b之間。第二n型阱區(qū)域512a和512b中的每一個可以通過p型半導體層502沿第一方向而與第一n型阱區(qū)域511a和511b間隔開。第二n型阱區(qū)域512a和512b可以通過p型半導體層502沿第二方向彼此間隔開。

在第一列中排列的單位單元611和621可以共用第一n型阱區(qū)域511a，而在第二列中排列的單位單元612和622可以共用第一n型阱區(qū)域511b。在第一行中排列的單位單元611和612可以共用第二n型阱區(qū)域512a，而在第二行中排列的單位單元621和622可以共用第二n型阱區(qū)域512b。

第一有源區(qū)域506a和506b可以設置在第一n型阱區(qū)域511a中并沿第二方向彼此間隔開。在平面圖中，第一有源區(qū)域506a和506b中的每一個可以沿第一方向延伸以具有條帶形狀。

類似地，第一有源區(qū)域506c和506d可以設置在第一n型阱區(qū)域511b中并沿第二方向彼此間隔開。在平面圖中，第一有源區(qū)域506c和506d中的每一個可以沿第一方向延伸以具有條帶形狀。第二有源區(qū)域507a可以設置在第二n型阱區(qū)域512a中。第二有源區(qū)域507b可以設置在第二n型阱區(qū)域512b中。

位于第一行和第一列交點處的單位單元611可以包括在第一有源區(qū)域506a上設置的讀取選擇柵電極552a和浮柵562a。浮柵562a可以延伸到第二有源區(qū)域507a上。p型源極區(qū)域541a和p型漏極區(qū)域543a可以分別設置在第一有源區(qū)域506a的兩端。p型結區(qū)域542a可以設置在讀取選擇柵電極552a與浮柵562a之間的第一有源區(qū)域506a中。n型接觸區(qū)域532a可以設置在第二有源區(qū)域507a中。

關于穿過第二有源區(qū)域507a的中點并沿第二方向延伸的直線(未示出)，位于第一行和第二列的交點處的單位單元612可以具有和單位單元611對稱的布局。在平面圖中，n型接觸區(qū)域532a可以圍繞單位單元611的浮柵562a和單位單元612的浮柵562c。

關于穿過第一n型阱區(qū)域511a的中點并沿第一方向延伸的直線(未示出)，位于第二行和第一列交點處的單位單元621可以具有和單位單元611對稱的布局。關于穿過第一n型阱區(qū)域511b的中點并沿第一方向延伸的直線(未示出)，位于第二行和第二列交點處的單位單元622可以具有和單位單元612對稱的布局。關于穿過第二有源區(qū)域507b的中點并沿第二方向延伸的直線(未示出)，單位單元621和單位單元622可以彼此對稱。

在平面圖中，n型接觸區(qū)域532b可以設置在第二有源區(qū)域507b中以圍繞單位單元621的浮柵562b和單位單元622的浮柵562d。

n型接觸區(qū)域532a可以耦接至第一陣列控制柵極線acg1。因此，在第一行中排列的單位單元611和612可以共同耦接至第一陣列控制柵極線acg1。n型接觸區(qū)域532b可以耦接至第二陣列控制柵極線acg2。因此，在第二行中排列的單位單元621和622可以共同耦接至第二陣列控制柵極線acg2。

在第一行中排列的單位單元611和612的讀取選擇柵電極552a和552c可以共同耦接至第一字線wl1。在第二行中排列的單位單元621和622的讀取選擇柵電極552b和552d可以共同耦接至第二字線wl2。

在第一列中排列的單位單元611和621的p型源極區(qū)域541a和541b可以共同耦接至第一隧道/源極線tun/sl1。在第二列中排列的單位單元612和622的p型源極區(qū)域541c和541d可以共同耦接至第二隧道/源極線tun/sl2。

在第一列中排列的單位單元611和621的p型漏極區(qū)域543a和543b可以共同耦接至第一位線bl1。在第二列中排列的單位單元612和622的p型漏極區(qū)域543c和543d可以共同耦接至第二位線bl2。

圖9是示出根據另一實施例的單層多晶硅nvm單元陣列700的布局圖。參見圖9，單層多晶硅nvm單元陣列700可以包括多個單位單元811、812、821和822。單位單元811、812、821和822可以分別位于多個行和多個列的交點處。

例如，單位單元811可以位于第一行和第一列的交點處，且單位單元812可以位于第一行和第二列的交點處。此外，單位單元821可以位于第二行和第一列的交點處，且單位單元822可以位于第二行和第二列的交點處。

單位單元811、812、821和822中的每一個可以具有與參考圖7描述的單層多晶硅nvm單元400相同的配置。因此，下文將省略構成單層多晶硅nvm單元陣列700的單位單元811、812、821和822中的每一個的詳細描述。盡管圖9示出單層多晶硅nvm單元陣列700包括四個單位單元811、812、821和822的實例，本公開不限于此。例如，在一些實施例中，單層多晶硅nvm單元陣列700可以沿第一方向和/或在與第一方向交叉的第二方向中反復地排列以實現單層多晶硅nvm單元陣列。

單層多晶硅nvm單元陣列700可以包括第一n型阱區(qū)域711a和711b以及第二n型阱區(qū)域712a和712b。第二n型阱區(qū)域712a和712b可以設置在沿第一方向彼此間隔開的第一n型阱區(qū)域711a與第一n型阱區(qū)域711b之間。第二n型阱區(qū)域712a和712b中的每一個可以通過p型半導體層702沿第一方向而與第一n型阱區(qū)域711a和711b間隔開。第二n型阱區(qū)域712a和712b可以通過p型半導體層702沿第二方向而彼此間隔開。

在第一列中排列的單位單元811和821可以共用第一n型阱區(qū)域711a，且在第二列中排列的單位單元812和822可以共用第一n型阱區(qū)域711b。在第一行中排列的單位單元811和812可以共用第二n型阱區(qū)域712a，且在第二行中排列的單位單元821和822可以共用第二n型阱區(qū)域712b。

第一有源區(qū)域706a可以設置在第一n型阱區(qū)域711a并且可以沿第二方向延伸以具有條帶形狀，而第一有源區(qū)域706b可以設置在第一n型阱區(qū)域711b中并且可以沿第二方向延伸以具有條帶形狀。

第二有源區(qū)域707a可以設置在第二n型阱區(qū)域712a中，而第二有源區(qū)域707b可以設置在第二n型阱區(qū)域712b中。根據本實施例，在每一列中排列的單位單元可以共用單個有源區(qū)域。例如，在第一列中排列的單位單元811和821可以共用第一有源區(qū)域706a，而在第二列中排列的單位單元812和822可以共用第一有源區(qū)域706b。

位于第一行和第一列的交點處的單位單元811可以包括在第一有源區(qū)域706a上設置的讀取選擇柵電極752a和浮柵762a。浮柵762a可以延伸到第二有源區(qū)域707a上。p型結區(qū)域742a可以設置在讀取選擇柵電極752a與浮柵762a之間的第一有源區(qū)域706a中。p型源極區(qū)域741a可以設置在第一有源區(qū)域706a中并相鄰于讀取選擇柵電極752a的與p型結區(qū)域742a相背的側壁。p型漏極區(qū)域743a(也可以作為p型漏極區(qū)域743b)可以設置在第一有源區(qū)域706a中并相鄰于浮柵762a的與p型結區(qū)域742a相背的側壁。

當“n”是奇數時，多個單位單元之中的在同一列中排列的第n單位單元和第n+1單位單元可以共用同一p型漏極區(qū)域。例如，位于第一行和第一列的交點處的單位單元811和位于第二行和第一列的交點處的單位單元821可以共用p型漏極區(qū)域743a(或743b)。

n型接觸區(qū)域732a可以設置在第二有源區(qū)域707a中。當“m”是奇數時，多個單位單元之中的在同一行中排列的第m單位單元和第m+1單位單元可以共用單個n型接觸區(qū)域。例如，位于第一行和第一列的交點處的單位單元811和位于第一行和第二列的交點處的單位單元812可以共用n型接觸區(qū)域732a。

關于穿過第二有源區(qū)域707a的中點并沿第二方向延伸的直線(未示出)，位于第一行和第二列的交點處的單位單元812可以具有和單位單元811對稱的布局。在平面圖中，n型接觸區(qū)域732a可以圍繞單位單元811的浮柵762a和單位單元812的浮柵762c。

關于穿過第一n型阱區(qū)域711a的中點并沿第一方向延伸的直線(未示出)，位于第二行和第一列的交點處的單位單元821可以具有和單位單元811對稱的布局。關于穿過第一n型阱區(qū)域711a的中點并沿第一方向延伸的直線(未示出)，位于第二行和第一列的交點處的單位單元821可以具有和單位單元811對稱的布局。

關于穿過第一n型阱區(qū)域711b的中點并沿第一方向延伸的直線(未示出)，位于第二行和第二列的交點處的單位單元822可以具有和單位單元812對稱的布局。關于穿過第二有源區(qū)域707b的中點并沿第二方向延伸的直線(未示出)，單位單元821和單位單元822可以彼此對稱。在平面圖中，n型接觸區(qū)域732b可以設置在第二有源區(qū)域707b中以圍繞單位單元821的浮柵762b和單位單元822的浮柵762d。

n型接觸區(qū)域732a可以耦接至第一陣列控制柵極線acg1。因此，在第一行中排列的單位單元811和812可以共同耦接至第一陣列控制柵極線acg1。n型接觸區(qū)域732b可以耦接至第二陣列控制柵極線acg2。因此，在第二行中排列的單位單元821和822可以共同耦接至第二陣列控制柵極線acg2。

在第一行中排列的單位單元811和812的讀取選擇柵電極752a和752c可以共同耦接至第一字線wl1。在第二行中排列的單位單元821和822的讀取選擇柵電極752b和752d可以共同耦接至第二字線wl2。

在第一列中排列的單位單元811和821的p型源極區(qū)域741a和741b可以共同耦接至第一隧道/源極線tun/sl1。在第二列中排列的單位單元812和822的p型源極區(qū)域741c和741d可以共同耦接至第二隧道/源極線tun/sl2。

在第一列中排列的單位單元811和821的p型漏極區(qū)域743a(或743b)可以共同耦接至第一位線bl1。在第二列中排列的單位單元812和822的p型漏極區(qū)域743c(或743d)可以共同耦接至第二位線bl2。盡管圖中未示出，但即使當在同一列中排列的單位單元的數目等于或大于三時，在同一列中排列的單位單元的所有的漏極區(qū)域可以共同耦接至單個位線。

圖10是根據一實施例的單層多晶硅nvm單元陣列的等效電路圖900。等效電路圖900可以對應于參考圖8描述的單層多晶硅非易失性存儲單元陣列500的等效電路圖或參考圖9描述的單層多晶硅非易失性存儲單元陣列700的等效電路圖。

參見圖10，第一陣列控制柵極線acg1和第二陣列控制柵極線acg2以及第一字線wl1和第二字線wl2可以與行平行，而第一位線bl1和第二位線bl2以及第一隧道/源極線tun/sl1和第二隧道/源極線tun/sl2可以與列平行。然而，在一些實施例中，陣列控制柵極線acg1和acg2、字線wl1和wl2、位線bl1和bl2以及隧道/源極線tun/sl1和tun/sl2的設置可以與上述描述相反。多個單位單元1011、1012、1021和1022可以分別位于多個行和多個列的交點處。

位于第一行和第一列的交點處的單位單元1011可以包括p溝道浮柵晶體管910a和p溝道讀取選擇晶體管920a。位于第二行和第一列的交點處的單位單元1021可以包括p溝道浮柵晶體管910b和p溝道讀取選擇晶體管920b。位于第一行和第二列的交點處的單位單元1012可以包括p溝道浮柵晶體管910c和p溝道讀取選擇晶體管920c。位于第二行和第二列的交點處的單位單元1022可以包括p溝道浮柵晶體管910d和p溝道讀取選擇晶體管920d。

在第一行中排列的單位單元1011和1012的p溝道讀取選擇晶體管920a和920c的柵電極g11和g12可以共同耦接至第一字線wl1。在第二行中排列的單位單元1021和1022的p溝道讀取選擇晶體管920b和920d的柵電極g21和g22可以共同耦接至第二字線wl2。

在第一行中排列的單位單元1011和1012的p溝道浮柵晶體管910a和910c的浮柵fg11和fg12可以分別通過電容元件930a和930c共同耦接至第一陣列控制柵極線acg1。在第二行中排列的單位單元1021和1022的p溝道浮柵晶體管910b和910d的浮柵fg21和fg22可以分別通過電容元件930b和930d共同耦接至第二陣列控制柵極線acg2。

在第一列中排列的單位單元1011和1021的p溝道讀取選擇晶體管920a和920b的源極端子s11和s21可以共同耦接至第一隧道/源極線tun/sl1。在第一列中排列的單位單元1011和1021的p溝道浮柵晶體管910a和910b的漏極端子d11和d21可以共同耦接至第一位線bl1。

在第二列中排列的單位單元1012和1022的p溝道讀取選擇晶體管920c和920d的源極端子s12和s22可以共同耦接至第二隧道/源極線tun/sl2。在第二列中排列的單位單元1012和1022的p溝道浮柵晶體管910c和910d的漏極端子d12和d22可以共同耦接至第二位線bl2。

圖11是示出根據一實施例的單層多晶硅nvm單元陣列中的選中單位單元的編程操作的等效電路圖。在圖11中，與在圖10中所用的相同的附圖標記表示相同的元件。參見圖11，為了對位于第一行和第一列的交點處的單位單元1011(下文中稱作選中單位單元)編程，可以將正編程電壓+vpp和接地電壓分別施加給與選中單位單元1011耦接的第一陣列控制柵極線acg1和第一隧道/源極線tun/sl1，與此同時所有的字線wl1和wl2以及所有的位線bl1和bl2均被浮置。

此外，可以將正編程禁止電壓+vpinhibit施加給與在第二行中排列的未選中單位單元1021和1022耦接的第二陣列控制柵極線acg2和與在第二列中排列的未選中單位單元1012和1022耦接的第二隧道/源極線tun/sl2。

正編程電壓+vpp可以足以在選中單位單元1011的浮柵fg11處誘發(fā)耦合電壓而導致選中單位單元1011的p溝道浮柵晶體管910a中的f-n隧穿現象。在一些實施例中，當單位單元1011、1012、1021和1022被設計為具有約90％或更高的單元耦合比時，正編程電壓+vpp可以為約+20伏特。

正編程禁止電壓+vpinhibit可以不足以在未選中單位單元1012、1021和1022的浮柵fg12、fg21和fg22處誘發(fā)耦合電壓而導致未選中單位單元1012、1021和1022的p溝道浮柵晶體管910c、910b和910d中的f-n隧穿現象。在一些實施例中，正編程禁止電壓+vpinhibit可以具有正編程電壓+vpp的約50％的水平。在上述編程偏置條件下，選中單位單元1011的編程操作可以由參考圖4描述的f-n隧穿機制來執(zhí)行。

圖12是示出在單層多晶硅nvm單元陣列900中的與選中單位單元1011共用第一陣列控制柵極線acg1的未選中單位單元1012的編程禁止操作的截面圖。參見圖12，施加給未選中單位單元1012的第一陣列控制柵極線acg1的正編程電壓+vpp可以通過n型接觸區(qū)域932c傳輸給第二n型阱區(qū)域912c。此外，施加給第二隧道/源極線tun/sl2的正編程禁止電壓+vpinhibit可以被傳輸給第一n型阱區(qū)域911c。

在此類情況中，可以通過電容元件930c的耦合操作在未選中單位單元1012的浮柵962c處誘發(fā)耦合電壓+vcoupling。因此，可以在浮柵962c與第一n型阱區(qū)域911c之間的柵極絕緣層961c兩端建立與在耦合電壓+vcoupling與正編程禁止電壓+vpinhibit之間的電勢差對應的電場。由于柵極絕緣層961c兩端產生的電場不足以導致f-n隧穿現象，因此未選中單位單元1012的編程操作可以被禁止。

圖13是示出在單層多晶硅nvm單元陣列900中的與選中單位單元1011共用第一隧道/源極線tun/sl1的未選中單位單元1021的編程禁止操作的截面圖。參見圖13，施加給未選中單位單元1021的第二陣列控制柵極線acg2的正編程禁止電壓+vpinhibit可以通過n型接觸區(qū)域932b傳輸給第二n型阱區(qū)域912b。此外，施加給第一隧道/源極線tun/sl1的接地電壓可以被傳輸給第一n型阱區(qū)域911b。

在此類情況中，可以通過電容元件930b的耦合操作在未選中單位單元1021的浮柵962b處誘發(fā)耦合電壓+vcoupling。因此，可以在浮柵962b與第一n型阱區(qū)域911b之間的柵極絕緣層961b兩端建立與在耦合電壓+vcoupling與接地電壓之間的電勢差對應的電場。由于柵極絕緣層961b兩端產生的電場不足以導致f-n隧穿現象，因此未選中單位單元1021的編程操作可以被禁止。

圖14是示出在單層多晶硅nvm單元陣列900中的不與選中單位單元1011共用任何陣列控制柵極線和任何隧道/源極線的未選中單位單元1022的編程禁止操作的截面圖。參見圖14，施加給未選中單位單元1022的第二陣列控制柵極線acg2的正編程禁止電壓+vpinhibit可以通過n型接觸區(qū)域932d傳輸給第二n型阱區(qū)域912d。此外，施加給第二隧道/源極線tun/sl2的正編程禁止電壓+vpinhibit可以被傳輸給第一n型阱區(qū)域911d。

在此類情況中，可以在未選中單位單元1022的浮柵962d處誘發(fā)與正編程禁止電壓+vpinhibit相同的電壓。因此，不會在浮柵962d與第一n型阱區(qū)域911d之間的柵極絕緣層961d兩端產生電場。因此，未選中單位單元1022的編程操作可以被禁止。

圖15是示出在根據一實施例的單層多晶硅nvm單元陣列900中的選中單位單元1011的擦除操作的等效電路圖。在圖15中，與在圖10中所用的相同的附圖標記表示相同的元件。參見圖15，為了對位于第一行和第一列的交點處的選中單位單元1011進行擦除，可以將接地電壓和正擦除電壓+vee分別施加給與選中單位單元1011耦接的第一陣列控制柵極線acg1和第一隧道/源極線tun/sl1。所有的字線wl1和wl2和所有的位線bl1和bl2被浮置。此外，可以將正擦除禁止電壓+veinhibit施加給與在第二行中排列的未選中單位單元1021和1022耦接的第二陣列控制柵極線acg2和與在第二列中排列的未選中單位單元1012和1022耦接的第二隧道/源極線tun/sl2。

正擦除電壓+vee可以處于足以在選中單位單元1011的浮柵處誘發(fā)耦合電壓的水平，從而導致在選中單位單元1011的p溝道浮柵晶體管910a中的f-n隧穿現象。在一些實施例中，當單位單元1011、1012、1021和1022被設計為具有約90％或更高的單元耦合比時，正擦除電壓+vee可以為約+20伏特。

正擦除禁止電壓+veinhibit可以處于不足以在未選中單位單元1012、1021和1022的浮柵處誘發(fā)耦合電壓的水平而導致在未選中單位單元1012、1021和1022的p溝道浮柵晶體管910c、910b和910d中的f-n隧穿現象。在一些實施例中，正擦除禁止電壓+veinhibi可以具有正擦除電壓+vee的約50％的水平。在上述擦除偏置條件下，選中單位單元1011的擦除操作可以通過參考圖5描述的f-n隧穿機制來執(zhí)行。

在一些實施例中，單層多晶硅非易失性存儲單元陣列900的所有的單位單元可以被批量地擦除。為了執(zhí)行批量擦除操作，可以將接地電壓和正擦除電壓+vee分別施加給所有的陣列控制柵極線acg1和acg2以及所有的隧道/源極線tun/sl1和tun/sl2，與此同時所有的字線wl1和wl2以及所有的位線bl1和bl2被浮置。在上述擦除偏置條件下，可以通過參考圖5描述的f-n隧穿機制將所有的單位單元1011、1012、1021和1022同時批量地擦除。

圖16是示出在單層多晶硅nvm單元陣列900中的與選中單位單元1011共用第一陣列控制柵極線acg1的未選中單位單元1012的擦除禁止操作的截面圖。參見圖16，施加給未選中單位單元1012的第一陣列控制柵極線acg1的接地電壓可以通過n型接觸區(qū)域932c被傳輸給第二n型阱區(qū)域912c。此外，施加給第二隧道/源極線tun/sl2的正擦除禁止電壓+vpinhibit可以被傳輸給第一n型阱區(qū)域911c。

在此類偏置條件中，可以在未選中單位單元1012的浮柵962c處誘發(fā)與接地電壓接近的耦合電壓。因此，可以在浮柵962c與第一n型阱區(qū)域911c之間的柵極絕緣層961c兩端建立與耦合電壓與正擦除禁止電壓+veinhibit之間的電勢差對應的電場。由于柵極絕緣層961c兩端產生的電場不足以導致f-n隧穿現象，因此未選中單位單元1012的擦除操作可以被禁止。

圖17是示出在單層多晶硅nvm單元陣列900中與選中單位單元1011共用第一隧道/源極線tun/sl1的未選中單位單元1021的擦除禁止操作的截面圖。參見圖17，施加給未選中單位單元1021的第二陣列控制柵極線acg2的正擦除禁止電壓+veinhibit可以通過n型接觸區(qū)域932b被傳輸給第二n型阱區(qū)域912b。此外，施加給第一隧道/源極線tun/sl1的正擦除電壓+vee可以被傳輸到第一n型阱區(qū)域911b。

在此類情況中，可以通過電容元件930b的耦合操作在未選中單位單元1021的浮柵962b處誘發(fā)耦合電壓+vcoupling。因此，可以在浮柵962b與第一n型阱區(qū)域911b之間的柵極絕緣層961b兩端建立與在耦合電壓+vcoupling與正擦除電壓+vee之間的電勢差對應的電場。由于柵極絕緣層961b兩端產生的電場不足以導致f-n隧穿現象，因此未選中單位單元1021的擦除操作可以被禁止。

圖18是示出在單層多晶硅nvm單元陣列900中不與選中單位單元1011共用任何陣列控制柵極線和任何隧道/源極線的未選中單位單元1022的擦除禁止操作的截面圖。參見圖18，施加給未選中單位單元1022的第二陣列控制柵極線acg2的正擦除禁止電壓+veinhibit可以通過n型接觸區(qū)域932d傳輸給第二n型阱區(qū)域912d。此外，施加給第二隧道/源極線tun/sl2的正擦除禁止電壓+veinhibit可以被傳輸至第一n型阱區(qū)域911d。在此類情況中，可以在未選中單位單元1022的浮柵962d處誘發(fā)與正擦除禁止電壓+veinhibit相同的電壓。因此，不會在浮柵962d與第一n型阱區(qū)域911d之間的柵極絕緣層961d兩端產生電場。因此，未選中單位單元1022的擦除操作可以被禁止。

圖19是示出根據一實施例的在單層多晶硅nvm單元陣列900中的選中單位單元1011的讀取操作的等效電路圖。在圖19中，與在圖10中所用的相同的附圖標記表示相同的元件。參見圖19，為了讀取位于第一行和第一列的交點處的選中單位單元1011，可以將接地電壓施加給與選中單位單元1011耦接的第一字線wl1、第一位線bl1和第一陣列控制柵極線acg1。此外，可以將正讀取源極電壓+vrs施加給所有的隧道/源極線tun/sl1和tun/sl2，以及可以將正讀取柵極電壓+vrg施加給沒有與選中單位單元1011耦接的第二字線wl2。另外，可以將正讀取漏極電壓+vrd施加給沒有與選中單位單元1011耦接的第二位線bl2，以及可以將接地電壓施加給沒有與選中單位單元1011耦接的第二陣列控制柵極線acg2。

正讀取柵極電壓+vrg可以具有能夠使未選中單位單元1021和1022的p溝道讀取選擇晶體管920b和920d關斷的水平。在一些實施例中，正讀取柵極電壓+vrg可以為約+5伏特。

正讀取源極電壓+vrs可以具有與正讀取漏極電壓+vrd基本上相同的水平。在一些實施例中，正讀取源極電壓+vrs和正讀取漏極電壓+vrd可以具有與正讀取柵極電壓+vrg基本上相同的水平。在上述讀取偏置條件下，選中單位單元1011可以由參考圖6描述的相同的讀取操作而被選擇性地讀出。

在執(zhí)行選中單位單元1011的讀取操作時，因為未選中單位單元1021的讀取選擇晶體管920b關斷，所以流過第一位線bl1和第一隧道/源極線tun/sl1的電流可以不受與選中單位單元1011共用第一位線bl1和第一隧道/源極線tun/sl1的未選中單位單元1021影響。

如上所述，根據實施例的單層多晶硅nvm單元陣列可以通過控制施加給陣列控制柵極線和隧道/源極線的偏置來對特定單位單元執(zhí)行選擇性的編程操作以及選擇性的擦除操作。因此，在編程操作和擦除操作期間，陣列控制柵極線解碼器和隧道/源極線解碼器可以在沒有字線驅動器的操作的情況下操作。即，在編程操作和擦除操作期間，字線和位線可以保持浮置。

該字線驅動器可以僅在讀取操作期間操作。此外，可以通過對陣列控制柵極線、隧道/源極線、位線和字線施加接地電壓或正電壓來執(zhí)行編程操作、擦除操作和讀取操作。即，在編程操作、擦除操作和讀取操作期間，不會給陣列控制柵極線、隧道/源極線、位線和字線施加負電壓。因此，可以不需要負電荷泵電路。

根據本公開的各個實施例，在編程操作、擦除操作和讀取操作期間，可以不使用負偏置電壓。因此，可以不需要用于產生負偏置電壓的負電荷泵電路來操作單層多晶硅nvm單元。另外，可以通過僅對陣列控制柵極線和隧道/源極線施加偏置來執(zhí)行編程操作和擦除操作。因此，用于編程操作和擦除操作的解碼電路(即解碼器)可以得到簡化。

已經出于說明性目的公開了本公開的實施例。本領域一般技術人員應了解，在不偏離由所附權利要求公開的本公開的范圍和精神的前提下，各種修改、添加和替換是可能的。