本發(fā)明涉及集成電路的領(lǐng)域。更明確地說，本發(fā)明涉及集成電路中的霍爾效應(yīng)(hall-effect)磁性傳感器(霍爾傳感器)。

背景技術(shù)：

將霍爾傳感器集成到集成電路中以減小系統(tǒng)成本及復(fù)雜性是合意的。隨著互補(bǔ)金屬氧化物半導(dǎo)體(cmos)集成電路越來越多地用于模擬電路系統(tǒng)中，由于cmos裝置與模擬集成電路相比具低制作成本，因此將霍爾傳感器集成到cmos集成電路中是合意的。比例縮放cmos技術(shù)中的常規(guī)基于淺阱的霍爾傳感器因阱的低電阻率而具有不良磁敏性。

技術(shù)實(shí)現(xiàn)要素：

以下呈現(xiàn)簡化概要，以便提供對本發(fā)明的一或多個(gè)方面的基本理解。此概要并非本發(fā)明的擴(kuò)展概述，且既不打算識(shí)別本發(fā)明的關(guān)鍵性或決定性元素，也不打算描寫本發(fā)明的范圍。而是，所述概要的主要目的是以簡化形式呈現(xiàn)本發(fā)明的一些概念，以作為稍后所呈現(xiàn)的較詳細(xì)說明的前言。

一種cmos集成電路包含具有形成于隔離層中的霍爾板的霍爾傳感器，所述隔離層與金屬氧化物半導(dǎo)體(mos)晶體管下方的隔離層同時(shí)形成。具有與所述隔離層相反的導(dǎo)電類型的淺阱形成于所述霍爾板上方且延伸到所述霍爾板。所述淺阱與所述mos晶體管下方的淺阱同時(shí)形成。

附圖說明

圖1是含有霍爾傳感器的實(shí)例性集成電路的橫截面。

圖2a到圖2e是在實(shí)例性形成過程的連續(xù)步驟中所描繪的圖1的集成電路的橫截面。

圖3是含有霍爾傳感器的另一實(shí)例性集成電路的橫截面。

圖4是在隔離層的形成期間所描繪的含有霍爾傳感器的另一集成電路的橫截面。

圖5a到圖5c是在隔離層的形成步驟中所描繪的含有霍爾傳感器的另一集成電路的橫截面。

圖6是含有霍爾傳感器的另一實(shí)例性集成電路的橫截面。

圖7是含有霍爾傳感器的另一實(shí)例性集成電路的橫截面。

圖8是含有霍爾傳感器的另一實(shí)例性集成電路的橫截面。

具體實(shí)施方式

參考附圖描述本發(fā)明。所述各圖未按比例繪制且其僅為圖解說明本發(fā)明而提供。下文參考用于圖解說明的實(shí)例性應(yīng)用來描述本發(fā)明的幾個(gè)方面。應(yīng)理解，眾多特定細(xì)節(jié)、關(guān)系及方法經(jīng)陳述以提供對本發(fā)明的理解。然而，所屬領(lǐng)域的技術(shù)人員將易于認(rèn)識(shí)到，可在不具有特定細(xì)節(jié)中的一或多者的情況下或借助其它方法來實(shí)踐本發(fā)明。在其它例子中，未詳細(xì)展示眾所周知的結(jié)構(gòu)或操作以避免使本發(fā)明模糊。本發(fā)明不限于動(dòng)作或事件的所圖解說明次序，因?yàn)橐恍﹦?dòng)作可以不同次序發(fā)生及/或與其它動(dòng)作或事件同時(shí)發(fā)生。此外，未必需要所有所圖解說明動(dòng)作或事件來實(shí)施根據(jù)本發(fā)明的方法。

圖1是含有霍爾傳感器的實(shí)例性集成電路的橫截面。集成電路100具有可(舉例來說)來自硅晶片的襯底102。襯底102包含p型半導(dǎo)體材料104，所述p型半導(dǎo)體材料可為硅晶片的頂部部分或可為形成于硅晶片上的外延層。集成電路100包含霍爾傳感器106、n溝道金屬氧化物半導(dǎo)體(nmos)晶體管108及p溝道金屬氧化物半導(dǎo)體(pmos)晶體管110。在本實(shí)例中，霍爾傳感器106是用于感測垂直于襯底102的頂部表面112而定向的磁場的水平霍爾傳感器。用于感測平行于頂部表面112而定向的磁場的垂直霍爾傳感器在本實(shí)例的范圍內(nèi)。集成電路100可包含安置在襯底102的頂部表面112處以橫向地隔離組件及元件的場氧化物114。場氧化物114可具有淺溝槽隔離(sti)結(jié)構(gòu)，如圖1中所描繪?；蛘撸瑘鲅趸?14可具有局部硅氧化(locos)結(jié)構(gòu)。具有另一結(jié)構(gòu)的場氧化物在本實(shí)例的范圍內(nèi)。

霍爾傳感器106包含安置在襯底102中的第一n型隔離層120中的霍爾板118?；魻柊?18的平均凈摻雜劑密度(即，霍爾板118中的n型摻雜劑與p型摻雜劑之間的差異的平均值)可為(舉例來說)5×10¹⁶cm^-3到1×10¹⁷cm^-3?；魻柊?18的厚度可為0.5微米到1微米。所述平均凈摻雜劑密度及厚度可提供霍爾板118的850歐姆/平方到2500歐姆/平方的薄層電阻?；魻柊?18的橫向長度122可為(舉例來說)25微米到125微米。增加橫向長度122可從霍爾板118提供較高霍爾電壓，此有利地改善霍爾傳感器106的敏感性。減小橫向長度122減小集成電路的大小，此有利地減小制作成本。形成具有25微米到125微米的橫向長度122的霍爾板118可提供敏感性與成本之間的所要平衡?；魻杺鞲衅?06包含安置在襯底102中在霍爾板118上方且延伸到霍爾板118的第一淺p型阱124。第一淺p型阱124可延伸到場氧化物114下方。各種結(jié)構(gòu)可安置在霍爾板118上方的第一淺p型阱124中及/或第一淺p型阱124上方。在本實(shí)例中，具有通過場氧化物114的元件而分離的p型區(qū)126的虛擬作用區(qū)域116可形成于霍爾板118上方的第一淺p型阱124中以在場氧化物114的形成期間通過氧化物化學(xué)機(jī)械拋光(cmp)工藝而減小頂部表面112的非平面性。到霍爾板118的電連接可由安置在襯底102中的第一淺n型阱130提供。圖1描繪到霍爾板118的兩個(gè)實(shí)例性連接；額外連接可在圖1的平面范圍外。第一淺n型阱130可通過場氧化物114的元件而與第一淺p型阱124橫向分離。n型接觸區(qū)132可安置在襯底102中在第一淺n型阱130上方以減小到霍爾板118的電阻。金屬硅化物128的元件可安置在n型接觸區(qū)132上方以進(jìn)一步減小到霍爾板118的電阻。

nmos晶體管108安置在安置于襯底102中的第二淺p型阱134上方。霍爾傳感器106的第一淺p型阱124與第二淺p型阱134因同時(shí)形成而具有p型摻雜劑(例如硼)的大體上均等分布。第二淺p型阱134含納于第二n型隔離層136中。第二n型隔離層136可能地可與提供霍爾板118的第一n型隔離層120鄰接且相連，如圖1中所描繪?；蛘?，第二n型隔離層136與第一n型隔離層120可是分開的。在任一情形中，第二n型隔離層136與第一n型隔離層120因同時(shí)形成而具有n型摻雜劑(例如磷)的大體上均等分布。nmos晶體管108包含安置在第二淺p型阱134上方的nmos柵極結(jié)構(gòu)138。nmos柵極結(jié)構(gòu)138包含安置在襯底102的頂部表面112上的柵極電介質(zhì)層、安置在柵極電介質(zhì)層上的柵極及可能地安置在柵極的橫向表面上的柵極側(cè)壁間隔件。nmos晶體管108包含安置在襯底102中鄰近于nmos柵極結(jié)構(gòu)138且部分地伸展到nmos柵極結(jié)構(gòu)138下方的n溝道源極/漏極(nsd)區(qū)140。霍爾傳感器106的n型接觸區(qū)132與nsd區(qū)140可因同時(shí)形成而具有n型摻雜劑(例如磷及砷)的大體上均等分布。金屬硅化物128的元件可安置在nsd區(qū)140上以減小到nmos晶體管108的電阻。

pmos晶體管110安置在安置于襯底102中的第二淺n型阱142上方。霍爾傳感器106的第一淺n型阱130與第二淺n型阱142可因同時(shí)形成而具有n型摻雜劑(例如磷)的大體上均等分布。pmos晶體管110包含安置在第二淺n型阱142上方的pmos柵極結(jié)構(gòu)144。pmos柵極結(jié)構(gòu)144包含安置在襯底102的頂部表面112上的柵極電介質(zhì)層、安置在柵極電介質(zhì)層上的柵極及可能地安置在柵極的橫向表面上的柵極側(cè)壁間隔件。pmos晶體管110包含安置在襯底102中鄰近于pmos柵極結(jié)構(gòu)144且部分地伸展到pmos柵極結(jié)構(gòu)144下方的p溝道源極/漏極(psd)區(qū)146?；魻杺鞲衅?06的p型區(qū)126與psd區(qū)146可因同時(shí)形成而具有p型摻雜劑(例如硼)的大體上均等分布。金屬硅化物128的元件可安置在psd區(qū)146上以減小到pmos晶體管110的電阻。

金屬前電介質(zhì)(pmd)層148安置在襯底102的頂部表面112上方。pmd層148可包含電介質(zhì)材料的一或多個(gè)子層，舉例來說，頂部表面112上的為氮化硅的pmd襯里、通過高密度等離子體或化學(xué)氣相沉積(cvd)工藝使用原硅酸四乙酯(teos)及臭氧而形成的基于二氧化硅的材料層、例如磷硅酸鹽玻璃(psg)或硼磷硅酸鹽玻璃(bpsg)的基于二氧化硅的材料層，以及為氮化硅、氮氧化硅、碳化硅或碳氮化矽的帽蓋層。觸點(diǎn)150穿過pmd層148而形成以接觸金屬硅化物128。觸點(diǎn)150可具有為鈦及氮化鈦的金屬襯里且填充鎢金屬。金屬互連件與電介質(zhì)材料層(圖1中未展示)安置在pmd層148上方以提供集成電路100的組件之間的電連接。

增加第二n型隔離層136的平均凈摻雜劑密度提供nmos晶體管108與p型半導(dǎo)體材料104的較良好電隔離，而減小第一n型隔離層120的平均凈摻雜劑密度提供霍爾傳感器106的較高敏感性。形成第一n型隔離層120及第二n型隔離層136以具有5×10¹⁶cm^-3到1×10¹⁷cm^-3的平均凈摻雜劑密度及0.5微米到1微米的厚度有利地提供針對nmos晶體管108的所要隔離水平及霍爾傳感器106的所要敏感性。安置在霍爾板118上方且接觸霍爾板118的第一淺p型阱124實(shí)現(xiàn)有利操作模式。在集成電路100的操作期間，可將偏置電壓施加到第一淺p型阱124以反向偏置第一淺p型阱124與霍爾板118之間的pn結(jié)，此可有利地增加霍爾傳感器106的敏感性。舉例來說，第一淺p型阱124可電耦合到襯底102的p型半導(dǎo)體材料104及施加到霍爾板118的正電壓?；蛘?，第一淺p型阱124可是浮動(dòng)的，從而為霍爾傳感器106提供經(jīng)簡化結(jié)構(gòu)。

集成電路100包含電耦合到霍爾傳感器106的電流源152及電耦合到霍爾傳感器106的電壓傳感器154中的至少一者。電流源152經(jīng)由觸點(diǎn)150電耦合到霍爾傳感器106，如圖1中所描繪。電壓傳感器154經(jīng)由在本實(shí)例中的圖1的平面范圍外的其它觸點(diǎn)150電耦合到霍爾傳感器106。在集成電路100的操作期間，電流源152提供穿過霍爾板118的電流，且電壓傳感器154感測霍爾板118上的隨穿過霍爾板118的磁場而變的霍爾電壓且提供隨所述霍爾電壓而變的電輸出。在集成電路100中包含電流源152及電壓傳感器154中的至少一者可有利地減小包含集成電路100的系統(tǒng)的成本及復(fù)雜性。

圖2a到圖2e是在實(shí)例性形成過程的連續(xù)步驟中所描繪的圖1的集成電路的橫截面。參考圖2a，界定虛擬作用區(qū)域116的場氧化物114(包含場氧化物114的元件)形成于襯底102的頂部表面112處。在本實(shí)例的一個(gè)版本中，場氧化物114可通過sti工藝而形成，所述sti工藝包含蝕刻襯底102中的隔離溝槽、用電介質(zhì)材料填充所述溝槽及使用氧化物cmp工藝來移除過量電介質(zhì)材料。在本實(shí)例的另一版本中，場氧化物114可通過locos工藝而形成，所述locos工藝包含圖案化襯底102的頂部表面112上方的氮化硅層以暴露用于場氧化物114的區(qū)域、通過熱氧化工藝形成場氧化物114及隨后移除氮化硅層。

隔離掩模156形成于襯底102上方以暴露用于第一n型隔離層120的區(qū)域及用于第二n型隔離層136的區(qū)域。隔離掩模156可包含通過光學(xué)光刻工藝而形成的光致抗蝕劑且任選地可包含抗反射層，例如底部抗反射涂層(barc)。在本實(shí)例中，用于霍爾傳感器106的區(qū)域及用于nmos晶體管108的區(qū)域是鄰近的，因此隔離掩模156暴露用于提供霍爾板118的第一n型隔離層120及nmos晶體管108下方的第二n型隔離層136的相連區(qū)域。隔離掩模156覆蓋用于pmos晶體管110的區(qū)域。n型摻雜劑(例如磷)植入到襯底102中在由隔離掩模156暴露的地方；隔離掩模156阻擋來自襯底102的n型摻雜劑。n型摻雜劑可(舉例來說)在1000千電子伏特(kev)到2000kev下以5×10¹²cm^-2到2×10¹³cm^-2的劑量植入。隨后(舉例來說)通過灰化工藝、接著為濕法清潔工藝而移除隔離掩模156。所植入n型摻雜劑通過退火工藝而活化以形成第一n型隔離層120及第二n型隔離層136。退火工藝可包含爐內(nèi)退火工藝或快速熱退火工藝。爐內(nèi)退火工藝可包含從850℃的溫度持續(xù)120分鐘到950℃的溫度持續(xù)10分鐘的退火條件范圍。快速熱退火工藝可包含在快速熱處理器(rtp)工具中從1000℃的溫度持續(xù)60秒到1100℃的溫度持續(xù)20秒的退火條件范圍。退火工藝可在植入n型摻雜劑之后且在任何后續(xù)植入之前執(zhí)行，或可在植入額外n型摻雜劑以形成圖1的淺n型阱130及142之后且在植入p型摻雜劑以形成圖1的淺p型阱124及134之后執(zhí)行。與單獨(dú)地形成n型隔離層相比，同時(shí)形成第二n型隔離層136與第一n型隔離層120可有利地減小集成電路100的制作成本及復(fù)雜性。

參考圖2b，p型阱掩模158形成于襯底102上方以暴露用于霍爾傳感器106的第一淺p型阱124及nmos晶體管108下方的第二淺p型阱134的區(qū)域。p型阱掩模158覆蓋用于pmos晶體管110的區(qū)域。p型阱掩模158可包含通過光學(xué)光刻工藝而形成的光致抗蝕劑且任選地可包含抗反射層，例如barc。p型摻雜劑(例如硼)植入到襯底102中在由p型阱掩模158暴露的地方；p型阱掩模158阻擋來自襯底102的p型摻雜劑。p型摻雜劑可(舉例來說)在200千電子伏特(kev)到500kev下以2×10¹³cm^-2到5×10¹³cm^-2的劑量植入。額外p型摻雜劑可以較低能量植入(舉例來說)以提供用于nmos晶體管108的穿通層、溝道停止層及閾值調(diào)整層。隨后移除p型阱掩模158，舉例來說，如參考圖2a的隔離掩模156所描述。所植入p型摻雜劑通過退火工藝而活化以形成第一淺p型阱124及第二淺p型阱134。第一淺p型阱124延伸到霍爾板118。所述退火工藝可為(舉例來說)爐內(nèi)退火工藝或快速熱退火工藝，如參考圖2a所描述。所述退火工藝可為用于活化第一n型隔離層120及第二n型隔離層136中的所植入n型摻雜劑的相同退火工藝，或可為單獨(dú)退火工藝。與單獨(dú)地形成淺p型阱相比，同時(shí)形成霍爾傳感器106的第一淺p型阱124與nmos晶體管108下方的第二淺p型阱134可有利地進(jìn)一步減小集成電路100的制作成本及復(fù)雜性。

參考圖2c，n型阱掩模160形成于襯底102上方以暴露用于霍爾傳感器106中的第一淺n型阱130及pmos晶體管110下方的第二淺n型阱142的區(qū)域。n型阱掩模160覆蓋用于nmos晶體管108的區(qū)域。n型阱掩模160可與圖2b的p型阱掩模158以類似方式形成。n型摻雜劑(例如磷)植入到襯底102中在由n型阱掩模160暴露的地方；n型阱掩模160阻擋來自襯底102的n型摻雜劑。n型摻雜劑可(舉例來說)在400千電子伏特(kev)到750kev下以2×10¹³cm^-2到8×10¹³cm^-2的劑量植入。額外n型摻雜劑(例如磷及砷)可以較低能量植入(舉例來說)以提供用于pmos晶體管110的穿通層、溝道停止層及閾值調(diào)整層。隨后移除n型阱掩模160，舉例來說，如參考圖2a的隔離掩模156所描述。所植入n型摻雜劑通過退火工藝而活化以形成第一淺n型阱130及第二淺n型阱142。所述退火工藝可為(舉例來說)爐內(nèi)退火工藝或快速熱退火工藝，如參考圖2a所描述。所述退火工藝可為用于活化第一淺p型阱124及第二淺p型阱134中的所植入p型摻雜劑的相同退火工藝，或可為單獨(dú)退火工藝。與單獨(dú)地形成淺n型阱相比，與pmos晶體管110下方的第二淺n型阱142同時(shí)地形成霍爾傳感器106的第一淺n型阱130可有利地進(jìn)一步減小集成電路100的制作成本及復(fù)雜性。

參考圖2d，nmos晶體管108的nmos柵極結(jié)構(gòu)138及pmos晶體管110的pmos柵極結(jié)構(gòu)144形成于襯底102上。n型漏極延伸部(圖2c中未展示)可形成于襯底102中鄰近于nmos柵極結(jié)構(gòu)138，且p型漏極延伸部(圖2c中未展示)可形成于襯底102中鄰近于pmos柵極結(jié)構(gòu)144。nsd掩模162形成于襯底102上方以暴露用于霍爾傳感器106中的n型接觸區(qū)132及nmos晶體管108的nsd區(qū)140的區(qū)域。nsd掩模162覆蓋用于pmos晶體管110的區(qū)域。nsd掩模162可包含通過光學(xué)光刻工藝而形成的光致抗蝕劑，且可包含抗反射層，例如barc。n型摻雜劑(例如磷及砷以及可能地銻)植入到襯底102中在由nsd掩模162暴露的地方；nsd掩模162阻擋來自襯底102的n型摻雜劑。n型摻雜劑可在一個(gè)以上植入步驟中以(舉例來說)介于20kev到60kev的范圍內(nèi)的植入能量且以1×10¹⁵cm^-2到4×10¹⁵cm^-2的總劑量植入。隨后移除nsd掩模162，舉例來說，如參考圖2a的隔離掩模156所描述。所植入n型摻雜劑通過退火工藝而活化以形成n型接觸區(qū)132及nsd區(qū)140。所述退火工藝可為(舉例來說)快速熱退火工藝(如參考圖2a所描述)或快速退火工藝。實(shí)例性快速退火工藝使用輻射能量在1毫秒到5毫秒內(nèi)在頂部表面112處將襯底102加熱到1200℃到1250℃的溫度。與單獨(dú)地形成n型區(qū)相比，與nmos晶體管108的nsd區(qū)140同時(shí)地形成霍爾傳感器106的n型接觸區(qū)132可有利地進(jìn)一步減小集成電路100的制作成本及復(fù)雜性。

參考圖2e，psd掩模164形成于襯底102上方以暴露用于霍爾傳感器106中的p型區(qū)126及pmos晶體管110的psd區(qū)146的區(qū)域。psd掩模164覆蓋用于nmos晶體管108的區(qū)域。psd掩模164可與圖2d的nsd掩模162以類似方式形成。p型摻雜劑(例如硼及鎵以及可能地銦)植入到襯底102中在由psd掩模164暴露的地方；psd掩模164阻擋來自襯底102的p型摻雜劑。p型摻雜劑可在一個(gè)以上植入步驟中以(舉例來說)介于3kev到20kev的范圍內(nèi)的植入能量且以1×10¹⁵cm^-2到4×10¹⁵cm^-2的總劑量植入。隨后移除psd掩模164，舉例來說，如參考圖2a的隔離掩模156所描述。所植入p型摻雜劑通過退火工藝而活化以形成p型區(qū)126及psd區(qū)146。所述退火工藝可為(舉例來說)快速熱退火工藝或快速退火工藝，且可與用于n型接觸區(qū)132及nsd區(qū)140的退火工藝同時(shí)執(zhí)行。與單獨(dú)地形成p型區(qū)相比，與pmos晶體管110的psd區(qū)146同時(shí)地形成霍爾傳感器106的p型區(qū)126可有利地進(jìn)一步減小集成電路100的制作成本及復(fù)雜性。

集成電路100的形成以在襯底102的頂部表面112處的所暴露半導(dǎo)體材料上形成圖1的金屬硅化物128而繼續(xù)。隨后，pmd層148及觸點(diǎn)150經(jīng)形成以提供圖1的結(jié)構(gòu)。類同于參考圖1及圖2a到圖2e所揭示的霍爾傳感器的霍爾傳感器可通過適當(dāng)改變摻雜劑的極性及導(dǎo)電類型運(yùn)用p型霍爾板而形成。

圖3是含有霍爾傳感器的另一實(shí)例性集成電路的橫截面。集成電路300具有包含p型半導(dǎo)體材料304的襯底302。集成電路300包含霍爾傳感器306、nmos晶體管308及pmos晶體管310。在本實(shí)例中，霍爾傳感器306是用于感測平行于襯底302的頂部表面312而定向的磁場的垂直霍爾傳感器。用于感測垂直于頂部表面312而定向的磁場的水平霍爾傳感器在本實(shí)例的范圍內(nèi)。集成電路300可包含安置在襯底302的頂部表面312處以橫向隔離組件及元件的場氧化物314。

霍爾傳感器306包含安置在襯底302中的第一n型隔離層320中的霍爾板318?；魻柊?18的平均凈摻雜劑密度可為(舉例來說)5×10¹⁶cm^-3到1×10¹⁷cm^-3?；魻柊?18的厚度可為0.5微米到1微米。所述平均凈摻雜劑密度及厚度可提供霍爾板318的850歐姆/平方到2500歐姆/平方的薄層電阻。霍爾板318的橫向長度322可為(舉例來說)用于垂直霍爾傳感器的50微米到125微米。形成具有50微米到125微米的橫向長度322的霍爾板318可提供敏感性與成本之間的所要平衡。霍爾傳感器306包含安置在襯底302中在霍爾板318上方且延伸到霍爾板318的第一淺p型阱324。第一淺p型阱324可延伸到場氧化物314下方且可能地可是在圖3的平面范圍外的位置處連續(xù)的。第一淺p型阱324可如參考圖1的第一淺p型阱124所描述為偏置或浮動(dòng)的，從而產(chǎn)生圖1中所揭示的優(yōu)點(diǎn)。各種結(jié)構(gòu)可安置在霍爾板318上方的第一淺p型阱324中及/或第一淺p型阱324上方。在本實(shí)例中，p型區(qū)326可安置在第一淺p型阱324中且硅化物阻擋電介質(zhì)層366安置在p型區(qū)326上方。到霍爾板318的電連接可由安置在襯底302中的第一淺n型阱330提供。圖3描繪到霍爾板318的四個(gè)實(shí)例性連接；霍爾傳感器306可包含額外連接。第一淺n型阱330可通過場氧化物314的元件而與第一淺p型阱324橫向分離。n型接觸區(qū)332可安置在襯底302中在第一淺n型阱330上方以減小到霍爾板318的電阻。金屬硅化物328的元件可安置在n型接觸區(qū)332上方以進(jìn)一步減小到霍爾板318的電阻。

nmos晶體管308安置在安置于襯底302中的第二淺p型阱334上方?；魻杺鞲衅?06的第一淺p型阱324與第二淺p型阱334因同時(shí)形成而具有p型摻雜劑(例如硼)的大體上均等分布，舉例來說，如參考圖2b所描述。第二淺p型阱334含納于第二n型隔離層336中，所述第二n型隔離層與提供霍爾板318的第一n型隔離層320可是分開的，如圖3中所描繪?；蛘?，第二淺p型阱334可含納于提供霍爾板318的共同n型隔離層中，如參考圖1所描述。在任一情形中，含有第二淺p型阱334的第二n型隔離層336與提供霍爾板318的第一n型隔離層320因同時(shí)形成而具有n型摻雜劑(例如磷)的大體上均等分布，舉例來說，如參考圖2a所描述。類似于參考圖1所描述的nmos晶體管，nmos晶體管308包含安置在第二淺p型阱334上方的nmos柵極結(jié)構(gòu)338以及安置在襯底302中鄰近于nmos柵極結(jié)構(gòu)338且部分地伸展到nmos柵極結(jié)構(gòu)338下方的nsd區(qū)340?；魻杺鞲衅?06的n型接觸區(qū)332與nsd區(qū)340可因同時(shí)形成而具有n型摻雜劑(例如磷及砷)的大體上均等分布，舉例來說，如參考圖2d所描述。金屬硅化物328的元件可安置在nsd區(qū)340上以減小到nmos晶體管308的電阻。

pmos晶體管310安置在安置于襯底302中的第二淺n型阱342上方?；魻杺鞲衅?06的第一淺n型阱330與第二淺n型阱342可因同時(shí)形成而具有n型摻雜劑(例如磷)的大體上均等分布，舉例來說，如參考圖2c所描述。類似于參考圖1所描述的pmos晶體管，pmos晶體管310包含pmos柵極結(jié)構(gòu)344以及安置在襯底302中鄰近于pmos柵極結(jié)構(gòu)344且部分地伸展到pmos柵極結(jié)構(gòu)344下方的psd區(qū)346?；魻杺鞲衅?06的p型區(qū)326與psd區(qū)346可因同時(shí)形成而具有p型摻雜劑(例如硼)的大體上均等分布，舉例來說，如參考圖2e所描述。金屬硅化物328的元件可安置在psd區(qū)346上以減小到pmos晶體管310的電阻。

在本實(shí)例中，集成電路300還可包含提供到p型半導(dǎo)體材料304的電連接的襯底分接頭368。襯底分接頭368包含安置在襯底302中的第三淺p型阱370?；魻杺鞲衅?06的第一淺p型阱324與第三淺p型阱370因同時(shí)形成而具有p型摻雜劑(例如硼)的大體上均等分布，舉例來說，如參考圖2b所描述。襯底分接頭368還包含安置在第三淺p型阱370中的p型接觸區(qū)372?；魻杺鞲衅?06的p型區(qū)326與p型接觸區(qū)372可因同時(shí)形成而具有p型摻雜劑(例如硼)的大體上均等分布，舉例來說，如參考圖2e所描述。金屬硅化物328的元件可安置在p型接觸區(qū)372上以減小到p型半導(dǎo)體材料304的電阻。類同于參考圖3所揭示的霍爾傳感器的霍爾傳感器可通過適當(dāng)改變摻雜劑的極性及導(dǎo)電類型運(yùn)用p型霍爾板而形成。

pmd層348及觸點(diǎn)350(舉例來說，如參考圖1所描述)安置在襯底302的頂部表面312上方。金屬互連件與電介質(zhì)材料層(圖3中未展示)安置在pmd層348上方以提供集成電路300的組件之間的電連接。集成電路300產(chǎn)生參考圖1的集成電路100所論述的優(yōu)點(diǎn)。

集成電路300包含電耦合到霍爾傳感器306的電流源352及電耦合到霍爾傳感器306的電壓傳感器354中的至少一者。電流源352經(jīng)由觸點(diǎn)350電耦合到霍爾傳感器306，如圖3中所描繪。電壓傳感器354經(jīng)由其它觸點(diǎn)350電耦合到霍爾傳感器306，如圖3中所描繪。在集成電路300的操作期間，電流源352提供穿過霍爾板318的電流，且電壓傳感器354感測霍爾板318上的隨穿過霍爾板318的磁場而變的霍爾電壓且提供隨所述霍爾電壓而變的電輸出。

圖4是在隔離層的形成期間所描繪的含有霍爾傳感器的另一集成電路的橫截面。集成電路400形成于具有p型半導(dǎo)體材料404的襯底402中及襯底402上。集成電路包含用于霍爾傳感器406、nmos晶體管408及pmos晶體管410的區(qū)域。集成電路400可包含安置在襯底402的頂部表面412處以橫向隔離組件及元件的場氧化物414。

隔離掩模456形成于襯底402上方以暴露用于以下兩者的區(qū)域：在用于霍爾傳感器406的區(qū)域中的第一n型隔離層420；及在用于nmos晶體管408的區(qū)域下方的第二n型隔離層436。隔離掩模456可與參考圖2a所描述的隔離掩模156以類似方式形成。在本實(shí)例中，用于霍爾傳感器406的區(qū)域與用于nmos晶體管408的區(qū)域是分開的。隔離掩模456覆蓋用于pmos晶體管410的區(qū)域。在本實(shí)例中，出于在后續(xù)植入工藝期間稀釋n型摻雜劑的目的，隔離掩模456在用于霍爾傳感器406的區(qū)域中包含一或多個(gè)阻擋元件474。阻擋元件474可包含多個(gè)離散阻擋元件474a或具有孔口476的一或多個(gè)連續(xù)阻擋元件474b。阻擋元件474可覆蓋(舉例來說)用于霍爾傳感器406的區(qū)域的20％到80％。在本實(shí)例中，用于nmos晶體管408的區(qū)域不具有阻擋元件474。

n型摻雜劑(例如磷)植入到襯底402中在由隔離掩模456暴露的地方；包含阻擋元件474的隔離掩模456阻擋來自襯底402的n型摻雜劑。n型摻雜劑可以(舉例來說)如參考圖2a所描述的劑量及能量而植入。與用于nmos晶體管408的區(qū)域相比，在用于霍爾傳感器406的區(qū)域中，阻擋元件474減小到達(dá)襯底402的每單位面積n型摻雜劑的數(shù)目。

隨后(舉例來說)通過灰化工藝、接著為濕法清潔工藝而移除隔離掩模456。所植入n型摻雜劑通過退火工藝而活化以在用于霍爾傳感器406的區(qū)域中形成提供霍爾傳感器406的霍爾板418的第一n型隔離層420，且在用于nmos晶體管408的區(qū)域下方形成第二n型隔離層436。所述退火工藝可包含爐內(nèi)退火工藝或快速熱退火工藝。由于阻擋元件474阻擋來自襯底402的n型摻雜劑，因此霍爾板418的平均凈摻雜劑密度低于第二n型隔離層436的平均凈摻雜劑密度。與帶有具有較高平均凈摻雜劑密度的霍爾板的霍爾傳感器相比，霍爾板418的較低平均凈摻雜劑密度可有利地提供霍爾傳感器406的較高敏感性。與單獨(dú)地形成n型隔離層相比，同時(shí)形成第二n型隔離層436與第一n型隔離層420可有利地減小集成電路400的制作成本及復(fù)雜性。在本實(shí)例的替代版本中，第一n型隔離層420與第二n型隔離層436類似于圖1中所展示的結(jié)構(gòu)可彼此鄰接。

圖5a到圖5c是在隔離層的形成步驟中所描繪的含有霍爾傳感器的另一集成電路的橫截面。參考圖5a，集成電路500形成于具有p型半導(dǎo)體材料504的襯底502中及襯底502上。所述集成電路包含用于霍爾傳感器506、nmos晶體管508及pmos晶體管510的區(qū)域。集成電路500可包含安置在襯底502的頂部表面512處以橫向隔離組件及元件的場氧化物514。

隔離掩模556形成于襯底502上方以暴露用于以下兩者的區(qū)域：在用于霍爾傳感器506的區(qū)域中的第一n型隔離層520；及在用于nmos晶體管508的區(qū)域下方的第二n型隔離層536。隔離掩模556可與參考圖2a所描繪的隔離掩模156以類似方式形成。在本實(shí)例中，用于霍爾傳感器506的區(qū)域與用于nmos晶體管508的區(qū)域是分開的。隔離掩模556覆蓋用于pmos晶體管510的區(qū)域。n型摻雜劑(例如磷)植入到襯底502中在由隔離掩模556暴露的地方；隔離掩模556阻擋來自襯底502的n型摻雜劑。n型摻雜劑可以(舉例來說)如參考圖2a所描述的劑量及能量而植入。隨后(舉例來說)通過灰化工藝、接著為濕法清潔工藝而移除隔離掩模556。所植入n型摻雜劑通過退火工藝而活化以在用于霍爾傳感器506的區(qū)域中形成提供霍爾傳感器506的霍爾板518的第一n型隔離層520，且在用于nmos晶體管508的區(qū)域下方形成第二n型隔離層536。所述退火工藝可包含爐內(nèi)退火工藝或快速熱退火工藝。在本實(shí)例的替代版本中，可執(zhí)行退火工藝直到完成后續(xù)補(bǔ)償植入為止。與單獨(dú)地形成n型隔離層相比，同時(shí)形成第二n型隔離層536與第一n型隔離層520可有利地減小集成電路500的制作成本及復(fù)雜性。

參考圖5b，補(bǔ)償掩模578形成于襯底502上方以暴露霍爾板518的至少一漂移區(qū)(如圖5b中所描繪)及可能地整個(gè)霍爾板518。補(bǔ)償掩模578覆蓋用于nmos晶體管508及pmos晶體管510的區(qū)域。p型摻雜劑(例如硼)植入到襯底502中在由補(bǔ)償掩模578暴露的區(qū)域中；補(bǔ)償掩模578阻擋來自襯底502的p型摻雜劑。p型摻雜劑以用于以低于霍爾板518中的n型摻雜劑的摻雜劑密度在整個(gè)霍爾板518內(nèi)分布p型摻雜劑的劑量及能量而植入。p型摻雜劑可以(舉例來說)經(jīng)植入以形成第一n型隔離層520的n型摻雜劑的劑量的50％到80％的劑量植入。隨后(舉例來說)通過用于移除圖5a的隔離掩模556的類似工藝而移除補(bǔ)償掩模578。所植入p型摻雜劑通過退火工藝而活化以形成補(bǔ)償霍爾板518的補(bǔ)償阱580。補(bǔ)償阱580中的所植入p型摻雜劑經(jīng)分布以減小霍爾板518的凈平均摻雜密度同時(shí)維持霍爾板518中的n型導(dǎo)電性。減小霍爾板518的凈平均摻雜密度有利地改善霍爾傳感器506的敏感性。通過補(bǔ)償阱580而減小霍爾板518的凈平均摻雜密度可有利地提供霍爾板518的經(jīng)補(bǔ)償部分中的較均勻凈摻雜密度。在本實(shí)例的替代版本中，補(bǔ)償阱580可在第一n型隔離層520及第二n型隔離層536之前被形成。

參考圖5c，集成電路500的形成以在襯底502中形成第一淺p型阱524及第二淺p型阱534而繼續(xù)。第一淺p型阱524形成于霍爾板518上方且延伸到霍爾板518。第二淺p型阱534形成于用于nmos晶體管508的區(qū)域中的第二n型隔離層536中。第一淺p型阱524與第二淺p型阱534(舉例來說)如參考圖2b所描述而同時(shí)形成，從而產(chǎn)生圖2b中所揭示的優(yōu)點(diǎn)。第一淺n型阱530與第二淺n型阱542同時(shí)形成于襯底502中分別在用于霍爾傳感器506及pmos晶體管510的區(qū)域中。第一淺n型阱530提供到霍爾板518的電連接。第一淺n型阱530與第二淺n型阱542可(舉例來說)如參考圖2c所描述而形成，從而產(chǎn)生圖2c中所揭示的優(yōu)點(diǎn)。

nmos晶體管508的nmos柵極結(jié)構(gòu)538及pmos晶體管510的pmos柵極結(jié)構(gòu)544形成于襯底502上。n型接觸區(qū)532與nsd區(qū)540同時(shí)分別形成于用于霍爾傳感器506及nmos晶體管508的區(qū)域中。n型接觸區(qū)532及nsd區(qū)540可(舉例來說)如參考圖2d所描述而形成，從而產(chǎn)生圖2d中所揭示的優(yōu)點(diǎn)。pmos晶體管510的psd區(qū)546如參考圖2e所描述而形成。在本實(shí)例中，如參考本文中的其它實(shí)例所描述，p型區(qū)不與psd區(qū)546同時(shí)地形成于襯底502的頂部表面512處在霍爾傳感器506中。

在本實(shí)例中，硅化物阻擋電介質(zhì)層566形成于第一淺p型阱524上方。隨后，在襯底502的頂部表面512處的所暴露半導(dǎo)體材料上(包含在nmos晶體管508的nsd區(qū)540、pmos晶體管510的psd區(qū)546及霍爾傳感器506的n型接觸區(qū)532上)形成金屬硅化物528。第一淺p型阱524因硅化物阻擋電介質(zhì)層566而不具有金屬硅化物528。

pmd層548形成于場氧化物514、金屬硅化物528、硅化物阻擋電介質(zhì)層566以及柵極結(jié)構(gòu)538及544上方。pmd層548可具有類似于pmd層148的結(jié)構(gòu)且通過參考圖1所論述的工藝而形成。觸點(diǎn)550穿過pmd層548而形成以經(jīng)由金屬硅化物528電連接到霍爾傳感器506、nmos晶體管508及pmos晶體管510。觸點(diǎn)550可通過以下方式形成：穿過pmd層548蝕刻接觸孔；及通過濺鍍或經(jīng)離子化金屬等離子體(imp)工藝而在pmd層548上形成鈦襯里且使所述鈦襯里延伸到接觸孔中。氮化鈦襯里通過反應(yīng)性濺鍍或原子層沉積(ald)而形成于鈦襯里上。鎢層通過金屬有機(jī)化學(xué)氣相沉積(mocvd)工藝而形成于氮化鈦襯里上，從而填充接觸孔。通過鎢cmp工藝而從pmd層548的頂部表面上方移除鎢、氮化鈦及鈦，從而留下接觸孔中的鎢填充金屬、氮化鈦襯里及鈦襯里以提供觸點(diǎn)550。

圖6是含有霍爾傳感器的另一實(shí)例性集成電路的橫截面。集成電路600具有包含p型半導(dǎo)體材料604的襯底602。集成電路600包含霍爾傳感器606、第一nmos晶體管608、pmos晶體管610以及安置在霍爾傳感器606的霍爾板618上方的電路組件682。在本實(shí)例中，電路組件682是第二nmos晶體管682。在本實(shí)例中，霍爾傳感器606是水平霍爾傳感器。垂直霍爾傳感器在本實(shí)例的范圍內(nèi)。集成電路600可包含安置在襯底602的頂部表面612處以橫向隔離組件及元件的場氧化物614。

霍爾傳感器606包含安置在襯底602中的第一n型隔離層620中的霍爾板618。霍爾板618的平均凈摻雜劑密度可為(舉例來說)5×10¹⁶cm^-3到1×10¹⁷cm^-3。霍爾板618的厚度可為0.5微米到1微米。所述平均凈摻雜劑密度及厚度可提供霍爾板618的850歐姆/平方到2500歐姆/平方的薄層電阻?；魻杺鞲衅?06包含安置在襯底602中在霍爾板618上方且延伸到霍爾板618的第一淺p型阱624。在本實(shí)例中，p型區(qū)626可安置在第一淺p型阱624中在襯底602的頂部表面612處。第一淺p型阱624可延伸到場氧化物614下方。到霍爾板618的電連接可由安置在襯底602中的第一淺n型阱630提供；在圖6中可見僅一個(gè)第一淺n型阱630。第一淺n型阱630可通過場氧化物614的元件而與第一淺p型阱624橫向分離。n型接觸區(qū)632可安置在襯底602中在第一淺n型阱630上方以減小到霍爾板618的電阻。金屬硅化物、pmd層及金屬互連件在圖6中未展示，但存在于完整集成電路600中。

第一nmos晶體管608安置在安置于襯底602中的第二淺p型阱634上方。霍爾傳感器606的第一淺p型阱624與第二淺p型阱634因同時(shí)形成而具有p型摻雜劑(例如硼)的大體上均等分布，舉例來說，如參考圖2b所描述。第二淺p型阱634含納于第二n型隔離層636中，所述第二n型隔離層與提供霍爾板618的第一n型隔離層620可是分開的，如圖6中所描繪。或者，第二淺p型阱634可含納于提供霍爾板618的共同n型隔離層中，如參考圖1所描述。在任一情形中，含有第二淺p型阱634的第二n型隔離層636與提供霍爾板618的第一n型隔離層620因同時(shí)形成而具有n型摻雜劑(例如磷)的大體上均等分布，舉例來說，如參考圖2a所描述。類似于參考圖1所描述的nmos晶體管，第一nmos晶體管608包含安置在第二淺p型阱634上方的nmos柵極結(jié)構(gòu)638以及安置在襯底602中鄰近于nmos柵極結(jié)構(gòu)638且部分地伸展到nmos柵極結(jié)構(gòu)638下方的nsd區(qū)640?；魻杺鞲衅?06的n型接觸區(qū)632與nsd區(qū)640因同時(shí)形成而具有n型摻雜劑(例如磷及砷)的大體上均等分布，舉例來說，如參考圖2d所描述。

pmos晶體管610安置在安置于襯底602中的第二淺n型阱642上方?；魻杺鞲衅?06的第一淺n型阱630與第二淺n型阱642因同時(shí)形成而具有n型摻雜劑(例如磷)的大體上均等分布，舉例來說，如參考圖2c所描述。類似于參考圖1所描述的pmos晶體管，pmos晶體管610包含pmos柵極結(jié)構(gòu)644以及安置在襯底602中鄰近于pmos柵極結(jié)構(gòu)644且部分地伸展到pmos柵極結(jié)構(gòu)644下方的psd區(qū)646?；魻杺鞲衅?06的p型區(qū)626與psd區(qū)646因同時(shí)形成而具有p型摻雜劑(例如硼)的大體上均等分布，舉例來說，如參考圖2e所描述。

在本實(shí)例中，第二nmos晶體管682安置在安置于霍爾板618上方的第一淺p型阱624上方。類似于參考圖1所描述的nmos晶體管，第二nmos晶體管682包含安置在第一淺p型阱624上方的nmos柵極結(jié)構(gòu)684以及安置在襯底602中鄰近于nmos柵極結(jié)構(gòu)684且部分地伸展到nmos柵極結(jié)構(gòu)684下方的nsd區(qū)686。第二nmos晶體管682可為提供到霍爾傳感器606的電流的電流源的一部分或者感測由霍爾傳感器606產(chǎn)生的電壓的電壓傳感器的一部分。形成第二nmos晶體管682可有利地減小集成電路600的大小及制作成本。其它組件可形成于第一淺p型阱624中及/或第一淺p型阱624上方，從而產(chǎn)生類似優(yōu)點(diǎn)。

n型阱電阻器688可安置在襯底602中在場氧化物614下方。n型阱電阻器688可為包含第二nmos晶體管682的電路的一部分。n型阱電阻器688可有利地與霍爾傳感器606的第一淺n型阱630同時(shí)形成。到n型阱電阻器688的連接可由n型接觸區(qū)690提供，圖6中展示n型接觸區(qū)690的一個(gè)實(shí)例，n型接觸區(qū)690可有利地與霍爾傳感器606的n型接觸區(qū)632同時(shí)形成。

圖7是含有霍爾傳感器的另一實(shí)例性集成電路的橫截面。集成電路700具有包含p型半導(dǎo)體材料704的襯底702。集成電路700包含霍爾傳感器706、第一nmos晶體管708、pmos晶體管710以及安置在霍爾傳感器706的n型霍爾板718上方的電路組件792。在本實(shí)例中，電路組件792為p型霍爾板792。在本實(shí)例中，霍爾傳感器706是水平霍爾傳感器。垂直霍爾傳感器在本實(shí)例的范圍內(nèi)。集成電路700可包含安置在襯底702的頂部表面712處以橫向隔離組件及元件的場氧化物714。

霍爾傳感器706包含安置在襯底702中的第一n型隔離層720中的n型霍爾板718，如在本文中的實(shí)例中所描述。到n型霍爾板718的電連接可由安置在襯底702中的第一淺n型阱730提供。n型接觸區(qū)732可安置在襯底702中在第一淺n型阱730上方以減小到n型霍爾板718的電阻。

霍爾傳感器706包含安置在襯底702中在n型霍爾板718上方且延伸到n型霍爾板718的第一淺p型阱724。第一淺n型阱730可通過場氧化物714的元件而與第一淺p型阱724橫向分離。在本實(shí)例中，場氧化物714安置在第一淺p型阱724中在襯底702的頂部表面712處。第一淺p型阱724延伸到場氧化物714下方。第一淺p型阱724提供在n型霍爾板718上方的p型霍爾板792。到p型霍爾板792的電連接是經(jīng)由第一淺p型阱724內(nèi)的場氧化物714中的開口而提供。p型接觸區(qū)794可形成于所述開口中以減小到p型霍爾板792的連接的電阻。p型霍爾板792可為霍爾傳感器706的一部分以改善霍爾傳感器706的敏感性，或可為集成電路700中的第二霍爾傳感器的一部分。在n型霍爾板718上方形成p型霍爾板792可有利地減小集成電路700的大小及制作成本。

第一nmos晶體管708安置在安置于襯底702中的第二n型隔離層736中所含有的第二淺p型阱734上方。第二淺p型阱734及第二n型隔離層736分別與第一淺p型阱724及第一n型隔離層720同時(shí)形成。第一nmos晶體管708包含類似于參考圖1所描述的nmos柵極結(jié)構(gòu)及nsd區(qū)的nmos柵極結(jié)構(gòu)738及nsd區(qū)740。pmos晶體管710安置在安置于襯底702中的第二淺n型阱742上方?；魻杺鞲衅?06的第一淺n型阱730與第二淺n型阱742同時(shí)形成。pmos晶體管710包含類似于參考圖1所描述的pmos柵極結(jié)構(gòu)及psd區(qū)的pmos柵極結(jié)構(gòu)744及psd區(qū)746。

金屬硅化物728可形成于襯底702的頂部表面712處的所暴露半導(dǎo)體材料上以減小到針對n型霍爾板718的n型接觸區(qū)732、到針對p型霍爾板792的p型接觸區(qū)794、到nsd區(qū)740及到psd區(qū)746的連接的電阻。pmd層748及觸點(diǎn)750(舉例來說，如參考圖1所描述)安置在襯底702的頂部表面712上方。金屬互連件與電介質(zhì)材料層(圖7中未展示)安置在pmd層748上方以提供集成電路700的組件之間的電連接。集成電路700產(chǎn)生參考圖1的集成電路100所論述的優(yōu)點(diǎn)。

圖8是含有霍爾傳感器的另一實(shí)例性集成電路的橫截面。集成電路800具有包含p型半導(dǎo)體材料804的襯底802。集成電路800包含霍爾傳感器806以及nmos晶體管及pmos晶體管(圖8中未展示)。在本實(shí)例中，霍爾傳感器806是垂直霍爾傳感器。水平霍爾傳感器在本實(shí)例的范圍內(nèi)。集成電路800可包含安置在襯底802的頂部表面812處以橫向隔離組件及元件的場氧化物814。

霍爾傳感器806包含安置在襯底802中的n型隔離層820中的具有非線性配置(在本實(shí)例中，閉合環(huán)路配置)的霍爾板818。霍爾板818的其它配置在本實(shí)例的范圍內(nèi)。到霍爾板818的電連接可由在閉合環(huán)路周圍的安置在襯底802中的淺n型阱830提供。多個(gè)淺p型阱824安置在襯底802中在霍爾板818上方且在淺n型阱830之間在閉合環(huán)路周圍。淺n型阱830可通過場氧化物814的元件而與淺p型阱824橫向分離。n型接觸區(qū)832可安置在襯底802中在淺n型阱830上方以減小到霍爾板818的電阻。在本實(shí)例中，n型區(qū)896形成于襯底802中在淺n型阱830上方延伸到頂部表面812。集成電路800可產(chǎn)生參考本文中所揭示的其它實(shí)例所論述的優(yōu)點(diǎn)。形成隔離層820以提供霍爾板818有利地實(shí)現(xiàn)具有所要配置的霍爾傳感器806。金屬硅化物、pmd層及金屬互連件在圖8中未展示，但存在于完整集成電路800中。

雖然上文已描述本發(fā)明的各種實(shí)施例，但應(yīng)理解，所述實(shí)施例僅以實(shí)例方式且不以限制方式呈現(xiàn)。在不背離本發(fā)明的精神或范圍的情況下，可根據(jù)本文中的揭示內(nèi)容對所揭示實(shí)施例做出眾多改變。因此，本發(fā)明的廣度及范圍不應(yīng)受上文所描述實(shí)施例中的任一者限制。而是，本發(fā)明的范圍應(yīng)根據(jù)所附權(quán)利要求書及其等效物來界定。