2016年2月19日提交的日本專利申請No.2016-030127和2015年11月13日提交的日本專利申請No.2015-223002的公開內(nèi)容(包括說明書、附圖和摘要)整個地通過引用并入本文。

技術領域

本發(fā)明涉及半導體裝置，并且涉及例如具有發(fā)送高速信號的信號線的半導體裝置，以及具有安裝在印刷基板上面的多個半導體芯片并且經(jīng)由印刷基板的信號線在半導體芯片之間發(fā)送高速信號的半導體裝置。

背景技術：

能夠發(fā)送或接收高速信號(例如，其傳送速度為25Gbps或更高的信號)的半導體裝置是需要的。例如，在半導體裝置之間發(fā)送/接收信號的情況下，通過使用能夠減小由接收的信號之間的時序偏差引起的影響、而且還能夠抑制終端數(shù)量增加的串行通信系統(tǒng)來發(fā)送/接收信號。在這種情況下，例如，半導體裝置設有所謂的SerDes(串行器-串并行轉換器)電路。通過半導體裝置中的處理形成的并行信號被SerDes電路轉換為25Gbps或更高的高速信號(串行信號)，并且該高速信號從半導體裝置被發(fā)送。半導體裝置接收的25Gbps或更高的高速信號被SerDes電路轉換為例如并行信號，并且在半導體裝置中執(zhí)行對通過該轉換獲得的并行信號的處理。

如上所述的半導體裝置被用于例如網(wǎng)絡控制。在使用半導體裝置進行網(wǎng)絡控制的情況下，具有SerDes電路的半導體裝置和作為易失性存儲器的組件的半導體裝置被安裝在中介層上，該中介層安裝在印刷基板上。具有SerDes電路的半導體裝置經(jīng)由形成在印刷基板中的信號線發(fā)送/接收25Gbps或更高的高速信號。例如，具有SerDes電路的半導體裝置基于接收的高速信號來控制作為易失性存儲器的組件的半導體裝置，寫入數(shù)據(jù)，將從作為易失性存儲器的組件的半導體裝置讀取的數(shù)據(jù)轉換為高速信號(串行信號)，并且經(jīng)由印刷基板中的信號線將高速信號發(fā)送到另一個半導體裝置和/或電子裝置。

因為高速信號是經(jīng)由信號線發(fā)送/接收的，所以在信號波形中出現(xiàn)失真。為了使失真的波形成形，使用例如由無源元件形成的模擬濾波器電路。近年來，為了改善接收性能，代替模擬濾波器電路，使用由有源元件(諸如晶體管)形成的數(shù)字濾波器電路。

專利文獻1描述了與數(shù)字濾波器電路相關的技術。專利文獻2描述了與信號線相關的技術。

相關技術文獻

專利文獻

專利文獻1：日本未審查專利申請公開No.Hei 2(1990)-72711

專利文獻2：日本未審查專利申請公開No.2004-297411

技術實現(xiàn)要素：

通過代替模擬濾波器電路而使用數(shù)字濾波器電路，接收性能可以得到很大改善。然而，當信號的發(fā)送速度提高到32Gbps和54Gbps時，相應地，數(shù)字濾波器電路必須被以32GHz和54GHz的時鐘頻率操作。

設計以高時鐘頻率操作的數(shù)字濾波器電路的難度水平變高。不僅是設計的難度水平，而且也發(fā)生了由于高速操作而導致的功耗增加的問題。

專利文獻1公開了與數(shù)字濾波器電路相關的技術。假定專利文獻1中描述的數(shù)字濾波器電路由有源元件形成。因此，在對高速信號進行處理的情況下，數(shù)字濾波器電路的功耗增加。專利文獻2公開了與信號線相關的技術。然而，并沒有描述使由于在信號線中的傳播而發(fā)生的波形劣化成形的技術。

從說明書和附圖的描述，其它的問題和新穎的特征將變得清楚。

為了便于問題的理解，首先，將描述本發(fā)明的發(fā)明人檢查的在本發(fā)明之前的技術。

發(fā)明人的檢查

圖21A和21B是說明本發(fā)明的發(fā)明人檢查的在本發(fā)明之前的技術的解釋性示圖。圖21A說明了信號線2100、發(fā)送緩沖電路2101、數(shù)字濾波器電路2102以及接收緩沖電路2103。信號從發(fā)送緩沖電路2101被串行地供給信號線2100。來自發(fā)送緩沖電路2101的信號經(jīng)由信號線2100被供給(被發(fā)送)到數(shù)字濾波器電路2102，并且來自數(shù)字濾波器電路2102的輸出被供給接收緩沖電路2103。

數(shù)字濾波器電路2102和接收緩沖電路2103包括在為第一半導體裝置提供的并且由多個有源元件構成的SerDes電路中。發(fā)送緩沖電路2101包括在為第二半導體裝置提供的并且由多個有源元件構成的SerDes電路中。有源元件的例子是晶體管。信號線2100由形成在印刷基板上的信號線構造，在該印刷基板上安裝有第一半導體裝置和第二半導體裝置。就該構造而言，由第二半導體裝置產(chǎn)生的信號被從發(fā)送緩沖電路2101輸出到信號線2100，來自信號線2100的信號經(jīng)由第一半導體裝置中的數(shù)字濾波器電路2102被供給接收緩沖電路2103，并且從接收緩沖電路2103輸出的信號在第一半導體裝置中被處理。

因為在信號線2100中存在損耗，所以當信號在信號線2100中發(fā)送時，在該信號的波形(信號波形)中發(fā)生退化。

在圖21A中，2104指示從發(fā)送緩沖電路2101輸出到信號線2100的發(fā)送波形。在圖21A中，2105指示從信號線2100輸入到數(shù)字濾波器電路2102的濾波器輸入波形，并且2106指示從數(shù)字濾波器電路2102輸出的濾波器輸出波形。為了解釋，圖21A說明了其電壓在脈沖狀態(tài)時改變的脈沖信號被作為發(fā)送波形2104輸出的情況。在圖21A中，發(fā)送波形2104、濾波器輸入波形2105和濾波器輸出波形2106中的每個的水平軸指示時間，而垂直軸指示電壓。

當其電壓在脈沖狀態(tài)時改變的發(fā)送波形2104被輸入到信號線2100的端部中的一個時，由于信號線2100中的損耗，在從信號線2100的另一個端部輸出的濾波器輸入波形中發(fā)生退化。在圖21A所示的例子中，發(fā)送波形2104具有脈沖態(tài)波形，而另一方面，濾波器輸入波形2105是陡峭地上升、其后逐漸下降的電壓波形。

通過適當?shù)卦O置數(shù)字濾波器電路2102的特性，可以使信號線2100中的信號波形的變化均衡，并且可以將恢復的(成形的)信號波形作為濾波器輸出波形2106而從數(shù)字濾波器電路2102輸出。通過以上操作，可以使濾波器輸出波形2106成為近似發(fā)送波形2104的波形。從均衡化的角度來講，數(shù)字濾波器電路2102可以認為是均衡器。

圖21B是說明數(shù)字濾波器電路2102的構造的框圖。數(shù)字濾波器電路2102具有加法電路SM1和SM2、乘法電路MM1至MMn以及延遲電路DL1至DLn。加法電路SM1和SM2、乘法電路MM1至MMn以及延遲電路DL1至DLn由有源元件(諸如晶體管)構成。

加法電路SM1執(zhí)行濾波器輸入波形2105和加法電路SM2的輸出之間的減法，將該減法的結果作為濾波器輸出波形2106輸出，并且將它供給延遲電路DL1。延遲電路DL1至DLn串聯(lián)耦合，并且每個延遲電路延遲預定時間(延遲時間)，并且其后，將延遲的信號供給下一級中的延遲電路。延遲電路DL1至DLn的輸出分別被供給對應的乘法電路MM1至MMn。乘法電路MM1至MMn執(zhí)行對應系數(shù)a₁至a_N和對應延遲電路DL1至DLn之間的乘法，并且將加法結果供給加法電路SM2。加法電路SM2將乘法電路MM1至MMn的輸出相加，并且將加法結果供給加法電路SM1。

延遲電路DL1至DLn中的每個中的延遲時間對應于一個數(shù)據(jù)寬度間隔的時間(UT延遲)。另一方面，從發(fā)送緩沖電路2101輸出到信號線2100的信號的周期根據(jù)被發(fā)送的信號的發(fā)送速度而改變。一個數(shù)據(jù)寬度間隔的時間與信號的發(fā)送速度的周期成比例。因此，過去輸出的濾波器輸出波形2106的電壓與系數(shù)a₁至a_N相乘，并且從濾波器輸入波形2105減去該結果。因此，通過設置適當?shù)南禂?shù)a₁至a_N，從數(shù)字濾波器電路2102輸出的濾波器輸出波形可以被成形為適當波形。在圖21B中，X_k指示濾波器輸入波形的數(shù)字值，而Y_k指示濾波器輸出波形的數(shù)字值。

為了使信號線2100中的信號波形的退化均衡化，數(shù)字濾波器電路2102具有與信號線2100的傳遞函數(shù)相反的傳遞函數(shù)(反傳遞函數(shù))。也就是說，它被設置為當信號線2100的傳遞函數(shù)和數(shù)字濾波器電路2102的傳遞函數(shù)(反傳遞函數(shù))相乘時，得到常數(shù)。

首先，當以Z變換記號表達信號線2100的傳遞函數(shù)時，信號線2100的傳遞函數(shù)S(z)可以表達為圖22中的方程(8)。h_k指示信號線2100的脈沖響應。接著，當以Z變換記號表達數(shù)字濾波器電路2102的傳遞函數(shù)H(z)時，它可以表達為圖22中的方程(9)，并且Z變換代碼z可以表達為圖22中的方程(10)。UT表達一個數(shù)據(jù)寬度間隔中的時間。

當信號線2100的傳遞函數(shù)S(z)和數(shù)字濾波器電路2102的傳遞函數(shù)H(z)相乘時，相乘的傳遞函數(shù)H_total(z)表達為圖22中的方程(11)。當如圖22中的方程(12)所表達的那樣取代系數(shù)a_k時，傳遞函數(shù)H_total(z)表達為圖22中的方程(13)。也就是說，傳遞函數(shù)H_total(z)變?yōu)槌?shù)，由于信號線2100中的損耗而劣化的波形通過數(shù)字濾波器電路2102得到恢復，并且可以獲得成形的濾波器輸出波形2106。系數(shù)a_k對應于供給圖21B所示的乘法電路MM1至MMn的系數(shù)a₁至a_N。當以某種方式獲得系數(shù)a_k的適當?shù)闹禃r，可以通過數(shù)值運算恢復通過信號線劣化的信號波形。在方程(13)中，相乘的傳遞函數(shù)H_total(z)是約等號，并且耦合到常數(shù)h_o。為了使它為完全等號(＝)，圖21B所示的乘法電路MM1至MMn的數(shù)量必須是無限的。

然而，不可能使乘法電路MM1至MMn的數(shù)量是無限的。通過增加乘法電路的數(shù)量，功耗增大，并且數(shù)字濾波器電路2102占據(jù)的面積也擴大。因此，在容許的功耗和占據(jù)面積的范圍內(nèi)確定乘法電路MM1至MMn的數(shù)量。

就數(shù)字濾波器電路2102的情況來說，請求選擇以下兩個選項中的任何一個。選項1)減少構造數(shù)字濾波器電路的算術電路和延遲電路的數(shù)量來降低功耗。在選擇選項1的情況下，波形再現(xiàn)精度受到抑制。選項2)增加構造數(shù)字濾波器電路的算術電路和延遲電路的數(shù)量來使波形再現(xiàn)精度變高。在選擇選項2的情況下，出現(xiàn)功耗和占據(jù)面積的增大。也就是說，難以既滿足功耗的降低(占據(jù)面積)，又滿足波形再現(xiàn)精度的改善。此外在選擇選項1)的情況下，操作算術電路和延遲電路的時鐘信號變?yōu)楦哳l率，使得功耗增大。

在使用數(shù)字濾波器電路2102的情況下，不僅有功耗和占據(jù)面積施加的約束，而且還有采樣定理施加的約束。圖23是用于解釋采樣定理施加的約束的示圖。在數(shù)字濾波器電路2102執(zhí)行數(shù)值運算的情況下，信號的波形必須被每一個數(shù)據(jù)寬度間隔UT地離散化。也就是說，請求按與一個數(shù)據(jù)寬度間隔UT的時間對應的采樣周期對波形進行采樣。

在圖23中，在左上部分中指示濾波器輸入波形2105，在中上部分中示出數(shù)字濾波器電路2102和接收緩沖電路2103，并在右上部分中示出濾波器輸出波形2106。在圖23中，濾波器輸入波形2105和濾波器輸出波形2106中的每一個的水平軸均指示時間，且垂直軸均指示電壓。這里假定濾波器輸入波形2105和濾波器輸出波形2106的電壓均在垂直方向上相對于作為參考電壓的預定電壓Vc改變。

在圖23中的中下部分中，接收緩沖電路2103的輸入端子處的電壓的改變被示為眼孔圖樣(眼圖)。眼孔圖樣的水平軸指示時間，且垂直軸指示電壓。通過重疊當相同濾波器輸入波形被重復地供給數(shù)字濾波器電路2102時供給接收緩沖電路2103的輸入端子的濾波器輸出波形而產(chǎn)生眼孔圖樣。

為了解釋，圖23說明數(shù)字濾波器電路2102的傳遞函數(shù)H(z)為1的情況。在濾波器輸入波形2105、濾波器輸出波形2106和眼孔圖樣中的每個中，UT指示一個數(shù)據(jù)寬度間隔的時間，而虛線指示采樣時序。示出了作為采樣時序之間的間隔的采樣周期與一個數(shù)據(jù)寬度間隔的時間相同的情況。

在數(shù)字濾波器電路2103中，在算術處理之前，按虛線指示的采樣時序對濾波器輸入波形2105進行采樣，并且對通過采樣獲得的離散數(shù)據(jù)執(zhí)行算術處理。因此，即使濾波器輸入波形2105具有接近于梯形形狀的波形，通過數(shù)字濾波器電路2102之后的濾波器輸出波形變?yōu)槿鐖D23所示的折線波形。接收緩沖電路2103的輸入端子處的眼孔圖樣變?yōu)橥ㄟ^重疊折線波形而獲得的菱形形狀的圖樣。當眼孔圖樣變?yōu)榱庑涡螤顣r，如果接收緩沖電路2103提取輸入端子處的電壓的時序偏離，則接收電平降低。例如，在圖23中的眼孔圖樣中，當提取時序從時間t10偏離到t11時，接收緩沖電路2103的接收電平大大地降低。

通過將采樣頻率增大到例如數(shù)倍、而且還將操作構造數(shù)字濾波器電路2102的算術電路和延遲電路的時鐘信號增大到數(shù)倍，則可以產(chǎn)生更接近濾波器輸入波形2105的濾波器輸出波形2106。即使提取時序(fetch timing)偏離，也可以防止接收電平大大地降低。然而，因為操作構造數(shù)字濾波器電路2102的算術電路和延遲電路的時鐘信號的頻率變高，所以數(shù)字濾波器電路2102的功耗增大。另外，當時鐘頻率變高時，延遲電路等的時序設計變難。

用于解決問題的手段

根據(jù)實施例的半導體裝置具有信號線、第一電路和延遲元件，第一電路耦合到信號線的端部，信號從信號線供給第一電路/從第一電路供給信號線，延遲元件線或(wired-OR)耦合到信號線的端部，并且使信號線的該端部處的信號的波形成形。

來自信號線的信號或進入信號線的信號的一部分被發(fā)送到線或耦合的端部處的延遲元件。在延遲元件中，基于供給的信號的一部分的回波被發(fā)送到線或耦合的端部。通過所述操作，來自信號線的信號或進入信號線的信號的波形通過回波而成形。因為信號的波形由作為無源元件的延遲元件成形，所以即使通過信號線的信號的發(fā)送速度變高，也可以抑制使信號的波形成形時的功耗的增大。因此，可以提供實現(xiàn)功耗增大的抑制的半導體裝置。

根據(jù)實施例，可以提供實現(xiàn)功耗增大的抑制的半導體裝置。

附圖說明

圖1A至1C是說明根據(jù)第一實施例的數(shù)字濾波器的基本構造的示圖。

圖2A至2C是說明根據(jù)第一實施例的數(shù)字濾波器的操作的波形。

圖3是用于解釋根據(jù)第一實施例的數(shù)字濾波器的示圖。

圖4是說明根據(jù)第一實施例的數(shù)字濾波器耦合到發(fā)送緩沖電路的構造的框圖。

圖5A和5B是比較根據(jù)第一實施例的數(shù)字濾波器與由有源元件構造的數(shù)字濾波器電路的表格。

圖6是說明根據(jù)第一實施例的半導體裝置的截面的截面圖。

圖7是說明根據(jù)第一實施例的半導體裝置的主要部分的平面的平面圖。

圖8是說明圖7中描繪的平面的A-A'截面和B-B'截面的截面圖。

圖9A和9B是說明根據(jù)第一實施例的數(shù)字濾波器的波形的波形圖。

圖10A和10B是說明根據(jù)第一實施例的數(shù)字濾波器的波形的波形圖。

圖11是說明根據(jù)第一實施例的修改的半導體裝置的平面的平面圖。

圖12是說明圖11中描繪的平面的A1-A1'截面和B1-B1'截面的截面圖。

圖13是說明根據(jù)第二實施例的半導體裝置中的平面的平面圖。

圖14是說明圖13中描繪的平面的A2-A2'截面和B2-B2'截面的截面圖。

圖15是說明根據(jù)第三實施例的半導體裝置的截面的截面圖。

圖16A至16C是根據(jù)第三實施例的半導體裝置的平面圖和截面圖。

圖17是說明根據(jù)第四實施例的半導體裝置的截面的截面圖。

圖18A至18C是根據(jù)第四實施例的半導體裝置的平面圖和截面圖。

圖19是說明根據(jù)第五實施例的數(shù)字濾波器的構造的框圖。

圖20是說明根據(jù)第六實施例的數(shù)字濾波器的構造的框圖。

圖21A和21B是說明本發(fā)明的發(fā)明人檢查的技術的解釋性示圖。

圖22是用于解釋本發(fā)明的發(fā)明人檢查的技術的示圖。

圖23是用于解釋本發(fā)明的發(fā)明人檢查的技術的示圖。

圖24是說明差分信號的電壓波形的波形圖。

圖25A至25C是說明單端數(shù)字濾波器的眼孔圖樣的示圖。

圖26A至26C是說明單端數(shù)字濾波器的眼孔圖樣的示圖。

圖27A和27B是說明根據(jù)第七實施例的數(shù)字濾波器的構造和等效電路的示圖。

圖28A至28C是說明根據(jù)第七實施例的眼孔圖樣的示圖。

圖29A至29C是說明根據(jù)第七實施例的眼孔圖樣的示圖。

圖30是用于解釋根據(jù)第七實施例的數(shù)字濾波器的示圖。

圖31是說明根據(jù)第七實施例的數(shù)字濾波器的結構的平面圖。

圖32是說明根據(jù)第七實施例的數(shù)字濾波器的結構的截面圖。

圖33是說明根據(jù)第七實施例的修改的數(shù)字濾波器的結構的平面圖。

圖34是說明根據(jù)第七實施例的修改的數(shù)字濾波器的結構的截面圖。

圖35是說明根據(jù)第八實施例的數(shù)字濾波器的結構的平面圖。

圖36是說明根據(jù)第八實施例的數(shù)字濾波器的結構的截面圖。

圖37是說明根據(jù)第九實施例的數(shù)字濾波器的結構的平面圖。

圖38是說明根據(jù)第九實施例的數(shù)字濾波器的結構的截面圖。

圖39是說明根據(jù)第九實施例的修改的數(shù)字濾波器的結構的平面圖。

圖40是說明根據(jù)第九實施例的修改的數(shù)字濾波器的結構的截面圖。

圖41是說明根據(jù)第十實施例的半導體裝置的構造的框圖。

圖42是說明根據(jù)第十實施例的修改的半導體裝置的構造的框圖。

具體實施方式

以下，將參照附圖來詳細描述本發(fā)明的實施例。在所有用于解釋實施例的附圖中，原則上，相同的標號被指定給相同的部分，并且將不給出重復的描述。

第一實施例

數(shù)字濾波器的基本構造

首先，將描述根據(jù)第一實施例的半導體裝置中提供的數(shù)字濾波器的基本構造。稍后將具體描述其中具有數(shù)字濾波器的半導體裝置。

圖1A至1C是說明根據(jù)第一實施例的數(shù)字濾波器的基本構造的示圖。圖1A是說明數(shù)字濾波器的構造的框圖，圖1B是圖1A的數(shù)字濾波器的等效電路圖，以及圖1C是圖1A所示的數(shù)字濾波器的傳遞函數(shù)的示圖。

在圖1A中，1000表示信號線(信號發(fā)送路徑)。假定在圖1A中信號線1000具有一對端部。在該圖中，SNO表示信號線1000的端部中的一個，而SNI表示信號線1000的另一個端部。圖1A說明了發(fā)送緩沖電路(第二電路)1001、數(shù)字濾波器1002以及接收緩沖電路(第一電路)1003。

如稍后將具體描述的，根據(jù)第一實施例的半導體裝置具有印刷基板、安裝在印刷基板上的多個中介層以及安裝在中介層上的半導體芯片。因為半導體裝置具有安裝在印刷基板上的多個半導體芯片，所以它也可以認為是電子裝置(包括所謂的SIP和MCM)。然而，在本說明書中，當沒有必要澄清時，包括印刷基板、中介層和半導體芯片的裝置將也稱為半導體裝置。類似地，在本說明書中，當沒有必要澄清時，具有中介層和安裝在中介層上的半導體芯片的裝置將也稱為半導體裝置。此外，在本說明書中，當沒有必要澄清時，半導體芯片將也稱為半導體裝置。

如稍后將具體描述的，圖1A所示的接收緩沖電路1003形成在安裝在第一中介層上的第一半導體芯片中，而發(fā)送緩沖電路1001形成在安裝在不同于第一中介層的第二中介層上的第二芯片中。第一中介層和第二中介層被安裝在同一個印刷基板上。圖1A所示的信號線1000表達將形成在第二半導體芯片中的發(fā)送緩沖電路1001和形成在第一半導體芯片中的接收緩沖電路1003電耦合的信號導線。信號導線包括例如形成在印刷基板中的信號導線(布線圖案)。

數(shù)字濾波器1002具有延遲元件DLN，該延遲元件DLN具有一對端部DN1和DN2。延遲元件DLN由具有預定長度的延遲導線(信號導線)構成，并且信號導線的一對端部對應于該對端部DN1和DN2。延遲元件DLN的端部DN2線或耦合到信號線1000的端部SNO。具體地，在節(jié)點WRN處，延遲元件DLN的端部DN2和信號線1000的端部SNO電耦合。節(jié)點WRN電耦合到接收緩沖電路1003的輸入端子(輸入節(jié)點)。延遲元件DLN的另一個端部DN1電耦合到預定電壓Vs。在圖1A中，預定電壓Vs是電路的接地電壓。

發(fā)送緩沖電路1001接收將被發(fā)送的串行信號，并且將它供給作為信號線1000的端部中的一個的端部SNI。供給的串行信號通過信號線1000，并到達信號線1000的端部SNO。到達信號線1000的端部SNO的信號被分布到接收緩沖電路1003和數(shù)字濾波器1002。分布比指示為信號的分布比“b”。信號線1000的端部SNO處的信號中的分布比為“b”的信號被作為輸入信號FW輸入(供給)到延遲元件DLN的端部DN2。其余的信號(即，信號1-b)被供給接收緩沖電路1003的輸入端子。

因為數(shù)字濾波器1002中的延遲元件DLN的另一個端部DN1耦合到預定電壓Vs(電路的接地電壓)，所以延遲元件DLN的另一個端部DN1的阻抗小于延遲元件DLN的端部DN2的阻抗。因此，輸入到延遲元件DLN的端部DN2的輸入信號FW在另一個端部DN1的一側返回，并且虛線指示的返回信號被作為輸出信號RW從延遲元件DLN的端部DN2輸出到線或耦合部分(節(jié)點WRN)。因為延遲元件DLN具有損耗，所以從端部DN2輸出的輸出信號RW與輸入到端部DN2的輸入信號FW相比有衰減。輸出信號RW與輸入信號FW相比有延遲。因為在節(jié)點WRN中線或耦合的延遲元件DLN的端部DN2是輸入和輸出信號處的端部，所以端部DN2可以被認為是輸入/輸出端部或輸入/輸出端子。

圖1B是圖1A所示的延遲元件DLN的等效電路圖。延遲元件DLN用分布式常數(shù)電路表達。盡管不受限制，多個分布式常數(shù)電路中的每個均表達為π型分布式常數(shù)電路，并且π型分布式常數(shù)電路包括電感L、電阻R、電容C和電導G。延遲元件DLN的等效電路被表達為使得多個電感L和多個電阻器R在端部DN2和DN1之間串聯(lián)耦合，并且多個電導G和電容C在延遲元件DLN和預定電壓Vs(電路的接地電壓)之間并聯(lián)耦合。

在圖1B所示的等效電路中，如上所述，由于電感L、電阻R、電容C等的影響，延遲元件DLN具有損耗，并且輸出信號RW與輸入信號FW相比有衰減。當信號的衰減系數(shù)(信號衰減系數(shù))被設置為β/2時，延遲元件DLN中的輸入到端部DN2的信號從端部DN2輸出的時間段的信號衰減系數(shù)(往返信號衰減系數(shù))被表達為e^-β。因為考慮到信號的往返，所以往返的衰減系數(shù)被表達為β/2×2＝β。另一方面，信號往返所需的延遲時間(往返延遲時間)由數(shù)據(jù)寬度間隔UT和系數(shù)“m”之間的比率UT/m確定。在這種情況下，系數(shù)“m”是整數(shù)1、2、3......。在圖1A中，在延遲元件DLN中往返的信號被繪制為輸入信號FW和輸出信號(回波)RW。

從延遲元件DLN的端部DN2輸出的輸出信號RW在節(jié)點WRN處通過線或耦合與來自信號線1000的信號組合。因為輸出信號RW是組合中的回波，所以它的作用是減小來自信號線1000的信號的絕對值。因為延遲元件DLN中的信號的往返延遲時間是一個數(shù)據(jù)寬度間隔UT的整數(shù)的一小部分，所以來自信號線1000的信號的絕對值被來自延遲元件DLN的一個或多個回波調(diào)整從而減小。如果往返延遲時間不是一個數(shù)據(jù)寬度間隔UT的整數(shù)的一小部分，則認為，來自延遲元件DLN的回波對來自信號線1000的信號工作以便使節(jié)點WRN處的絕對值增大，并且使來自信號線1000的信號劣化。

當延遲元件DLN的端部DN1處于浮置狀態(tài)時，端部DN1中的阻抗變得高于端部DN2中的阻抗，并且從延遲元件DLN的端部DN2輸出的輸出信號RW變?yōu)榫哂行胁?。結果，可能發(fā)生的是，該行波在節(jié)點WRN中與來自信號線1000的信號組合，并且供給接收緩沖電路1003的輸入端子的信號變?yōu)榱踊盘枴Ｒ虼?，在第一實施例中，延遲元件DLN的端部DN1耦合到預定電壓Vs。

考慮到延遲元件DLN的構造延遲元件DLN的延遲導線的長度(也就是說，端部DN1和DN2之間的距離)和寬度、厚度、材料等，往返信號延遲的時間UT/m被確定為一個數(shù)據(jù)寬度間隔UT的整數(shù)的一小部分。

圖1C是說明延遲元件DLN的傳遞函數(shù)的示圖。在圖1C中，方程(1)表達用Z變換記號表示的延遲元件DLN的傳遞函數(shù)H(z)。在方程(1)中，s指示拉普拉斯系數(shù)。如上所述，“b”指示信號的分布比，UT指示一個數(shù)據(jù)寬度間隔，且m表達整數(shù)。

數(shù)字濾波器的操作

接著，將描述圖1A所示的數(shù)字濾波器1002的操作。圖2A至2C是說明數(shù)字濾波器1002的操作的波形圖。這些圖中的每個的水平軸均指示時間，而垂直軸均指示電壓。圖2A指示從發(fā)送緩沖電路1001(圖1A)供給信號線1000(圖1A)的端部SNI的發(fā)送波形2104。圖2B和2C指示線或耦合部分(節(jié)點WRN)中的信號的波形。圖2B指示通過節(jié)點WRN中的線或耦合實現(xiàn)的來自信號線1000的濾波器輸入波形2105和來自延遲元件DLN的輸出信號RW的波形的組合。圖2C指示由圖2B中的耦合形成的濾波器輸出波形2106。因為節(jié)點WRN處的信號被供給接收緩沖電路1003的輸入端子，所以可以認為圖2C說明了輸入信號或接收緩沖電路1003的接收信號的波形。

根據(jù)預定發(fā)送速度的串行信號被供給發(fā)送緩沖電路1001，并且與供給的串行信號對應的發(fā)送信號被供給信號線1000的端部SNI。為了便于解釋，其電壓在脈沖狀態(tài)下改變的發(fā)送波形2104被輸入到信號線1000的端部SNI。

輸入到信號線1000的端部SNI的發(fā)送波長2104被發(fā)送到信號線1000的端部SNO。因為信號線1000具有損耗，所以與發(fā)送波形2104相比有劣化的波形被作為濾波器輸入波長2105而產(chǎn)生。因為發(fā)送波形2104的脈沖形狀改變，所以如圖2B所示，所以從發(fā)送線1000輸出的濾波器輸入波形2105具有電壓陡峭上升并且逐漸下降的形狀。信號線1000的輸出信號(濾波器輸入波形2105)的一部分被輸入到節(jié)點WRN中的延遲元件DLN的端部DN2。如參照圖1A所描述的，供給的輸出信號(濾波器輸入波形2105)的一部分在延遲元件DLN中的往返延遲時間之后被作為衰減的回波輸出到節(jié)點WRN。

也就是說，在往返延遲時間之后，延遲元件DLN的輸出信號RW被發(fā)送到線或耦合的部分。因為此時的波形是回波，所以它是相位與輸出信號(濾波器輸入波形2105)的相位相反的波形，并且輸出信號的值是與輸出信號(濾波器輸入波形2105)相比有衰減的值。在線或耦合部分(即，節(jié)點WRN)中，組合輸出信號(濾波器輸入波形2105)和延遲元件DLN的輸出信號RW(回波的波形)。在圖2B中，通過延遲元件中的往返產(chǎn)生的輸出信號RW用標號(1)指示。往返產(chǎn)生無限次數(shù)。在圖2B中，作為例子，通過第二次至第六次往返產(chǎn)生的輸出信號RW用標號(2)至(6)指示。因為衰減在每次信號在延遲元件DLN中往返時發(fā)生，所以通過往返產(chǎn)生的輸出信號RW的值逐漸減小。

期望的是在接收緩沖電路1003的輸入端子附近提供線或耦合部分(即，節(jié)點WRN)。原因如下。阻抗也存在于節(jié)點WRN和接收緩沖電路1003的輸入端子之間。當節(jié)點WRN和接收緩沖電路1003的輸入端子分開時，阻抗增大，并且當考慮阻抗的值時，阻抗變得不合需要。延遲元件DLN的每單位長度的電阻R或電導G大于信號線1000的每單位長度的電阻或電導。

因為節(jié)點WRN處的濾波器輸入波形2105和輸出信號RW的波形(例如，標號(1)至(6)的波形)通過線或耦合組合，所以波形重疊。結果，如圖2C所示，供給接收緩沖電路1003的輸入端子的濾波器輸出波形2106具有類似于發(fā)送波形2104的形狀。結果，如圖2C所示，供給接收緩沖電路1003的輸入端子的濾波器輸出波形2106變?yōu)榫哂蓄愃朴诎l(fā)送波形2104的形狀。也就是說，波形被恢復(被成形)。

將如下更簡要地描述延遲元件DLN的操作。從信號線1000發(fā)送的濾波器輸入信號(濾波器輸入波形2105)的一部分被輸入到延遲元件DLN的端部DN2。然而，因為沒有出口，該部分返回到端部DN2(輸入端子)。此時，使得延遲元件DLN的每單位長度的電阻或電導大于信號線1000的每單位長度的電阻或電導，并且使延遲元件DLN的端部DN1釘扎到預定電壓Vs(諸如電路的接地電壓)。通過所述操作，如圖2B中的標號(1)所示的相位(使用預定電壓Vs作為參考的極性)是反相的，并且衰減的信號返回到線或耦合部分(節(jié)點WRN)。因為線或耦合部分(節(jié)點WRN)的阻抗和延遲元件DLN的端部DN1的阻抗不同，所以曾經(jīng)從信號線1000輸入到延遲元件DLN的信號在延遲元件DLN中重復返回，標號(2)至(6)等指示的衰減的輸出信號RW返回到線或耦合部分，并且與濾波器輸入波形2105組合。

通過信號線1000的濾波器輸入波形2105具有如圖2B所示的從脈沖形狀的波形(矩形波形)拖尾的形狀，并且與通過延遲元件DLN產(chǎn)生的輸出信號RW的波形組(標號(1)至(6)等指示的波形)組合，從而消除尾部部分來重構接近于原始矩形波的信號波形。

在圖2B中，UT指示如上所述的一個數(shù)據(jù)寬度間隔。時間tsa指示延遲元件DLN的輸出信號RW變?yōu)榉逯堤幍臅r序。因此，可以認為相鄰時間tsa之間的時間對應于延遲元件DLN中的往返延遲時間。因為圖2A至2C說明參照圖1A至1C描述的系數(shù)“m”為1的情況，所以相鄰時間tsa之間的時間和一個數(shù)據(jù)寬度間隔UT的時間是相同的。

通過整數(shù)的增大參照圖1A至1C描述的系數(shù)“m”，可以使預定時間中的延遲元件DLN中的往返的次數(shù)增加。也就是說，可以在預定時間內(nèi)使與濾波器輸入波形2105組合的、延遲元件DLN的輸出信號RW的波形的數(shù)量增加，并且可以使供給接收緩沖電路1003的輸入端子的濾波器輸出波形2106更接近發(fā)送波形2104。系數(shù)“m”優(yōu)選為例如大約4。

如參照圖2A至2C所描述的，在數(shù)字濾波器電路2102執(zhí)行處理的情況下，來自信號線2100的濾波器輸入波形2105被采樣，并且由算術電路執(zhí)行處理。在這種情況下，圖2B所示的時間tsa可以認為是對濾波器輸入波形2105進行采樣的采樣時序，并且對通過使用相鄰時間tsa之間的時間作為采樣周期進行采樣而獲得的數(shù)字值執(zhí)行算術電路進行的算術運算。

在第一實施例中，由作為無源元件的延遲導線形成的延遲元件DLN構造數(shù)字濾波器。因此，可以恢復(成形)其中由于通過信號線1000的發(fā)送而發(fā)生劣化的信號波形，同時降低功耗。當圖2B所示的時間tsa被認為是采樣時序時，根據(jù)第一實施例的數(shù)字濾波器可以被認為是任意采樣周期中的等效無限數(shù)量的算術電路。在降低功耗的同時，信號波形可以被以高精度恢復(被成形)。

盡管圖1A中未示出，但是信號線1000和延遲元件DLN均被安置為平行于被供給預定電壓的電壓導線。延遲元件DLN的端部DN1耦合到平行于延遲元件DLN安置的電壓導線。延遲元件DLN和平行于延遲元件DLN安置的電壓導線中的每單位長度的信號損耗被設置為大于信號線的每單位長度的信號損耗。

接著，將使用以Z變換記號表示的傳遞函數(shù)來描述圖1A所示的數(shù)字濾波器1002。如圖21B所示，數(shù)字濾波器電路2102由有源元件構成。另一方面，如圖1A所示，根據(jù)第一實施例的數(shù)字濾波器1002由無源元件構成。此外甚至在由無源元件構成的濾波器中，如稍后將描述的，也對傳遞函數(shù)執(zhí)行數(shù)字計算。因此，在本說明書中，盡管濾波器由無源元件構成，但是它被稱為數(shù)字濾波器。

圖3是用于解釋根據(jù)第一實施例的數(shù)字濾波器的示圖。以類似于以上描述的方式，延遲元件DLN的往返延遲時間被表達為UT/m。在這種情況下，系數(shù)“m”是整數(shù)1、2、3、4......。延遲元件DLN的往返信號衰減速率被表達為e^-β。

數(shù)字濾波器1002的傳遞函數(shù)H(z)用圖3中的方程(2)表達。在這種情況下，“b”指示信號的分布比，且b₀、c和γ指示變量。另一方面，信號線1000的傳遞函數(shù)S(z)用圖3中的方程(3)表達。在方程(3)中，h₀和“a”指示變量。使傳播通過信號線1000的信號劣化的劣化因素是集膚效應(skin effect)和介電損耗。在方程(3)中，α₁指示由于集膚效應引起的損耗，而α₂指示介電損耗。

用圖3中的方程(4)表達通過將信號線1000的傳遞函數(shù)與數(shù)字濾波器1002的傳遞函數(shù)相乘而獲得的總傳遞函數(shù)H_total(z)。從方程(4)，存在傳遞函數(shù)H_total(z)變?yōu)槿鐖D3中的方程(5)所表達的基本上恒定的常數(shù)h₀的條件。例如，通過如圖3中的方程(6)所表達的那樣進行設置，獲得基本上恒定的常數(shù)h₀。也就是說，通過使用數(shù)字濾波器1002，可以使信號線1000均衡化。

在方程(4)中，H(z)S(z)表達數(shù)字濾波器1002設在發(fā)送緩沖電路1001的一側的情況，而S(z)H(z)表達數(shù)字濾波器1002設在接收緩沖電路1003的一側的情況。也就是說，數(shù)字濾波器1002可以耦合在接收緩沖電路1003的輸入端子附近或者發(fā)送緩沖電路1001的輸出端子附近。

圖4是說明將數(shù)字濾波器1002耦合到發(fā)送緩沖電路1001的輸出端子的情況下的構造的框圖。圖4類似于圖1A，不同點是數(shù)字濾波器1002耦合到發(fā)送緩沖電路1001的輸出端子。具體地，將發(fā)送緩沖電路1001的輸出端子與信號線1000的端部SNI耦合的信號導線的預定部分是節(jié)點WRN，并且作為數(shù)字濾波器1002的組件的延遲元件DLN的端部DN2線或耦合到節(jié)點WRN。

在這種情況下，預先通過數(shù)字濾波器1002的輸出信號(回波)使節(jié)點WRN中的信號的波形變形(調(diào)整)，以使得從信號線1000的端部SNO輸出的信號的波形被成形為與從發(fā)送緩沖電路1001的輸出端子輸出的發(fā)送波形類似的波形。因為數(shù)字濾波器1002的操作類似于參照圖1A至1C至圖3描述的數(shù)字濾波器的操作，所以將不重復描述。

圖5A和5B是數(shù)字濾波器2102和數(shù)字濾波器1002之間的比較的表格。圖5A說明功能塊的比較，而圖5B說明功能上的比較。

如圖21B所示，數(shù)字濾波器電路2102由諸如乘法電路MM1至MMn、加法電路SM1和SM2以及延遲電路DL1至DLn的功能塊構成。在根據(jù)第一實施例的數(shù)字濾波器1002中，這些功能塊被物理量和延遲元件DLN的端部的物理耦合取代。具體地，如圖5A所示，數(shù)字濾波器電路2102中的“第n乘法電路”被數(shù)字濾波器1002中的“n次往返之后的延遲元件中的損耗”取代，“第n延遲電路”被“n次往返之后的延遲元件中的延遲”取代。此外，數(shù)字濾波器電路2102中的“加法電路”被數(shù)字濾波器1002中的“與信號線的線或耦合以及預定電壓耦合(相位反相)”取代。

圖5B說明比較數(shù)字濾波器電路2102和根據(jù)第一實施例的數(shù)字濾波器1002之間的功能的情況。具體地，在數(shù)字濾波器電路2102中，實際上只可以提供“有限數(shù)量”的乘法電路。相反，在數(shù)字濾波器1002中，通過延遲元件的損耗來實現(xiàn)乘法電路的功能，以使得可以提供“無限數(shù)量”的等效乘法電路。類似地，在數(shù)字濾波器電路2102中，實際上只可以提供“有限數(shù)量”的延遲電路。相反，在數(shù)字濾波器1002中，通過延遲元件DLN的延遲來實現(xiàn)延遲電路的功能，以使得可以提供“無限數(shù)量”的等效延遲電路。

此外，對在信號線中發(fā)送的信號進行采樣的采樣周期在數(shù)字濾波器電路2012中是一個數(shù)據(jù)寬度間隔“UT”，而相反，在數(shù)字濾波器1002中的等效采樣周期是“任意的”。等效采樣周期對應于往返延遲時間UT/m。盡管等效采樣周期是“任意的”，但是希望將它設置為由整數(shù)的系數(shù)“m”確定的往返延遲時間(等效采樣周期)。

供給構造數(shù)字濾波器電路2102的乘法電路的乘數(shù)系數(shù)a₁至a_N(圖21)的自由度可以在數(shù)字濾波器電路2102中被“任意地”確定。在數(shù)字濾波器1002中，因為等效乘數(shù)系數(shù)是通過延遲元件DLN的衰減實現(xiàn)的，所以乘數(shù)系數(shù)的自由度“僅僅是單調(diào)遞減的”。然而，例如，通過放大供給接收緩沖電路1003的輸入端子的信號，可以從接收緩沖電路1003輸出任意電壓電平的信號。

在根據(jù)第一實施例的數(shù)字濾波器1002中，如圖5B中所寫的，乘數(shù)系數(shù)“僅僅是單調(diào)遞減的”。因此希望放大接收緩沖電路1003等中的重構的(成形的)信號的波形。

如上所述，在根據(jù)第一實施例的數(shù)字濾波器1002中，以類似于圖21所示的數(shù)字濾波器電路2102的方式，可以使信號線1000均衡化，并且可以降低功耗。等效乘法電路的數(shù)量是無限的，并且可以使數(shù)字濾波器的時間分辨率為數(shù)字濾波器電路2102的時間分辨率的許多倍。因此，可以實現(xiàn)大的功耗降低以及信號波形解碼精度的改善。

半導體裝置的整體構造

接著，將描述根據(jù)第一實施例的半導體裝置的整體構造。在這里所述的半導體裝置中，合并了圖1中所描述的數(shù)字濾波器1002。圖6是說明根據(jù)第一實施例的半導體裝置6000的截面的截面圖。半導體裝置6000具有印刷基板PBS、安裝在印刷基板PBS上面的多個包裝基板以及安裝在包裝基板上面的多個中介層。此外，在每個中介層上面安裝有半導體芯片。因此，根據(jù)第一實施例的半導體裝置6000可以認為是具有多個半導體芯片的電子裝置。

為了便于描述，在圖6中，示出了安裝在印刷基板PBS上面的兩個包裝基板PPS-1和PPS-2。安裝在包裝基板PPS-1上面的中介層被指示為標號INS-1，而安裝在包裝基板PPS-2上面的中介層被指示為標號INS-2。

圖6說明如下情況：其中盡管不受限制，多個半導體芯片MCH-1至MCH-4(第三半導體芯片)和LCH-1(第一半導體芯片)安裝在第一中介層INS-1(第一中介層)上面，并且一個半導體芯片LCH-2(第二半導體芯片)安裝在中介層INS-2(第二中介層)上面。顯而易見的是，安裝在中介層等中的每個上面的半導體芯片的數(shù)量是例子，而本發(fā)明不限于該數(shù)量。在根據(jù)第一實施例的半導體裝置6000中，作為安裝在中介層INS-1上面的半導體芯片的一部分的半導體芯片MCH-1至MCH-4立體地(三維地)堆疊，并且作為半導體芯片的一部分的半導體芯片LCH-1被平坦地(二維地)安裝。具體地，在中介層INS-1的頂視圖中，半導體芯片MCH-1至MCH-4被安置以使得它們在中介層INS-1中的預定第一區(qū)域中彼此重疊，并且半導體芯片LCH-1被安置在不同于其中安置有半導體芯片MCH-1至MCH-4的預定第一區(qū)域的預定第二區(qū)域中。

半導體芯片MCH-1至MCH-4中的每個例如均是存儲信息的存儲器半導體芯片，而半導體芯片LCH-1是對存儲器半導體芯片MCH-1至MCH-4執(zhí)行信息的發(fā)送/接收、控制等的邏輯半導體芯片。邏輯半導體芯片LCH-1也可以立體地堆疊在中介層INS-1上面。例如，盡管存儲器半導體芯片MCH-1至MCH-4可以堆疊在邏輯半導體芯片LCH-1上面，但是因為每個半導體芯片都產(chǎn)生熱量，所以如圖6所示，希望僅立體地堆疊存儲器半導體芯片MCH-1至MCH-4，而將邏輯半導體芯片安裝在不同于存儲器半導體芯片MCH-1至MCH-4的第二區(qū)域中。

印刷基板PBS具有第一主表面PBF1以及與第一主表面PBF1相對的第二主表面PBF2，并且進一步在第一主表面PBF1與第二主表面PBF2之間具有交替夾入的多個導電層和多個絕緣層。所述多個導電層在堆疊的同時夾入絕緣層以使它們電分離。在印刷基板PBS的第一主表面PBF1上，形成多個球體電極PDE。在圖6中，為了避免繪制變得復雜，引用符號PDE僅被指定給最右側的球體電極和最左側的球體電極。形成在印刷基板PBS的第一主表面PBF1上面的球體電極(例如，兩個球體電極)經(jīng)由印刷基板PBS中的導電層形成的預定布線圖案相互電耦合。在圖6中，作為印刷基板PBS中的導電層形成的布線圖案的例子，示出了布線圖案(信號導線)PBL1和PBL2。

包裝基板PPS-1也具有第一主表面PPF1以及與第一主表面PPF1相對的第二主表面PPF2，并且具有夾在第一主表面PPF1和第二主表面PPF2之間的多個導電層和多個絕緣層。所述多個導電層在堆疊的同時夾入絕緣層。在包裝基板PPS-1的第一主表面PPF1上，形成多個凸塊電極(未示出)。在包裝基板PPS-1的第二主表面PPF2上，形成多個球體電極(未示出)。形成在第一主表面PPF1上的凸塊電極的密度被設置為高于形成在第二主表面PPF2上的球體電極的密度。期望的布線圖案由夾在第一主表面PPF1和第二主表面PPF2之間的導電層形成。通過形成的布線圖案，例如，形成在第一主表面PPF1上的凸塊電極和形成在第二主表面PPF2上的球體電極電耦合。圖6說明由夾在第一主表面PPF1和第二主表面PPF2之間的導電層形成的布線圖案的例子，并且這些圖案的一部分被繪制為布線圖案(信號導線)PPL1-1和PPL1-2。

中介層INS-1也具有第一主表面INF1以及與第一主表面INF1相對的第二主表面INF2，并且具有夾在第一主表面INF1和第二主表面INF2之間的多個導電層和多個絕緣層。所述多個導電層在堆疊的同時夾入絕緣層。在中介層INS-1的第一主表面INF1上，形成多個微凸塊電極(未示出)。在中介層INS-1的第二主表面INF2上，形成多個凸塊電極(未示出)。形成在第一主表面INF1上的微凸塊電極的密度被設置為高于形成在第二主表面INF2上的凸塊電極的密度。

期望的布線圖案由夾在第一主表面INF1和第二主表面INF2之間的導電層形成。通過形成的期望的第一布線圖案，例如，形成在第一主表面INF1上的微凸塊電極和形成在第二主表面INF2上的凸塊電極電耦合。通過形成的期望的第二布線圖案，形成在第一主表面INF1上的微凸塊電極電耦合。圖6說明將微凸塊電極和凸塊電極電耦合的第一布線圖案以及將微凸塊電極電耦合的第二布線圖案的例子。第一布線圖案中的每個均將預定的微凸塊電極和凸塊電極耦合的第一布線圖案被繪制為布線圖案(信號導線)INL-1和INL-2。

多個微凸塊電極(未示出)形成在存儲器半導體芯片MCH-1的主表面上面，存儲器半導體芯片MCH-2至MCH-4中的每個在其主表面中均具有多個電極(未示出)，并且存儲器半導體芯片MCH-2至MCH-4的電極中的每個均經(jīng)由通孔THF電耦合到存儲器半導體芯片MCH-1的微凸塊電極。因此，存儲器半導體芯片MCH-1至MCH-4中的每個中的內(nèi)部電路塊電耦合到存儲器半導體芯片MCH-1的微凸塊電極。

邏輯半導體芯片LCH-1具有第一主表面CHF1以及與第一主表面CHF1相對的第二主表面CHF2。邏輯半導體芯片LCH-1具有SerDes電路。盡管SerDes具有多個發(fā)送緩沖電路和多個接收緩沖電路，但是在圖6中，用標號SCB1-1示出了一個發(fā)送緩沖電路，并用標號RCB1-1和RCB1-2示出了兩個接收緩沖電路。在邏輯半導體芯片LCH-1的第二主表面CHF2上面，形成多個微凸塊電極(未示出)。邏輯半導體芯片LCH-1中的電路塊電耦合到微凸塊電極。圖6說明了一個發(fā)送緩沖電路SCB1-1以及兩個接收緩沖電路RCB1-1和RCB1-2耦合到微凸塊電極的狀態(tài)。

存儲器半導體芯片MCH-1和邏輯半導體芯片LCH-1被安裝為使得存儲器半導體芯片MCH-1的主表面和邏輯半導體芯片LCH-1的第二主表面CHF2與中介層INS-1的第一主表面INF1相對。此時，存儲器半導體芯片MCH-2至MCH-4被安裝為立體地堆疊在存儲器半導體芯片MCH-1上面。

形成在存儲器半導體芯片MCH-1的主表面上面的微凸塊電極以及形成在邏輯半導體芯片LCH-1的第二主表面CHF2上面的微凸塊電極通過微凸塊MBM電耦合到形成在相對的中介層INS-1的第一主表面INF1上面的微凸塊電極。

中介層INS-1被安裝在包裝基板PPS-1上面，以使得第二主表面INF2與包裝基板PPS-1的第一主表面PPF1相對。此時，形成在包裝基板PPS-1的第一主表面PPF1上面的凸塊電極以及形成在中介層INS-1的第二主表面INF2上面的凸塊電極通過凸塊SBM電耦合。包裝基板PPS-1被安裝在印刷基板PBS上面，以使得第二主表面PPF2與印刷基板PBS的第一主表面PBF1相對。此時，形成在包裝基板PPS-1的第二主表面PPF2上面的球體電極以及形成在印刷基板PBS的第一主表面PBF1上面的球體電極通過球體SBL電耦合。

通過多個微凸塊，存儲器半導體芯片MCH-1至MCH-4和邏輯半導體芯片LCH-1耦合到中介層INS-1中的對應的微凸塊電極。在圖6中，為了避免繪制變得復雜，引用符號MBM僅被指定給所述多個微凸塊中的最左側的微凸塊。通過多個凸塊，中介層INS-1耦合到包裝基板PPS-1中的對應的凸塊電極。在圖6中，為了避免繪制變得復雜，引用符號SBM僅被指定給所述多個凸塊中的最左側的凸塊。類似地，通過多個球體，包裝基板PPS-1耦合到板PBS中的對應的球體電極。在圖6中，為了避免繪制變得復雜，引用符號SBL僅被指定給所述多個球體中的最左側的球體。

當從印刷基板PBS的第一主表面PBF1側看印刷基板PBS時，如上所述，在印刷基板PBS中的第一區(qū)域中，包裝基板PPS-1、中介層INS-1和半導體芯片(存儲器半導體芯片MCH-1至MCH-4和邏輯半導體芯片LCH-1)被按次序安裝。類似地，當從印刷基板PBS的第一主表面PBF1側看印刷基板PBS時，在印刷基板PBS中的第二區(qū)域中，包裝基板PPS-2、中介層INS-2和邏輯半導體芯片LCH-2被按次序安裝。當從第一主表面PBF1側看時，第一區(qū)域和第二區(qū)域是印刷基板PBS中相互分開的區(qū)域。

包裝基板PPS-2具有與包裝基板PPS-1的構造類似的構造。包裝基板PPS-2被安裝為使得其第二主表面PPF2與第一主表面PBF1相對，并且形成在包裝基板PPS-2的第二主表面PPF2上面的球體電極通過球體電耦合到印刷基板PBS的第一主表面PBF1中的對應的球體電極PDE。中介層INS-2被安裝為使得其第二主表面INF2與包裝基板PPS-2的第一主表面PPF1相對，并且形成在中介層INS-2的第二主表面INF2上面的球體電極(未示出)通過凸塊電耦合到包裝基板PPS-2的第一主表面PPF1中的對應的凸塊電極。此外，邏輯半導體芯片LCH-2被安裝為使得其第二主表面CHF2與中介層INS-2的第一主表面INF1相對，并且形成在邏輯半導體芯片LCH-2的第二主表面上面的微凸塊電極通過微凸塊電耦合到中介層INS-2的第一主表面INF1中的對應的微凸塊電極。

像包裝基板PPS-1那樣，包裝基板PPS-2具有交替堆疊的多個導電層和多個絕緣層。在圖6中，示出了由包裝基板PPS-2中的導電層形成的布線圖案的一部分。在圖6中，標號PPL2-1和PPL2-2被指定給布線圖案(信號導線)的一部分。像中介層INS-1那樣，中介層INS-2也具有交替堆疊的多個導電層和多個絕緣層。在圖6中，示出了由中介層INS-2的導電層形成的布線圖案的一部分。在圖6中，標號INL2-1和INL2-2被指定給布線圖案(信號導線)的一部分。

邏輯半導體芯片LCH-2具有SerDes電路，SerDes具有多個發(fā)送緩沖電路和多個接收緩沖電路。發(fā)送緩沖電路和接收緩沖電路電耦合到形成在邏輯半導體芯片LCH-2的第二主表面CHF2上面的微凸塊。在圖6中，用標號SCB2-1示出了邏輯半導體芯片LCH-2中的SerDes電路的多個發(fā)送緩沖電路中的一個發(fā)送緩沖電路，并用標號RCB2-1和RCB2-2示出了多個接收緩沖電路中的兩個接收緩沖電路。

在邏輯半導體芯片LCH-2中的SerDes電路中，串行信號經(jīng)由第一信號線從發(fā)送緩沖電路SCB2-1供給邏輯半導體芯片LCH-1中的SerDes電路中的接收緩沖電路RCB1-2。串行信號經(jīng)由第二信號線從邏輯半導體芯片LCH-1中的SerDes電路中的發(fā)送緩沖電路SCB1-1供給邏輯半導體芯片LCH-2中的SerDes電路中的接收緩沖電路RCB2-2。以這樣的方式，可以在邏輯半導體芯片LCH-2和LCH-1之間執(zhí)行串行信號的高速發(fā)送/接收。例如，可以從邏輯半導體芯片LCH-2高速訪問存儲器半導體芯片MCH-1至MCH-4。

邏輯半導體芯片LCH-1和LCH-2中的接收緩沖電路RCB1-1和RCB2-1例如經(jīng)由未示出的信號線耦合到未示出的半導體芯片，并且用于接收高速串行信號。

發(fā)送緩沖電路SCB2-1和接收緩沖電路RCB1-2經(jīng)由中介層INS-1和INS-2中的布線圖案INL1-1和INL2-1、包裝基板PPS-1和PPS-2中的布線圖案PPL1-1和PPL2-1以及印刷基板PBS中的布線圖案PBL1電耦合。類似地，發(fā)送緩沖電路SCB1-1和接收緩沖電路RCB2-2經(jīng)由中介層INS-1和INS-2中的布線圖案INL1-2和INL2-2、包裝基板PPS-1和PPS-2中的布線圖案PPL1-2和PPL2-2以及印刷基板PBS中的布線圖案PBL2電耦合。

也就是說，第一信號線由串聯(lián)耦合在發(fā)送緩沖電路SCB2-1的輸出端子和接收緩沖電路RCB1-2的輸入端子之間的布線圖案INL1-1、INL2-1、PPL1-1、PPL2-1和PBL1構成。第二信號線由串聯(lián)耦合在發(fā)送緩沖電路SCB1-1的輸出端子和接收緩沖電路RCB2-2的輸入端子之間的布線圖案INL1-2、INL2-2、PPL1-2、PPL2-2和PBL2構成。

在第一實施例中，中介層INS-1和INS-2中的布線圖案(例如，INL1-1、INL2-1等)的線寬比包裝基板PPS-1和PPS-2中的布線圖案(例如，PPL1-1、PPL2-1等)以及印刷基板PBS中的布線圖案(例如，PBL1等)的線寬窄。也就是說，可以使中介層INS-1和INS-2中的信號密度高于包裝基板和印刷基板的信號密度。因此，例如，像中介層INS-1那樣，安裝在同一個中介層上的半導體芯片可以用中介層中的布線圖案容易地耦合。

印刷基板PBS中的布線圖案的線寬比包裝基板PPS-1和PPS-2中的布線圖案的線寬厚。根據(jù)布線圖案的線寬，耦合到布線圖案的電極的大小改變。因此，形成在印刷基板PBS中的第一主表面PBF1上面的球體電極的大小大于通過微凸塊耦合的微凸塊電極的大小。在第一實施例中，形成在包裝基板PPS-1和PPS-2的第一主表面PPF1上面的凸塊電極的大小被設置為微凸塊電極和球體電極之間的大小。因此，可以在印刷基板PBS的布線圖案的線寬、包裝基板PPS-1和PPS-2的布線圖案的線寬以及中介層INS-1和INS-2的布線圖案的線寬成降序的狀態(tài)下以高密度安置電極。

在這種情況下，微凸塊MBM的大小、凸塊SBM的大小以及球體SBL的大小成升序。微凸塊MBM、凸塊SBM和球體SBL在電耦合電極時變形。因此，可以理解，在電極耦合之前的狀態(tài)下進行大小的比較。

在第一實施例中，存儲器半導體芯片MCH-1至MCH-4被三維地安置，而邏輯半導體芯片LCH-1被二維地安置。因此，還可以理解，圖6所示的半導體裝置6000是所謂的2.5-D半導體裝置。圖6中所描述的SerDes電路是但不限制于具有56Gbps的傳送速度的SerDes電路。

中介層INS-1和INS-2是但不限制于硅中介層。例如，中介層INS-1和INS-2可以是使用玻璃基板或有機基板的中介層。

在圖6中，虛線包圍的區(qū)域DFA-1和DFA-2指示其中形成參照圖1等描述的數(shù)字濾波器的區(qū)域。在圖6中，MM指示覆蓋半導體芯片和中介層的耦合部分的絕緣體部分。

數(shù)字濾波器的結構

接著，將描述根據(jù)第一實施例的數(shù)字濾波器的結構。圖7是從中介層PPS-1的第一主表面PPF1看到的圖6中虛線區(qū)域DFA-1的平面圖。圖8是說明圖7中的A-A'截面和B-B'截面的截面圖。圖7和8說明作為數(shù)字濾波器1002的組件的延遲元件DLN由形成在中介層PPS-1中的導電層構成的例子。

在圖7中，INS-L10至INS-L14和INS-L10至INS-L12中的每個均指示由形成在中介層INS-1中的導電層形成的布線圖案(信號導線)。盡管稍后將參照圖8描述例子，但是中介層INS-1具有通過絕緣層彼此隔離的三個導電層INS-L1至INS-L3。盡管不受限制，但布線圖案INS-L10至INS-L14由這三個導電層中的第一導電層INS-L1形成，而布線圖案INS-L30至INS-L32中的每個由第三導電層INS-L3形成。

如參照圖1至5所描述的，延遲元件DLN具有輸入/輸出將被發(fā)送的信號的信號線，以及平行于信號線延伸并且被供給預定電壓Vs的電壓線。在圖7中，布線圖案INS-L10用作輸入/輸出將被發(fā)送的信號的信號線，而布線圖案INS-L11和INS-L12用作被供給預定電壓Vs的電壓線。如從圖7所理解的，布線圖案INS-L11和INS-L12(第七布線圖案和第八布線圖案)均具有與布線圖案INS-L10相對的(在圖7中，平行的)區(qū)域。

因此，當從中介層INS-1的第一主表面INF1看時，布線圖案(信號導線)INS-L10在圖7中在橫向方向上延伸，而布線圖案(信號線)INS-L11和INS-L12在平面圖中平行于布線圖案INS-L10，并且如圖7所示在橫向方向上延伸。布線圖案INS-L10、INS-L11和INS-L12中的每個的另一個端部耦合到在圖7中的垂直方向上延伸的布線圖案INS-L13，并且布線圖案INS-L13被安置為垂直于布線圖案INS-L10、INS-L11和INS-L12中的每個。布線圖案INS-L11和INS-L12中的每個的一個端部耦合到在圖7中的垂直方向上延伸的布線圖案INS-L14，并且布線圖案INS-L14被安置為垂直于布線圖案INS-L10和INS-L12中的每個。

布線圖案INS-L14經(jīng)由用導電材料埋入的觸點CT2耦合到由第三導電層INS-L3形成的布線圖案INS-L31和INS-L32以便耦合導電層。布線圖案INS-L14經(jīng)由觸點CT2耦合到形成在中介層INS-1的第一主表面INF1上面的微凸塊電極(以下，電極也將被稱為焊盤)INS-MPD1和INS-MPD2。另一方面，布線圖案INS-L10的一個端部經(jīng)由觸點CT2耦合到由第三導電層INS-L3形成的布線圖案INS-L30。布線圖案INS-L10的一個端部經(jīng)由觸點CT2耦合到形成在中介層INS-1的第一主表面INF1上面的微凸塊電極INS-MPD3。

如稍后將描述的，對于布線圖案INS-L31和INS-L32，經(jīng)由形成在包裝基板PPS-1(圖6)和印刷基板PBS(圖6)中的布線圖案供給預定電壓Vs(例如，電路的接地電壓)。對于布線圖案INS-L30，經(jīng)由形成在包裝基板PPS-1和印刷基板PBS中的信號導線(布線圖案)從邏輯半導體芯片LCH-2供給發(fā)送信號。

微凸塊電極INS-MPD1和INS-MPD2通過微凸塊MPM(在圖7中，MBM-G1和MBM-G2)耦合到邏輯半導體芯片LCH-1的第二主表面CHF2中的對應的微凸塊電極。就該構造而言，預定電壓Vs被供給邏輯半導體芯片LCH-1。預定電壓Vs用作用于操作形成在邏輯半導體芯片LCH-1中的電路塊(例如，圖6所示的發(fā)送緩沖電路SCB1-1和接收緩沖電路RCB1-2)的電壓。

微凸塊電極INS-MPD3通過微凸塊MBM(在圖7中，MBM-S1)耦合到邏輯半導體芯片LCH-1的第二主表面CHF2上面的對應的微凸塊電極。在這種情況下，對應的微凸塊電極耦合到接收緩沖電路RCB1-2的輸入端子。就該構造而言，來自邏輯半導體芯片LCH-2的發(fā)送信號被供給邏輯半導體芯片LCH-1中提供的接收緩沖電路RCB1-2。

在圖7所示的例子中，在平面圖中，預定電壓Vs被供給輸入/輸出將被發(fā)送的信號的布線圖案INS-L10，并且布線圖案INS-L10被由與布線圖案INS-L10的導電層相同的導電層形成的布線圖案INS-L11至LNS-L14包圍。這還可以防止當輸入到布線圖案INS-L10的信號改變時產(chǎn)生的電磁場的泄漏。

接著，參照圖8，將描述數(shù)字濾波器DFA-1的結構。圖8說明了不僅作為數(shù)字濾波器DFA-1的組件的中介層INS-1，而且還有邏輯半導體芯片LCH的一部分、包裝基板PPS-1的一部分以及印刷基板PBS的一部分的截面。圖8所示的部分僅僅是與數(shù)字濾波器DFA-1相關的部分，而未示出其它部分。圖8是從圖7中的B-B'側看到的A-A'截面。因此，在圖8中，A-A'截面和B-B'截面部分地重疊。

印刷基板PBS具有交替向上堆疊的多個導電層和多個絕緣層。在圖8中，為了便于解釋，示出了僅具有絕緣層PBO和堆疊在絕緣層PBO上的一個導電層PBL的印刷基板PBS。通過圖8所示的導電層PBL，形成圖6所示的布線圖案PBL1。在圖8中，未示出參照圖6描述的球體電極SBL。

包裝基板PPS-1具有但不限制于通過絕緣層彼此隔離的四個導電層PPS-L1至PPS-L4。

為了解釋，圖8說明了包裝基板PPS-1的與圖7中描述的凸塊MBM-S1相關的一部分。在包裝基板PPS-1的第二主表面PPF2上面，如參照圖6所描述的，形成球體電極。在圖8中，球體電極被指示為引用符號PPS-LPD。球體電極PPS-LPD通過球體SBL、經(jīng)由未示出的球體電極SBL耦合到布線圖案PBL。在包裝基板PPS-1的第一主表面PPF1上，如圖6所描述的，形成凸塊電極。在圖8中，凸塊電極用引用符號PPS-SPD指示。

在圖8中，PPS-L4(R)、PPS-L3(R)、PPS-L2(R)和PPS-L1(R)指示由導電層PPS-L1至PPS-L4形成的預定布線圖案。引用符號(R)指示與圖7所示的布線圖案INS-L10相關的布線圖案，而引用符號(R)前面的引用符號指示形成布線圖案的導電層。例如，PPS-L4(R)指示與由第四導電層形成的布線圖案INS-L10相關的布線圖案。布線圖案PPS-L3(R)至PPS-L1(R)用相同的記號系統(tǒng)表達。

開口形成在插入在布線圖案PPS-L1(R)至PPS-L4(R)之間的絕緣層中，并且被填充導電材料，從而形成觸點CT3。如圖8所示，經(jīng)由觸點CT3，布線圖案PPS-L1(4)至PPS-L4(4)彼此耦合。經(jīng)由觸點CT3，布線圖案PPS-L1(R)和球體電極PPS-LPD耦合。類似地，經(jīng)觸點CT3，布線圖案PPS-L4(R)和凸塊電極PPS-MPD耦合。結果，通過布線圖案PPS-L1(R)至PPS-L4(R)和觸點CT3，球體電極PPS-LPD和凸塊電極PPS-MPD電耦合，并且形成圖6所示的布線圖案(信號線)PPL1-1。

中介層INS-1是但不限制于硅中介層。也就是說，中介層INS-1由硅基板SSBI以及具有多個導電層的布線層HSB-I構成，所述多個導電層通過已知的半導體制造技術形成在硅基板SSBI上。在第一實施例中，布線層HSB-I具有三個導電層INS-L1至INS-L3。顯而易見的是，在相鄰的導電層之間，插入了絕緣層。如圖6所述，凸塊電極形成在中介層INS-1的第二主表面INF2上面，而微凸塊電極形成在第一主表面INF1上面。在圖8中，形成在第二主表面INF2上面的凸塊電極用引用符號INS-SPD指示，而形成在第一主表面INF1上面的微凸塊電極用標號INS-MPD2和INS-MPD3指示(參照圖7)。

在圖8中，INS-L1(R)至INS-L3(R)指示由導電層INS-L1至INS-L3形成的布線圖案，且INS-L1(V)至INS-L3(V)也指示由導電層INS-L1至INS-L3形成的布線圖案。布線圖案也用包裝基板的描述中使用的記號系統(tǒng)來表達。具體地，引用符號(R)指示與圖7所示的布線圖案INS-L10相關的布線圖案，而引用符號(R)前面的引用符號指示形成布線圖案的導電層。引用符號(V)指示與圖7所示的布線圖案INS-L12相關的布線圖案，而引用符號(V)前面的符號指示形成布線圖案的導電層。

在圖8中，圖7所示的A-A'截面和B-B'截面被繪制為重疊的。首先，將描述A-A'截面。在圖8中的左側部分中，通過觸點CT2S，凸塊電極TNS-SPD(第二電極)耦合到布線圖案INS-L1(R)，觸點CT2S通過用導電材料填充形成在硅基板SSB-I中的開口而形成。布線圖案INS-L1(R)經(jīng)由觸點CT2耦合到第二層中的布線圖案INS-L2(R)，且第二層中的布線圖案INS-L2(R)經(jīng)由觸點CT2耦合到第三層中的布線圖案INS-L3(R)。第三層中的布線圖案INS-L3(R)對應于圖7所示的布線圖案INS-L30。第三層中的布線圖案INS-L3(R)對應于圖7所示的布線圖案INS-L30。也就是說，在圖7的平面圖中，第三層中的布線圖案INS-L3(R)的一部分具有被繪制為布線圖案INS-L30的平面形狀。

布線圖案INS-L3(R)經(jīng)由觸點CT2耦合到微凸塊電極INS-MPD3(第一電極)。在圖8中的右側部分中，布線圖案INS-L3(R)經(jīng)由觸點CT2耦合到加陰影線的布線圖案INS-L2(R)，且第二層中的布線圖案INS-L2(R)經(jīng)由觸點CT2耦合到加陰影線的布線圖案INS-L1(R)。第一層中的加陰影線的布線圖案INS-L1(R)對應于圖7所示的布線圖案INS-L10。也就是說，在平面圖中，加陰影線的布線圖案INS-L1(R)具有如圖7中的布線圖案INS-L10所示的平面形狀。

接著，將描述圖7所示的B-B'截面。盡管圖8中未示出，但是在中介層INS-1的第二主表面INF2上面形成了被供給預定電壓Vs的凸塊電極。圖8的左側部分中所示的第一層中的布線圖案INS-L1(V)經(jīng)由觸點CT2S耦合到未示出的凸塊電極。布線圖案INS-L1(V)經(jīng)由觸點CT2耦合到布線圖案INS-L2(V)，且布線圖案INS-L2(V)經(jīng)由觸點CT2耦合到布線圖案INS-L3(V)。第三層中的布線圖案INS-L3(V)對應于圖7所示的布線圖案INS-L32。也就是說，第三層中的布線圖案INS-L3(V)的一部分的平面形狀是圖7所示的布線圖案INS-L32的形狀。

布線圖案INS-L3(V)經(jīng)由圖8的右側部分中的觸點CT2耦合到加陰影線的布線圖案INS-L2(V)，并且此外，布線圖案INS-L2(V)經(jīng)由觸點CT2耦合到加陰影線的布線圖案INS-L1(V)(第六布線圖案)。第一層中的加陰影線的布線圖案INS-L1(V)對應于圖7所示的布線圖案INS-L12。也就是說，加陰影線的布線圖案INS-L1(V)的平面形狀是圖7所示的布線圖案INS-L12的形狀。

第三層中的布線圖案INS-L3(V)經(jīng)由觸點CT耦合到微凸塊電極INS-MPD2。

像圖8所示的凸塊電極INS-SPD那樣，圖8中未示出的凸塊電極經(jīng)由包裝基板PPS-1耦合到印刷基板PBS的布線圖案，并且經(jīng)由印刷基板PBS的布線圖案供給預定電壓Vs。像觸點CT3那樣，通過在插入在導電層之間的絕緣層中提供開口并且用導電材料填充該開口來形成觸點CT2。

在圖8中，可以認為，圖6所示的布線圖案INL1-1由布線圖案INS-L1(R)、INS-L2(R)和INS-L3(R)、耦合布線圖案的觸點CT2以及左側所示的觸點CT2S構成。

邏輯半導體芯片LCH-1具有半導體基板(例如，其中形成構造元件等的半導體區(qū)域的硅基板SSB)以及形成在硅基板SSB的主表面上的布線層HSB。布線層HSB具有交替堆疊的多個導電層和多個絕緣層。盡管不受限制，不過在第一實施例中，布線層HSB具有三個布線層LCH-L1至LCH-L3。在圖8中，SS指示形成在半導體基板SSB中的半導體區(qū)域。半導體區(qū)域SS對應于接收緩沖電路RCB1-2(圖6)的輸入端子。

在圖8中，LCH1-L1(R)、LCH-L2(R)、LCH-L3(R)和LCH-L3指示布線圖案。布線圖案LCH1-L1(R)、LCH-L2(R)和LCH-L3(R)用與形成在中介層INS-1中的布線圖案的記號系統(tǒng)相同的記號系統(tǒng)繪制。也就是說，引用符號(R)指示與圖7所示的布線圖案INS-L10相關的布線圖案，而引用符號(R)前面的引用符號指示其中形成有布線圖案的導電層。

如參照圖6所描述的，多個微凸塊電極形成在邏輯半導體芯片LCH-1的第二主表面CHF2上面。在圖8中，LCH-PD2和LCH-PD3指示形成在第二主表面CHF2上的微凸塊電極。

中介層INS-1上的微凸塊電極INS-MPD3通過微凸塊MBM-S1耦合到形成在第二主表面CHF2上的微凸塊電極LCH-PD3。微凸塊電極LCH-PD3經(jīng)由觸點CT1耦合到第三層中的布線圖案LCH-L3(R)(第五布線圖案)。布線圖案LCH-L3(R)經(jīng)由觸點CT1耦合到第二層中的布線圖案LCH-L2(R)，而布線圖案LCH-L2耦合到第一層中的布線圖案LCH-L1(R)。此外，布線圖案LCH-L1(R)經(jīng)由觸點CT1耦合到半導體區(qū)域SS。圖8所示的布線圖案INS-L3(R)對應于圖7所示的布線圖案INS-L30，而微凸塊電極INS-MPD3和凸塊電極INS-SPD經(jīng)由布線圖案INS-L3(R)耦合。

微凸塊電極LCH-PD2通過微凸塊MBM-G2耦合到微凸塊電極INS-MPD2，且微凸塊電極INS-MPD2經(jīng)由觸點CT1耦合到布線圖案LCH-L3(O)。布線圖案LCH-L3(O)例如用作將預定電壓Vs供給接收緩沖電路RCB1-2的導線。像觸電CT2那樣，通過在導電層之間的絕緣層中形成開口并且用導電材料填充該開口來形成觸點CT1。

就該構造來說，來自邏輯半導體芯片LCH-2(圖6)的發(fā)送信號經(jīng)由印刷基板PBS中的布線圖案、包裝基板PPS-1中的布線圖案以及中介層INS-1中的布線圖案被發(fā)送到接收緩沖電路RCB1-2的輸入端子。

圖7所示的布線圖案L10(第一布線圖案：在圖8中，加陰影線的布線圖案INS-L1(R))對應于參照圖1等描述的延遲元件DLN，且圖7所示的布線圖案INS-L11和INS-L12(第二布線圖案：在圖8中，加陰影線的布線圖案INS-L1(V))平行于延遲元件DLN延伸，并且變?yōu)楸还┙o預定電壓Vs的布線圖案(電壓導線)。當輸入信號時，布線圖案INS-L10被設置為使得作為輸出的信號的延遲時間的往返延遲變?yōu)閿?shù)據(jù)寬度間隔UT的整數(shù)的一小部分(往返信號延遲UT/m)。

在圖6中，從邏輯半導體芯片LCH-2中的發(fā)送緩沖電路SCB2-1輸出的發(fā)送信號經(jīng)由中介層INS中的布線圖案INL2-1和包裝基板PPS-2中的布線圖案PPL2-1被發(fā)送到印刷基板PBS中的布線圖案PBL1。發(fā)送到印刷基板PBS中的布線圖案PBL1的發(fā)送信號傳播通過布線圖案PBL1，被發(fā)送到包裝基板PPS-1中的布線圖案PPL1-1和中介層INS-1中的布線圖案INL1-2，并且被發(fā)送到圖8所示的微凸塊電極LCH-PD3。

發(fā)送到微凸塊電極LCH-PD3的發(fā)送信號被發(fā)送到接收緩沖電路RCB1-2的輸入端子(例如，半導體區(qū)域SS)，被放大并且被處理。發(fā)送到微凸塊電極LCH-PD3的發(fā)送信號還被輸入到作為延遲元件DLN的組件的布線圖案INS-L10的一個端部。布線圖案INS-L10的另一個端部耦合到預定電壓Vs。因此，如參照圖1等所描述的，產(chǎn)生反射波，并且反射波從布線圖案的一個端部輸出到微凸塊電極LCG-PD3。

布線圖案INL2-1、PPL2-1、PBL1、PPL1-1和INL1-2串聯(lián)耦合以構造參照圖1等描述的信號線1000。因信號線1000中的損耗而劣化的發(fā)送信號通過從布線圖案INS-L10的一個端部輸出的輸出信號(反射波)而得到恢復(成形)，并且所得信號被供給接收緩沖電路RCB1-2的輸入端子。

在第一實施例中，作為延遲元件DLN的組件的布線圖案INS-L10的一個端部起到輸入/輸出端子的作用，而另一個端部耦合到預定電壓Vs(例如，電路的接地電壓)。被供給預定電壓Vs的作為延遲元件DLN的組件的布線圖案(電壓線)INS-L11和INS-L12被安置為平行于布線圖案(信號線)INS-L10延伸，同時在平面圖中在它們之間夾入布線圖案INS-L10。也就是說，延遲元件DLN具有所謂的共面波導的結構。從預定電壓Vs被供給布線圖案INS-L10至INS-L12中的每個的另一個端部的角度來講，可以認為作為延遲元件DLN的組件的信號線(布線圖案INS-L10)和電壓線(布線圖案INS-L11和INS-L12)中的每個的另一個端部是短路的。

在第一實施例中，中介層INS-1中的導電層的厚度是相同的。因為存在延遲元件DLN的每單位長度的信號損耗(電阻比)小于信號線的每單位長度的信號損耗的狀況，所以使作為延遲元件DLN的組件的信號線(布線圖案INS-L10)的線寬BLD1(圖7)和電壓線(布線圖案INS-L11和INS-L12)的線寬BLD2(圖7)比信號線(例如，布線圖案INS-L30)的線寬BLS(圖7)薄是足夠的。

已經(jīng)通過使用圖6所示的布線圖案INL1-1和PPL1-1作為例子對圖7和8進行了描述。圖6所示的布線圖案INL1-2、PPL1-2、INL2-1、PPL2-1、INL2-2和PPL2-2是類似的。在這種情況下，參照圖7和8描述的與作為延遲元件DLN的組件的布線圖案類似的布線圖案可以耦合到接收緩沖電路中的每個的輸入端子，或者耦合到發(fā)送緩沖電路中的每個的輸出端子。作為延遲元件DLN中的每個的組件的布線圖案可以既耦合到接收緩沖電路的輸入端子，又耦合到發(fā)送緩沖電路的輸出端子。

如圖7和8所示，在形成作為信號線的組件的布線圖案INS-L30(第三布線圖案：INS-L3(R))以及用不同導電層構造延遲元件DLN的布線圖案INS-L10(INS-L1(R))、IND-L11和INS-L12(INS-L1(V))的情況下，作為信號線的組件的布線圖案的延伸方向以及構造延遲元件DLN的布線圖案的延伸方向可以被任意地確定，只要它們不接觸即可。

延遲元件的細節(jié)

盡管受到限制，作為延遲元件DLN的組件的布線圖案INS-L10由薄金屬布線層形成，并且延遲元件DLN的等效電路由圖1B表達。通過布線圖案INS-L10的集膚效應，圖1B所示的等效電路中的電阻R變大。結果，延遲元件變?yōu)榫哂写蟮男盘査p。代替增大電阻R，可以使圖1B所示的電導G增大。在這種情況下，在預定電壓Vs中流動的信號變大，并且信號衰減變大。

如參照圖1等所描述的，來自信號線1000的發(fā)送信號被分布到線或耦合部分(節(jié)點WRN)處的數(shù)字濾波器1002和接收緩沖電路1003。圖3所示的方程(7)表達了信號分布。在方程(7)中，Z₀表達當延遲元件DLN未被耦合時的線或耦合部分(例如，圖1A中的節(jié)點WRN)的阻抗。在方程(7)中，Z_c指示延遲元件DLN的阻抗。

如方程(7)所示，阻抗Z_c根據(jù)圖1B所示的電感L和電容C而改變?？梢酝ㄟ^改變圖7所示的布線圖案INS-L10與布線圖案INS-L11和INS-L12中的每個之間的距離(間隔)BLL來改變電感L和電容C。也就是說，當圖7所示的間隔BLL擴大時，電感L增大，而電容C減小。相反，當間隔BLL變窄時，電感L減小，而電容C增大。通過將間隔BLL設置為期望值，可以形成阻抗Z_c<阻抗Z₀的狀態(tài)以及阻抗Z_c>阻抗Z₀的狀態(tài)。通過設置阻抗Z_c和Z₀的狀態(tài)，可以用方程(7)控制信號的分布比的值(信號分布比)。

也就是說，在執(zhí)行恢復(成形)時，可以由間隔BLL控制從延遲元件DLN輸出到線或耦合部分的信號的值。

在圖7中，延遲元件DLN由信號線(布線圖案INS-L10)和被安置為夾住信號線的電壓線(布線圖案INS-L11和INS-L12)構成，并且預定電壓Vs被供給電壓線。然而，電壓線可以僅安置在所述側中的一側。在這種情況下，在不提供電壓線的一側，電磁場可能泄漏。因此，該構造不適合于高速信號發(fā)送。然而，在僅在所述側中的一側安置電壓線以縮小面積等的情況下，希望通過使間隔BLL變窄來設置阻抗Z_c<阻抗Z₀的狀態(tài)。

眼孔圖樣

圖9A和9B是說明根據(jù)第一實施例的半導體裝置中的眼孔圖樣的示圖。在圖9A和9B中，水平軸指示時間，且垂直軸指示信號電壓。圖9A和9B說明如下情況：即，F(xiàn)R4(阻燃型4)基板用作印刷基板，如圖6所示的邏輯半導體芯片LCH-1和LCH-2被安裝在印刷基板上面以使得邏輯半導體芯片LCH-1和LCH-2的間隔變?yōu)樗挠⒋纾⑶襈RZ形式的信號經(jīng)由印刷基板的布線圖案以56Gbps的傳送速度從邏輯半導體芯片LCH-2供給邏輯半導體芯片LCH-1。使用硅中介層作為中介層。圖9A是通過重疊數(shù)字濾波器1002耦合到邏輯半導體芯片LCH-1的接收緩沖電路時的接收緩沖電路的輸入端子處的信號電壓波形而繪制的眼孔圖樣的示圖。另一方面，圖9B是通過重疊數(shù)字濾波器1002未被耦合到邏輯半導體芯片LCH-1的接收緩沖電路的狀態(tài)下接收緩沖電路的輸入端子處的電壓波形而繪制的眼孔圖樣的示圖。

在比較圖9A和圖9B的情況下，在圖9B中，輸入端子處的電壓波形波動，使得變得難以指定眼孔圖樣。相反，在圖9A中，可以辨識眼孔圖樣，從而可以指定發(fā)送信號。

像圖9A和9B那樣，圖10A和10B是說明數(shù)字濾波器耦合到接收緩沖電路的輸入端子的情況以及沒有提供數(shù)字濾波器的情況下的眼孔圖樣的示圖。與圖9A和9B的不同要點在于，玻璃中介層用作中介層，且邏輯半導體芯片之間的間隔為6英寸，且發(fā)送速度為31.25Gbps。圖10A說明耦合數(shù)字濾波器1002時的眼孔圖樣。圖10B說明未提供數(shù)字濾波器1002時的眼孔圖樣。在比較圖10A和圖10B的情況下，像圖9A和9B那樣，當未提供數(shù)字濾波器1002時，難以指定眼孔圖樣。相反，在圖10A中，可以指定眼孔圖樣，并且可以指定發(fā)送信號。

也就是說，通過提供由無源元件而不是諸如晶體管的有源元件構成的數(shù)字濾波器1002，在抑制功耗增大的同時，可以指定信號(數(shù)據(jù))。

修改

在圖8中，形成信號線的布線圖案INS-L30(圖7)和作為延遲元件DLN的組件的布線圖案INS-L10(圖7)由不同的導電層形成。也就是說，如圖8所示，布線圖案INS-L30是第三層中的布線圖案INS-L3(R)，而布線圖案L10是第一層中的加陰影線的布線圖案INS-L1(R)。在圖8中，還可以認為第二層中的加陰影線的布線圖案INS-L2(R)是形成延遲元件DLN的布線圖案的一部分。

另一方面，在該修改中，形成信號線的布線圖案和形成延遲元件DLN的布線圖案形成在同一層中。圖11是根據(jù)該修改的半導體裝置的平面圖。圖12是說明圖11中的A1-A1'截面和B1-B1'截面的截面圖。

圖11類似于圖7，并且圖12類似于圖8。圖11和12與圖7和8的不同要點在于，形成信號線的布線圖案和形成延遲元件DLN的布線圖案由同一層形成。這里將僅主要描述不同要點。

在圖11中，作為信號線的組件的布線圖案INS-L30和作為延遲元件DLN的組件的布線圖案INS-L10由同一導電層整體形成。在修改中，布線圖案INS-L30和INS-L10由第三導電層INS-L3形成。在圖11中，在平面圖中，安置在與微凸塊電極INS-MPD3重疊的區(qū)域的左側的布線圖案是作為信號線的組件的布線圖案INS-L30，而安置在微凸塊電極INS-MPD3右側的布線圖案是作為延遲元件DLN的組件的布線圖案INS-L10。

在圖11的例子中，布線圖案INS-L30的線寬BLS和布線圖案INS-L10的線寬BLD1不同。線寬BLD1比線寬BLS窄。因此，在整體形成的布線圖案中，使用線寬改變的區(qū)域作為邊界，更寬的布線圖案可以被區(qū)分為布線圖案INS-L30，而更窄的布線圖案可以被區(qū)分為布線圖案INL-L10。

在圖11中，布線圖案INS-L11和INS-L12起到延遲元件DLN的電壓線的作用。布線圖案INS-L11和INS-L12也由與用于供給預定電壓Vs的布線圖案INS-L31和INS-L32的導電層相同的導電層形成。在修改中，布線圖案INS-L11和INS-L12由與布線圖案INS-L10和INS-L30的導電層相同的第三導電層INS-L3形成。具體地，布線圖案INS-L11與布線圖案INS-L31整體形成，而布線圖案INS-L12與布線圖案INS-L32整體形成。

在圖11的例子中，布線圖案INS-L31的線寬和布線圖案INS-L11的線寬不同。類似地，布線圖案INS-L32的線寬和布線圖案INS-L12的線寬不同。具體地，布線圖案INS-L11和INS-L12的線寬BLD2比布線圖案INS-L31和INS-L32的線寬窄。因此，使用線寬改變的區(qū)域作為邊界，更寬的區(qū)域可以被區(qū)分為布線圖案INS-L31和INS-L32，而更窄的區(qū)域可以被區(qū)分為布線圖案INS-L11和INS-L12。

布線圖案ISN-L10至INS-L12的另一個端部耦合到布線圖案INS-L13。布線圖案INS-L13也由與布線圖案INS-L10至INS-L12的導電層相同的第三導電層INS-L3形成。因此，可以認為布線圖案INS-L10至INS-L13和INS-L30至INS-L32是整體形成的。在圖7中，布線圖案INS-L11的一個端部和布線圖案INS-L12的一個端部通過布線圖案INS-L14相互耦合。在圖11所示的修改中，未提供布線圖案INS-L14，而且布線圖案INS-L11的一個端部和布線圖案INS-L12的一個端部是分開的。

在圖12中，INS-L3(R)指示A1-A1'截面中的布線圖案INS-L30和INS-L10，且INS-L3(V)指示B1-B1'截面中的布線圖案INS-L32和INS-L12。如圖12所示，布線圖案INS-L10、INS-L30、INS-L12和INS-L32中的每個均由第三導電層形成。

如上所述，在用同一導電層形成作為信號線的組件的布線圖案以及作為延遲元件DLN的組件的布線圖案的情況下，使作為信號線的組件的布線圖案從微凸塊電極INS-MPD3延伸并且改變延伸的區(qū)域中的線寬是足夠的。

在修改中，即使形成中介層INS-1的導電層的數(shù)量很少，也可以構造數(shù)字濾波器1002。

在第一實施例中，延遲元件DLN具有輸入/輸出信號的信號線以及平行于信號線延伸并且被供給預定電壓Vs的電壓線。換句話說，可以認為延遲元件DLN由延遲線構成。在這種情況下，信號線和電壓線的每單位長度的信號損耗量被設置為大于信號線的每單位長度的信號損耗量。在第一實施例中，信號導線和電壓導線中的每個的截面中的邊界長度被設置為小于信號線的截面中的邊界長度。為了縮短截面中的邊界長度，信號導線的厚度、電壓導線的厚度以及信號線的厚度被設置為相同的，并且信號導線的線寬和電壓導線的線寬被設置為比信號線的線寬窄。

圖13和14是說明根據(jù)第二實施例的半導體裝置的結構的示圖。圖13是說明半導體裝置的平面的平面圖。圖14是說明圖13中的A2-A2'截面和B2-B2'截面的截面圖。

在第一實施例中，在來自中介層INS-1的第一主表面INF1的平面圖中，構造延遲元件DLN的信號導線(例如，圖7中的布線圖案INS-L10)和電壓導線(例如，圖7中的布線圖案INS-L12)被安置為平行地延伸。另一方面，在第二實施例中，構造延遲元件DLN的信號導線和電壓導線被安置為在平面圖中重疊。也就是說，信號導線和電壓導線被安置為在中介層INS-1中的垂直方向上堆疊。

圖13類似于圖7，且圖14類似于圖8。這里將僅描述不同要點。

如圖13所示，在A2-A2'截面的區(qū)域中，構造延遲元件DLN的布線圖案INS-L10和布線圖案INS-L12(第九布線圖案)重疊。如稍后將參照圖14所描述的，作為輸入/輸出信號的信號線的組件的布線圖案INS-L10由第一導電層INS-L1形成，而被供給預定電壓Vs的布線圖案INS-L12由第三布線層INS-L3形成。布線圖案INS-L10的一個端部耦合到微凸塊電極INS-MPD3以及作為信號線的組件的布線圖案INS-L30，而布線圖案INS-L10的另一個端部經(jīng)由第二層中的布線圖案INS-L16耦合到布線圖案INS-L12。

布線圖案INS-L12的另一個端部耦合到第三層中的布線圖案INS-L14和INS-L15。布線圖案INS-L14耦合到微凸塊電極INS-MPD1和布線圖案INS-L31，而布線圖案INS-L15耦合到微凸塊電極INS-MPD2和布線圖案INS-L32。因為布線圖案INS-L12、INS-L14和INS-L15由第三層中的布線層INS-L3形成，所以可以整體形成布線圖案。

如圖13所示，輸入/輸出信號的布線圖案INS-L10的線寬BLD1比被供給預定電壓Vs的布線圖案INS-L12的線寬BLD2窄。

像圖7中那樣，預定電壓Vs被供給布線圖案INS-L31和INS-L32，并且發(fā)送信號被供給布線圖案INS-L30。微凸塊電極INS-MPD1、INS-MPD2和INS-MPD3通過微凸塊MBM-G1、MBM-S1和MBM-G2耦合到邏輯半導體芯片的微凸塊電極。

在圖14中，圖13中的A2-A2'截面和B2-B2'截面重疊。首先，將描述與A2-A2'截面相關的結構。在圖14中，印刷基板PBS、包裝基板PPS-1、球體SBL和凸塊SMB與圖8中的那些相同。在圖14中，中介層INS-1的左側部分中所示的布線圖案INS-L1(R)和INS-L2(R)也與圖8中的那些相同。

當比較圖13和7時，在第二實施例中，微凸塊電極INS-MPD3安置在微凸塊電極INS-MPD1和INS-MPD2的左側。因此，在圖14中，微凸塊電極INS-MPD3安置在微凸塊電極INS-MPD2的左側。布線圖案INS-L2(R)經(jīng)由觸點CT2耦合到第三層中的布線圖案INS-L3(R)，且布線圖案INS-L3(R)經(jīng)由觸點CT2耦合到微凸塊電極INS-MPD3并且還經(jīng)由觸點CT2耦合到加陰影線的布線圖案INS-L2(R)。加陰影線的布線圖案INS-L2(R)經(jīng)由觸點CT2耦合到第一層中的加陰影線的布線圖案INS-L1(R)的一個端部。

加陰影線的布線圖案INS-L1(R)在圖14中在橫向方向上延伸，并且加陰影線的布線圖案INS-L1(R)的另一個端部經(jīng)由觸點CT2耦合到第二層中的布線圖案INS-L2(V)。加陰影線的布線圖案INS-L1(R)對應于圖13所示的布線圖案INS-L10。布線圖案INS-L2(V)對應于圖13所示的布線圖案INS-L16。

布線圖案INS-L2(V)經(jīng)由觸點CT2耦合到第一層中的布線圖案INS-L3(V)的一個端部，且布線圖案INS-L3(V)的另一個端部經(jīng)由觸點CT2耦合到微凸塊電極INS-MPD2。第一層中的布線圖案INS-L3(V)對應于圖13所示的布線圖案INS-L12。也就是說，布線圖案INS-L3(V)平行于第一層中的布線圖案INS-L1(R)延伸，并且在平面圖中，被安置為覆蓋布線圖案INS-L1(R)。

微凸塊電極INS-MPD3通過微凸塊MBM-S1耦合到微凸塊電極LCH-PD3。像圖8那樣，微凸塊電極LCH-PD3經(jīng)由布線圖案LCH-L3(R)至LCH-L1(R)和觸點CT1耦合到接收緩沖電路中的半導體區(qū)域SS。

在圖13中的B2-B2'截面中，微凸塊電極INS-MPD2通過微凸塊MBM-G2耦合到微凸塊電極LCH-PD2，并且微凸塊電極LCH-PD2耦合到邏輯半導體芯片LCH-1中的布線圖案LCH-L3(O)。在圖14中，圖13所示的布線圖案INS-L32被省略。

此外在第二實施例中，來自作為信號線1000的組件的布線圖案INS-L30的信號被輸入到作為延遲元件DLN的組件的布線圖案(信號導線)INS-L10的一個端部/從該端部被輸出。布線圖案INS-L10的另一個端部耦合到預定電壓Vs。就該構造而言，可以以低功耗恢復(成形)波形。如圖13所示，作為延遲元件DLN的組件的信號線(布線圖案INS-L10)和電壓導線(布線圖案INS-L12)的線寬BLD1比作為信號線的組件的布線圖案INS-L30的線寬BLS窄。

圖13和14所示的延遲元件DLN(微帶線延遲元件)的等效電路具有圖1B所示的構造。當圖13所示的布線圖案INS-L10的線寬BLD1和布線圖案INS-L12的線寬BLD2增大時，在圖1B所示的等效電路中，電感L減小，電容C增大，且電阻R減小。相反，當線寬BLD1和BLD2變窄時，電感L增大，電容C減小，且電阻R增大。在圖14中，通過改變彼此平行延伸的布線圖案INS-L3(V)(INS-L10)和加陰影線的布線圖案INS-L1(R)(INS-L12)之間的間隔BRV，可以使圖1B所示的電感L和電容C增大/減小。例如，通過增大間隔BRV，可以使電感L增大，并且可以使電容C減小。結果，以類似于第一實施例的方式，可以將信號損耗量設置為期望值。

在第二實施例中，構造延遲元件DLN的信號導線和電壓導線立體地安置。因為信號導線和電壓導線的線寬比作為信號線1000的組件的布線圖案的線寬窄，所以可以縮小延遲元件DLN占據(jù)的面積。

盡管圖14說明了通過使用第一層中的導電層INS-L1和第三層中的導電層INS-L3構造延遲元件DLN，但是本發(fā)明不限于該構造。只要可以形成在平面圖中至少部分重疊的布線圖案，任意層中的布線圖案就可以用作作為延遲元件DLN的組件的布線圖案。

第三實施例

圖15和圖16A至16C是說明根據(jù)第三實施例的半導體裝置的結構的示圖。在第一實施例和第二實施例中，已經(jīng)描述了用中介層中的布線圖案構造延遲元件DLN的例子。在第三實施例中，作為延遲元件DLN的組件的布線圖案形成在邏輯半導體芯片LCH-1中。因為作為數(shù)字濾波器1002的組件的延遲元件DLN形成在邏輯半導體芯片LCH-1中，所以描述不使用中介層的半導體裝置作為例子。顯而易見的是，可以在邏輯半導體芯片LCH-1和包裝基板PPS-1之間設有中介層。

圖15是根據(jù)第三實施例的半導體裝置的截面圖。圖16A至16C是說明數(shù)字濾波器1002的結構的示圖。圖16A是數(shù)字濾波器1002的平面圖，而圖16B是說明根據(jù)第三實施例的延遲元件DLN的結構的截面圖。

圖15是圖16A中的A3-A3'截面。首先，將參照圖15來描述根據(jù)第三實施例的半導體裝置。圖15類似于圖8。具體地，圖15所示的印刷基板PBS、包裝基板PPS-1、球體SBL和凸塊SMB與圖8中的那些相同。因此，這里將不重復它們的描述。

凸塊電極LCH-PD3形成在邏輯半導體芯片LCH-1的第二主表面CHF2上。凸塊電極LCH-PD3通過凸塊SMB耦合到形成在包裝基板的第一主表面PPF1上的凸塊電極PPS-MPD。

邏輯半導體芯片LCH-1具有硅基板SSB以及形成在硅基板SSB的主表面上的布線層HSB。布線層HSB具有交替堆疊的多個導電層和多個絕緣層。盡管不受限制，將基于布線層HSB具有三個導電層的假設來給出描述。顯而易見的是，本發(fā)明不限于所述層的數(shù)量。

為了形成諸如發(fā)送緩沖電路SCB-1和接收緩沖電路RCB1-2的多個電路塊，在硅基板SSB中形成起到場效應晶體管(以下，被稱為MOS FET)的源極和漏極的作用的多個半導體區(qū)域。多個形成的半導體區(qū)域通過由布線層HCB中的導電層形成的布線圖案耦合。因此，構造了諸如發(fā)送緩沖電路SCB-1和接收緩沖電路RCB1-2的電路塊。在圖15中，MOSFET被省略，并且只示出諸如數(shù)字濾波器1002的一部分。

在圖15所示的邏輯半導體芯片LCH-1中，LCH-L10(R)、LCH-L10(V)和LCH-L11(V)是由第一導電層LCH-L1形成并且安置在硅基板SSB的主表面中的布線圖案。如稍后將參照圖16具體地描述的，布線圖案LCH-L10(R)經(jīng)由絕緣層(柵極絕緣場)形成在硅基板SSB中，且布線圖案LCH-L10(V)和LCH-L11(V)被形成為歐姆耦合到硅基板SSB。布線圖案LCH-L10(R)的一個端部經(jīng)由觸點CT1耦合到由第二導電層LCH-L2形成的布線圖案LCH-L20(R)，而布線圖案LCH-L20(R)經(jīng)由觸點CT1耦合到由第三導電層LCH-L3形成的布線圖案LCH-L30(R)。

布線圖案LCH-L30(R)經(jīng)由觸點CT1耦合到凸塊電極LCH-PD3。布線圖案LCH-L10(R)的另一個端部經(jīng)由觸點CT1耦合到由第二導電層LCH-L2形成的布線圖案LCH-L21(V)，且布線圖案LCH-L21(V)進一步經(jīng)由觸點CT1耦合到布線圖案LCH-L1(V)。

布線圖案LCH-L10(V)經(jīng)由觸點CT1耦合到由第二導電層LCH-L2形成的布線圖案LCH-L20(V)，且布線圖案LCH-L20(V)經(jīng)由觸點CT1耦合到由第三布線層LCH-L3形成的布線圖案LCH-L30(V)。

圖16A是包括圖15所示的截面部分的平面圖。如圖16A所示，布線圖案LCH-L10(R)在橫向方向上延伸。在第三實施例中，如圖16A所示，布線圖案LCH-L30(R)耦合到發(fā)送緩沖電路SCB1-1(圖6)的輸出端子。因此，來自發(fā)送緩沖電路SCB1-1的發(fā)送信號被輸出到布線圖案LCH-L10(R)的一個端部以及凸塊電極LCH-PD3。根據(jù)輸入信號的信號從布線圖案LCH-L10(R)的一個端部輸出，并且與輸出到凸塊電極LCH-PD3的發(fā)送信號組合，并且所得信號通過形成在印刷基板PBS等中的布線圖案，并且被發(fā)送到邏輯半導體芯片LCH-2(圖6)。

在圖16A中，繪制了兩組布線圖案LCH-L10(V)和LCH-L20(V)。在圖16B中，只繪制了這兩組中右側的布線圖案LCH-L10(V)和LCH-L20(V)這一組。布線圖案LCH-L30(V)被安置為像圖16B所示的網(wǎng)狀形狀，并且耦合到例如發(fā)送緩沖電路SCB1-1和接收緩沖電路RCB1-2。這些緩沖電路對例如作為參考電壓的預定電壓Vs進行操作。

在第三實施例中，延遲元件DLN由布線圖案LCH-L10(R)和硅基板SSB形成。在第三實施例中，在圖1B所示的等效電路中，不僅可以使電阻R增大，而且還可以使電導G增大，并且可以控制信號損耗比。通過使用硅基板SSB的大的介電常數(shù)，可以使布線圖案LCH-L10(R)的每單位長度的延遲量增大，并且可以使延遲元件DLN的大小更小。

接著，通過使用圖16B，將描述根據(jù)第三實施例的延遲元件DLN。硅基板SSB例如是P型硅基板。對于布線圖案LCH-L10(R)，使用形成在P型硅基板上面的柵極絕緣膜作為絕緣層。布線圖案LCH-L10(R)的另一個端部經(jīng)由與P型硅基板歐姆耦合的布線圖案LCH-L11(V)和LCH-L21(V)耦合到P型硅基板。布線圖案LCH-L10(R)作為MOSFET的柵極電極操作，并且等效的，形成具有與MOSFET的源極或漏極耦合的柵極電極的MOS二極管(等效二極管元件)。也就是說，形成分布式恒定類型的MOS二極管，并且起到延遲元件DLN的作用。用作硅中介層中的絕緣層的氧化物膜的相對介電常數(shù)大約為4。用作另一個中介層中的絕緣層的樹脂材料的相對介電常數(shù)大約為3.1。與這些材料的相對介電常數(shù)相比，硅的相對介電常數(shù)大約為12。因此，可以使延遲元件DLN的每單位長度的延遲變大，并且可以縮小延遲元件DLN的大小。因為使用等效MOS二極管，所以電流流動。電流對應于圖1B所示的平行電導G傳遞的電流。結果，不僅可以用圖1B所示的電阻R而且還可以用電感G來控制信號損耗比。

用已知的半導體制造技術形成上述布線圖案等。存在在橫向方向上延伸的布線圖案LCH-L10(R)的電阻值太高的情況。在這種情況下，使用如圖16C所示的結構作為延遲元件DLN的結構是足夠的。具體地，布線圖案LCH-L20(R)在橫向方向上延伸，并且耦合到布線圖案LCH-L21(V)。此外，延伸的布線圖案LCH-L20(R)和布線圖案LCH-L10(R)通過多個觸點CT1耦合。以這樣的方式，可以使布線圖案LCH-L10(R)和LCH-L20(R)的組合的電阻降低。

在第三實施例中，延遲元件DLN形成在邏輯半導體芯片LCH-1中。因此，延遲元件DLN的一個端部可以被安置為接近發(fā)送緩沖電路的輸出端子或者接收緩沖電路的輸入端子。通過該布置，可以使在線或耦合部分(圖1中的節(jié)點WRN)和輸入端子或輸出端子之間發(fā)生的信號劣化減小。

在第三實施例中，延遲元件DLN等效地由MOS二極管形成，以使得可以使作為延遲元件DLN的組件的信號導線和電壓導線的每單位長度的相對于預定電壓Vs(電路的接地電壓)的電阻R變?yōu)樾∮谛盘柧€1000的每單位長度的相對于預定電壓Vs的電阻R。換句話說，可以使相對于預定電壓Vs(電路的接地電壓)的電導G增大。

盡管已經(jīng)描述P型硅基板作為硅基板的例子，但是可以使用N型硅基板。圖16B和16C所示的硅基板可以是P型或N型阱區(qū)域。

第四實施例

圖17和圖18A至18C是說明根據(jù)第四實施例的半導體裝置的結構的示圖。此外在第四實施例中，像第三實施例中那樣，延遲元件DLN形成在邏輯半導體芯片LCH-1中。圖17和圖18A至18C類似于圖15和圖16A至16C，并且將主要描述不同要點。在參照圖15和圖16A至16C描述的第三實施例中，延遲元件DLN由分布式恒定類型的MOS二極管構成。另一方面，在第四實施例中，延遲元件DLN由分布式恒定類型的PN結二極管(等效二極管元件)構成。

像圖15那樣，圖17是說明半導體裝置的截面的截面圖。像圖16A至16C那樣，18A至18C是說明延遲元件的結構的示圖。圖18A是說明延遲元件的結構的平面圖，圖18A中的A4-A4'截面在圖17中被示出。像圖16B那樣，圖18B是說明延遲元件的截面的截面圖。

在第四實施例中，為了形成分布式恒定類型的PN結二極管，在硅半導體基板SSB中形成與硅基板SSB的導電類型相反的導電類型的半導體區(qū)域。在圖17和18B中，SSB-n指示形成在硅基板SSB中的半導體區(qū)域。硅基板SSB例如是P型硅基板。在這種情況下，半導體區(qū)域SB-n是與P型相反的導電類型的N型半導體區(qū)域。因此，在P型硅基板SSB和N型半導體區(qū)域之間的結部分中，形成PN型二極管。

在圖17以及圖18B和18C中，N型半導體區(qū)域SSB-n在橫向方向上延伸。在橫向方向上延伸的N型半導體區(qū)域SSB-n耦合耦合到布線圖案LCH-L10(R)。在第三實施例中，布線圖案LCH-L10(R)經(jīng)由柵極氧化物膜形成在硅基板SSB上面，并且起到柵極電極的作用。在第四實施例中，布線圖案LCH-L10(R)起到PN結二極管的電極的作用。

在這種情況下，P型硅基板SSB耦合到預定電壓Vs(例如，電路的接地電壓)。在實施例中，因為延遲元件DLN由PN結二極管構成，所以可以使在PN結二極管中流動的電流增大。由PN結二極管構成的延遲元件DLN的等效電路與圖1B所示的等效電路相同。因為在PN結二極管中流動的二極管電流可以被認為是在等效電路中的并聯(lián)耦合的PN結二極管中流動的電流，所以根據(jù)第四實施例，可以形成電導G更大的延遲元件DLN。

圖18C類似于圖16C。在圖18C中，布線圖案LCH-L20(R)被安置為沿著布線圖案LCH-L10(R)延伸。延伸的布線圖案LCH-L20(R)通過多個觸點CT1并聯(lián)耦合到布線圖案LCH-L10(R)。以這樣的方式，可以使布線圖案LCH-L10(R)和LCH-L20(R)的組合電阻減小。也就是說，可以使PN結二極管的電極的電阻減小。在第四實施例中，為了減小二極管的電極的電阻，使布線圖案LCH-L20(R)延伸。因此，不同于第三實施例，延伸的布線圖案LCH-L20(R)與耦合到P型硅基板的布線圖案LCH-L21(V)電隔離。

盡管已經(jīng)將硅基板SSB是P型硅基板的情況作為例子進行描述，但是像第三實施例那樣，本發(fā)明不限于這種情況。硅基板SSB可以是N型硅基板或者P型或N型阱。顯而易見的是，就N型硅基板或者N型阱來說，P型半導體區(qū)域被用來代替N型半導體區(qū)域SSB-n。

在第三實施例和第四實施例中，耦合到發(fā)送緩沖電路SCB1-1的輸出端子的數(shù)字濾波器已經(jīng)被作為例子進行了描述。顯而易見的是，第三實施例和第四實施例中描述的數(shù)字濾波器可以耦合到接收緩沖電路RCB1-2的輸入端子。

第五實施例

在第一實施例至第四實施例中，發(fā)送單相信號的信號線已經(jīng)被作為例子進行了描述。數(shù)字濾波器還可以被應用于發(fā)送差分信號的信號線。此外在這種情況下，可以在降低功耗的同時使信號恢復(成形)。將對傳送差分信號的信號線使用數(shù)字濾波器的模式描述為第五實施例。

圖19是說明根據(jù)第五實施例的數(shù)字濾波器的構造的框圖。在圖19中，1001P表示具有一對輸出端子的發(fā)送緩沖電路，而1003P指示具有一對輸入端子的接收緩沖電路。發(fā)送緩沖電路1001P被提供用于例如圖6所示的邏輯半導體芯片LCH-2中的SerDes電路，而接收緩沖電路1003P被提供用于例如圖6所示的邏輯半導體芯片LCH-1中的SerDes電路。發(fā)送緩沖電路1001P接收將被發(fā)送的信號，并且根據(jù)接收的信號來產(chǎn)生差分信號。發(fā)送緩沖電路1001P以56Gbps的傳送速度產(chǎn)生例如其相位反相的一對串行信號作為差分信號。所產(chǎn)生的差分信號從發(fā)送緩沖電路1001P的這一對輸出端子供給一對信號線(第一信號線和第二信號線)1000P1和1000P2的端部SNI1和SNI2。具體地，所產(chǎn)生的這一對串行信號中的一個被供給信號線(第一或第二信號線)1000P1的端部ENI1，而另一個串行信號被供給信號線(第二或第一信號線)1000P2的端部SNI2。

這一對信號線1000P1和1000P2由布線圖案和觸點構成，這些布線圖案和觸點將安置在邏輯半導體芯片LCH-1中的發(fā)送緩沖電路1001P和安置在邏輯半導體芯片LCH-2上的接收緩沖電路1003P耦合。例如，形成在印刷基板PBS中的一對布線圖案等被包括在該對信號線1000P1和1000P2中。

供給這一對信號線1000P1和1000P2的端部SNI1和SNI2的差分信號傳播通過信號線1000P1和1000P2，并且被發(fā)送到信號線1000P1和1000P2的端部SNO1和SNO2。這一對信號線1000P1和1000P2分別在節(jié)點WRN1和WRN2處耦合到一對數(shù)字濾波器1002P1和1002P2。

接收緩沖電路1003P的一對輸入端子耦合到節(jié)點WRN1和WRN2。具體地，接收緩沖電路1003P的這一對輸入端子中的一個耦合到節(jié)點WRN1，而另一個輸入端子耦合到節(jié)點WRN2。接收緩沖電路1003P放大供給這一對輸入端子的差分信號，并且輸出所得信號?？梢哉J為，接收緩沖電路1003P具有耦合到這一對輸入端子的差分電路。在這種情況下，供給這一對輸入端子的差分信號被差分電路放大。接收緩沖電路1003P的輸出在SerDes電路中被處理。

這一對數(shù)字濾波器1002P1和1002P2具有與第一實施例至第四實施例中描述的數(shù)字濾波器1002的構造相同的構造。數(shù)字濾波器1002P1具有有一對端部DN1和DN2的延遲元件DLN1，且數(shù)字濾波器1002P2具有有一對端部DN1和DN2的延遲元件DLN2。

在節(jié)點WRN處，延遲元件DLN1的一個端部DN2線或耦合到信號線1000P1的端部SNO1以及接收緩沖電路1003P的輸入端子中的一個，而另一個端部DN1耦合到預定電壓Vs。此外在延遲元件DLN2中，像延遲元件DLN1那樣，在節(jié)點WRN處，一個端部DN2線或耦合到信號線1000P2的端部SNO2以及接收緩沖電路1003P的另一個輸入端子，而另一個端部DN1耦合到預定電壓Vs。

以下將描述第一實施例中描述的數(shù)字濾波器1002與一對數(shù)字濾波器1002P1和1002P2之間的對應關系。圖19所示的延遲元件DLN1和DLN2中的每個均對應于圖1A中描述的延遲元件DLN，并且以類似于延遲元件DLN的方式操作。

因為操作是類似的，所以將不重復詳細描述。延遲元件DLN1和DLN2中的每個的一個端部DN2均起到信號輸入/輸出端子的作用。從信號線1000P1的端部SNO1輸出的信號中的根據(jù)信號分布比“b”的信號被輸入到延遲元件DLN1，并且在往返信號延遲UT/m之后，輸出衰減的信號(實線箭頭)。從延遲元件DLN1輸出的信號在線或耦合部分(節(jié)點WRN1)處被組合，并且組合的信號被供給接收緩沖電路1003P的輸入端子中的一個。類似地，從信號線1000P2的端部SNO2輸出的信號中的根據(jù)信號分布比“b”的信號被輸入到延遲元件DLN2，并且在往返信號延遲UT/m之后，輸出衰減的信號(點劃線箭頭)。從延遲元件DLN2輸出的信號在線或耦合部分(節(jié)點WRN2)處被組合，并且組合的信號被供給接收緩沖電路1003P的另一個輸入端子。

如上所述，向接收緩沖電路1003P的一對輸入端子中的每個輸入端子供給通過組合恢復(成形)的信號。因為這一對數(shù)字濾波器1002P1和1002P2分別由作為無源元件的延遲元件DLN1和DLN2形成，所以在降低功耗的同時，由一對信號線中的損耗引起的信號劣化可以得到恢復。

延遲元件DLN1和DLN2中的每個均可以如第一實施例和第二實施例中所描述的那樣形成在中介層中，或者如第三實施例和第四實施例中所描述的那樣形成在半導體芯片中。圖19說明將一對數(shù)字濾波器1002P1和1002P2耦合到接收緩沖電路1003P的一對輸入端子側的例子。一對數(shù)字濾波器1002P1和1002P2可以耦合到發(fā)送緩沖電路1001P的一對輸出端子側。

第六實施例

圖20是說明根據(jù)第六實施例的數(shù)字濾波器的構造的框圖。此外在第六實施例中，提供了適于發(fā)送差分信號的信號線的數(shù)字濾波器。因為圖20類似于圖19，所以將主要描述不同要點。

在圖20中，一對信號線1001P1和1002P2、發(fā)送緩沖電路1001P以及接收緩沖電路1003P與圖19的那些相同，使得將不重復描述。在圖19中，數(shù)字濾波器1002P1和1002P2分別被提供用于信號線1000P1和1000P2。相反，在第六實施例中，一個數(shù)字濾波器1002P被提供用于一對信號線1002P1和1002P2。

數(shù)字濾波器1002P包括具有一對端部DNIO1和DNIO2的延遲元件DLN。作為延遲元件DLN的端部中的一個的端部DNIO1在節(jié)點WRN1處線或耦合到信號線1001P1的端部SNO1以及接收緩沖電路1003P的一個輸入端子。類似地，延遲元件DLN的另一個端部DNIO2在節(jié)點WRN2處線或耦合到信號線1001P2的端部SNO2以及接收緩沖電路1003P的另一個輸入端子。不同于第一實施例至第五實施例中描述的延遲元件DLN，延遲元件DLN沒有耦合到預定電壓Vs的端部。

在圖20中，延遲元件DLN被繪制為折疊成其平面形狀。然而，本發(fā)明不限于平面形狀。例如，像圖7所示的布線圖案INS-L10那樣，平面形狀可以是直線的。在使用布線圖案INS-L10作為圖20所示的延遲元件DLN的信號導線的情況下，布線圖案INS-L10和INS-L13是分開的，布線圖案INS-L10的一個端部耦合到圖20中的節(jié)點WRN1，而另一個端部耦合到圖20中的節(jié)點WRN2。此外在這種情況下，在平面圖中，以類似于圖7的方式，布線圖案L10作為延遲元件DLN的組件在作為電壓導線的布線圖案INS-L11和INS-L12之間平行于布線圖案INS-L11和INS-L12延伸。

圖20所示的延遲元件DLN被設置為具有與延遲元件DLN1的往返信號延遲和延遲元件DLN2的往返信號延遲的和對應的往返信號延遲。圖20所示的延遲元件DLN的信號損耗量被設置為延遲元件DLN1的信號損耗量(db)和延遲元件DLN2的信號損耗量(db)的和。因為圖19所示的延遲元件DLN1和DLN2具有相同的構造，所以圖20所示的延遲元件DLN由長度為延遲元件DLN1的長度兩倍長的布線圖案形成。

形成差分信號的一對信號(串行信號)可以被認為，當從一個信號(另一個信號)看時，另一個信號(一個信號)起到參考電位的作用。也就是說，相位起到彼此的參考電位的作用。在第六實施例中，差分信號中的一個被輸入到延遲元件DLN的端部DNIO1，而另一個差分信號被輸入到延遲元件DLN的另一個端部DNIO2。因此，當查看輸入到端部DNIO1的信號時，信號的參考電位被供給另一個端部DNIO2。類似地，當查看輸入到另一個端部DNIO2的信號時，信號的參考電位被供給端部DNIO1。

結果，輸入到延遲元件DLN的端部DNIO1的信號被延遲元件DLN的另一個端部DNIO2反射，而且反射的信號從端部DNIO1輸出(實線箭頭)。類似地，輸入到延遲元件DLN的另一個端部DNIO2的信號被延遲元件DLN的端部DNIO1反射，且反射的信號從另一個端部DNIO2輸出(點劃線箭頭)。

因為輸入到延遲元件DLN的一個端部DNIO1和另一個端部DNIO2的一對信號是差分信號，所以當輸入到另一個端部DNIO2(或一個端部DNIO1)的信號用作參考電位時，輸入到端部DNIO1(或另一個端部DNIO2)的信號的值高達該對信號的中心電位(預定電壓Vs)的兩倍。因此，延遲元件DLN的信號衰減量被設置為兩倍(延遲元件DLN1的信號衰減量(db)和延遲元件DLN2的信號衰減量(db)的和)。

作為差分信號的一對信號以相同的頻率改變。因此，當輸入到另一個端部DNIO2的信號起到參考電位的作用時，在認為參考電位是不隨時間改變的固定參考電位的情況下，可以認為輸入到端部DNIO1的信號具有兩倍的頻率。因此，可以使延遲元件DLN的往返信號延遲翻倍。

因為延遲元件DLN足夠短，所以延遲元件DLN的往返信號延遲取決于延遲元件DLN的長度。因此，通過將圖19所示的延遲元件DLN1和DLN2的和設置為延遲元件DLN的長度，可以獲得兩倍的往返信號延遲。

往返信號延遲是通過將數(shù)據(jù)寬度間隔UT除以整數(shù)“m”而獲得的值，并且兩倍的往返信號延遲與整數(shù)“m”為1的情況相關?！皟杀丁笔抢?，并且足以確定延遲元件DLN的長度等以使得往返信號延遲發(fā)生整數(shù)次數(shù)(m次)(包括一個數(shù)據(jù)寬度間隔UT中一次)。

從延遲元件DLN的端部DNIO1輸出的信號在節(jié)點WRN1處被組合。類似地，從延遲元件DLN的端部DNIO2輸出的信號在節(jié)點WRN2處被組合。結果，恢復的(成形的)差分信號供給接收緩沖電路1003P的一對輸入端子。也就是說，在降低功耗的同時，可以使信號線中變形的波形成形。

在第六實施例中，當在一對信號線1000P1和1000P2中發(fā)生相同相位的噪聲時，供給延遲元件的端部DNIO2或DNIO1的參考電位根據(jù)噪聲而改變。結果，端部DNIO1或DNIO2的輸出信號不受噪聲的影響。也就是說，可以使噪聲的影響降低。

盡管圖20說明了數(shù)字濾波器1002P設在接收緩沖電路1003P側的例子，但是數(shù)字濾波器1002P可以設在發(fā)送緩沖電路1001P側。如在第一實施例至第四實施例中所描述的，延遲元件DLN可以形成在中介層或半導體芯片中。

第七實施例

在第五實施例和第六實施例中，已經(jīng)描述了用于發(fā)送差分信號的信號線(差分信號線)的數(shù)字濾波器。在第七實施例中，提供用于發(fā)送差分信號的信號線(差分信號線)的數(shù)字濾波器的更具體的模式。

差分信號和共模信號

首先，將參照圖24來描述通過信號線發(fā)送的差分信號的例子。圖24是說明差分信號的電壓波形的波形圖。在該圖中，水平軸指示時間“t”，而垂直軸指示電壓。在垂直軸中，Vref表示參考電壓。+Vd指示其電壓值高于參考電壓Vref的電壓，而-Vd指示低于參考電壓Vref的電壓。

差分信號是其電壓隨著時間的過去互補地改變的一對信號。在圖24中，這一對信號被指示為引用符號SSI和/SSI。當信號SSI隨著時間的過去在高于參考電壓Vref的電壓的范圍中改變時，信號/SSI隨著時間的過去在低于參考電壓Vref的電壓的范圍中改變。信號SSI和/SSI伴隨時間的過去的改變是互補的。具體地，當信號SSI的電壓改變以致從參考電壓Vref朝向電壓+Vd增大時，信號/SSI的電壓改變以致從參考電壓Vref朝向電壓-Vd減小。類似地，當信號SSI改變以致從電壓+Vd朝向參考電壓Vref減小時，信號/SSI的電壓改變以致從電壓-Vd朝向參考電壓Vref增大。

例如，差分電路檢測和/或放大這一對信號SSI和/SSI之間的電壓差。在本說明書中，以下，當不需要清楚地描述時，這一對信號SSI和/SSI中的每個都將被稱為差分信號。

在圖24中，+Vpd指示當差分信號SSI改變時的峰值電壓，且-Vpd指示當差分信號/SSI改變時的峰值電壓。將基于差分信號SSI的電壓的絕對值和差分信號/SSI的電壓的絕對值相等的假設來給出描述。因此，從參考電壓Vref到峰值電壓+Vpd的電壓的絕對值和從參考電壓Vref到峰值電壓-Vpd的電壓的絕對值相等。

在圖24中，CMI指示與差分信號SSI和/SSI同步的共模信號。在圖24中，共模信號CMI被指示為具有與差分信號SSI的相位相同的相位的信號。具體地，共模信號CMI與差分信號SSI的增大同步地增大，并且與差分信號SSI的減小同步地減小。在圖24中，共模信號CMI相對于參考電壓Vref的峰值電壓被指示為+Vpc。

當共模信號CMI作為噪聲疊加在差分信號SSI和/SSI中的每個上時，差分信號SSI和/SSI中的每個的電壓僅增大了共模信號CMI的電壓量。在這種情況下，因為共模信號CMI是作為噪聲疊加的，所以共模信號CMI可以認為是共模噪聲CMI，因此，也將被稱為共模噪聲CMI。

即使差分信號SSI和/SSI的電壓由于共模噪聲CMI而改變，電壓差也不會改變，以使得差分電路可以輸出不受共模噪聲CMI影響的檢測結果和/或放大結果。

單端數(shù)字濾波器

在第五實施例中，如圖19所示，一對信號(差分信號SSI和/SSI)從發(fā)送緩沖電路1001P的一對輸出端子被供給一對信號線1000P1和1000P2的端部SNI1和SNI2。差分信號SSI和/SSI傳播通過信號線1000P1和1000P2，并且被發(fā)送到信號線1000P1和1000P2的端部SNO1和SNO2。在第五實施例中，一對信號線1000P1和1000P2在節(jié)點WRN1和WRN2處耦合到一對數(shù)字濾波器1002P1和1002P2。

如圖19所示，數(shù)字濾波器1002P1和1002P2具有延遲元件DLN1和DNL2，延遲元件DLN1和DNL2均具有耦合到預定電壓Vs的另一個端部DN1。因為另一個端部DN1耦合到預定電壓Vs(諸如接地電壓)，所以圖19所示的數(shù)字濾波器1002P1和1002P2均可以認為是單端數(shù)字濾波器。

共模信號

圖19所示的發(fā)送緩沖電路1001P將一對差分信號供給一對信號線1000P1和1000P2。實際上，發(fā)送緩沖電路1001P產(chǎn)生一些共模信號。當在信號線1000P1和1000P2之間存在不對稱部分時，存在產(chǎn)生共模信號的情況。以這樣的方式產(chǎn)生的共模信號被作為噪聲施加于信號線1000P1和1000P2中的每個。圖19所示的數(shù)字濾波器(單端數(shù)字濾波器)1002P1和1002P2進行操作以便使給定的共模信號(共模噪聲)均衡化。本發(fā)明的發(fā)明人檢查到，就單端數(shù)字濾波器來說，不僅差分信號而且共模噪聲也被均衡化?，F(xiàn)在將描述檢查的結果。

圖25A至25C是說明用單端數(shù)字濾波器配置數(shù)字濾波器1002P1和1002P2中的每個的情況下的眼孔圖樣的示圖。在圖25A至25C中，水平軸指示時間，且垂直軸指示信號電壓。在與圖9A和9B的條件類似的條件下獲得的眼孔圖樣。具體地，圖25A至25C說明如下情況：即，F(xiàn)R4基板用作印刷基板，如圖6所示的邏輯半導體芯片LCH-1和LCH-2被安裝在印刷基板上以使得間隔變?yōu)樗挠⒋纾⑶襈RZ格式的差分信號經(jīng)由印刷基板的布線圖案以56Gbps的發(fā)送速度從邏輯半導體芯片LCH-2被供給邏輯半導體芯片LCH-1。硅中介層用作中介層。在圖25A至25C中，如圖19所示的接收緩沖電路1003P用作邏輯半導體芯片LCH-1的接收緩沖電路，并且一對差分信號經(jīng)由如圖19所示的一對信號線1000P1和1000P2被供給接收緩沖電路1003P。

圖25A是通過重疊在如圖19所示的數(shù)字濾波器1002P1和1002P2耦合到節(jié)點WRN1和WRN2的狀態(tài)下的接收緩沖電路1003P的輸入端子處的信號電壓波形而繪制的眼孔圖樣的示圖。在圖25A中，點狀波形SSIB是通過使差分信號SSI和/SSI的分量均衡化而產(chǎn)生的信號電壓波形，而實線波形CMIB指示通過使共模噪聲CMI的分量均衡化而產(chǎn)生的信號電壓波形。圖25說明如下情況：即，共模噪聲CMI的峰值電壓+Vpc(圖24)的值為差分信號SSI的峰值電壓+Vpd和差分信號/SSI的峰值電壓-Vpd之間的電壓差的20％。

圖25B是說明通過從圖25A提取通過使差分信號SSI和/SSI的分量均衡化而產(chǎn)生的信號電壓波形SSIB而獲得的眼孔圖樣的示圖。圖25C是說明通過從圖25A提取通過使共模信號CMI的分量均衡化而產(chǎn)生的信號電壓波形CMIB而獲得的眼孔圖樣的示圖。

從25B理解的是，因為眼孔圖樣是開口的，所以差分信號SSI和/SSI的分量被數(shù)字濾波器1002P1和1002P2均衡化，并且可以識別發(fā)送的差分信號。然而，如圖25C所示，眼孔圖樣相對于共模信號CMI的分量是開口的。也就是說，共模信號CMI的分量也被數(shù)字濾波器1002P1和1002P2均衡化。結果，如圖25A所示，在眼孔圖樣中，混合地存在通過使差分信號SSI和/SSI的分量均衡化而產(chǎn)生的信號電壓波形SSBIB以及通過使共模噪聲的分量均衡化而產(chǎn)生的信號電壓波形CMIB。

在混合存在的狀態(tài)下，例如，在識別接收緩沖電路1003P中的發(fā)送的差分信號(串行信號)的邏輯值的情況下，基于共模信號CMI的信號電壓波形CMIB錯誤地識別差分信號的邏輯值，并且引起錯誤的操作。

偏斜

希望一對差分信號SSI和/SSI彼此同步地改變，但是存在差分信號SSI和/SSI之間發(fā)生延遲(偏斜)的情況。例如，由于發(fā)送緩沖電路1001P(圖19)的特性的變化、信號線1001P和1000P2之間的延遲的變化等，在差分信號SSI和/SSI之間發(fā)生延遲。作為例子，差分信號/SSI的電壓改變的時序與差分信號SSI的電壓改變的時序相比有延遲。

本發(fā)明的發(fā)明人還檢查了在一對差分信號SSI和/SSI之間存在偏斜的情況下的眼孔圖樣。圖26A至26C是說明本發(fā)明的發(fā)明人檢查的眼孔圖樣的示圖。圖26A至26C還說明了數(shù)字濾波器1002P1和1002P2均是單端數(shù)字濾波器的情況下的眼孔圖樣。圖26A至26C說明由于信號線中的延遲變化而導致在差分信號SSI和/SSI之間存在三皮秒(psec)的偏斜的情況下的眼孔圖樣。此外在圖26A至26C中，水平軸指示時間，且垂直軸指示信號電壓。通過與圖25A至25C的條件類似的條件來獲得圖26A至26C所示的眼孔圖樣。

在圖26A中，點狀波形SSIB指示通過使差分信號SSI和/SSI的分量均衡化而產(chǎn)生的信號電壓波形，以及實線波形SKYB指示通過使偏斜均衡化而產(chǎn)生的信號電壓波形。像圖25B那樣，圖26B是說明通過從圖26A提取由差分信號SSI和/SSI的分量產(chǎn)生的信號電壓波形SSIB而獲得的眼孔圖樣的示圖。圖26C是說明通過提取由于偏斜產(chǎn)生的信號電壓波形SKYB而獲得的眼孔圖樣的示圖。

圖25A至25C說明與差分信號的相位相同的相位的共模噪聲CMI混合在差分信號SSI和/SSI中的情況。因此，通過差分信號的分量產(chǎn)生的信號電壓波形SSIB的相位和通過共模噪聲CMI的分量產(chǎn)生的信號電壓波形CMIB的相位是相同的。也就是說，通過信號電壓波形SSIB產(chǎn)生的眼孔圖樣的相位和通過信號電壓波形CMIB產(chǎn)生的眼孔圖樣的相位是相同的，并且通過信號電壓波形SSIB產(chǎn)生的眼孔圖樣的時序是開口的，并且通過信號電壓波形CMIB產(chǎn)生的眼孔圖樣的時序是開口匹配的。相反，在圖26A至26C中，通過由偏斜引起的信號電壓波形SKYB產(chǎn)生的眼孔圖樣開口的時序偏離通過信號電壓波形SSIB產(chǎn)生的眼孔圖樣開口的時序。

此外在存在偏斜的情況下，如圖26C所示，存在根據(jù)偏斜的眼孔圖樣，使得像共模信號CMI被混合的情況那樣引起錯誤的操作。

數(shù)字濾波器的構造

圖27A和27B是說明根據(jù)第七實施例的數(shù)字濾波器的構造和該數(shù)字濾波器的等效電路的示圖。圖27A說明該數(shù)字濾波器的構造，且圖27B說明圖27A中描繪的數(shù)字濾波器的等效電路。

因為圖27A類似于圖20所示的數(shù)字濾波器的構造，將僅描述不同要點。在圖20所示的數(shù)字濾波器中，延遲元件DLN由彎曲的延遲導線(以下，也被稱為延遲線)構成。另一方面，在第七實施例中，延遲元件DLN由直線形狀的延遲線構成。然而，此外在第七實施例中，如圖20所示，延遲元件DLN也可以由彎曲的延遲線構成。除了延遲元件DLN由直線形狀的延遲線構成的要點之外，圖27A所示的數(shù)字濾波器的構造和操作類似于圖20的數(shù)字濾波器的構造和操作。

圖27B所示的等效電路類似于圖1B所示的等效電路。不同要點在于，延遲元件DLN的端部DNIO1和DNIO2耦合到信號線1000P1和1000P2。也就是說，延遲元件DLN的端部DNIO1線或耦合到信號線1000P1，并且端部DNIO2線或耦合到信號線1000P2。信號線1000P1和1000P2均耦合在發(fā)送緩沖電路1001P和接收緩沖電路1003P之間，并且在接收緩沖電路1003P附近執(zhí)行與延遲元件DLN的線或耦合。

在圖27B所示的等效電路圖中，像圖1B那樣，延遲元件DLN用由電感L、電阻R、電容C和電導G構成的π型分布式恒定電路來表達。盡管分布式恒定電路在圖27B中被表達為使得電感L和電阻R耦合到端部DNIO1和DNIO2中的每個，但是本發(fā)明不限于該構造。如稍后將描述的，電壓導線沿著作為延遲元件DLN的組件的延遲線安置。向電壓導線供給預定電壓Vs。供給預定導線的預定電壓Vs起到圖27B所示的電壓Vs的作用。將描述圖27B所示的等效電路，即，并聯(lián)形成在電壓導線和延遲導線之間的電容和電導用構造圖27B所示的分布式恒定電路的電容C和電導G來表達。

以類似于第六實施例的方式，數(shù)字濾波器1002P包括具有一對端部DNIO1和DNIO2的延遲元件DLN。延遲元件DLN的端部DNIO1在節(jié)點WRN1處線或耦合到信號線1001P1的端部SNO1以及接收緩沖電路1003P的輸入端子中的一個。延遲元件DLN的另一個端部DNIO2在節(jié)點WRN2處線或耦合到信號線1000P2的端部SNO2以及接收緩沖電路1003P的另一個輸入端子。如所述，延遲元件DLN沒有以類似于第六實施例的方式耦合到預定電壓Vs的端部。

如從圖20的描述所理解的，當差分信號SSI(或另一個差分信號/SSI)被視為一對差分信號SSI和/SSI中的一個時，另一個差分信號/SSI(或差分信號SSI)可以起到參考電位的作用。也就是說，差分信號中的一個差分信號或另一個差分信號起到參考電位的作用。在圖27A中，在作為差分信號中的一個的差分信號SSI被輸入到延遲元件DLN的一個端部DNIO1而另一個差分信號/SSI被輸入到延遲元件DLN的另一個端部DNIO2的情況下，當查看輸入到端部DNIO1的差分信號時，差分信號SST的參考電位被供給另一個端部DNIO2。類似地，當查看輸入到另一個端部DNIO2的差分信號/SSI時，差分信號/SST的參考電位被供給端部DNIO1。

結果，輸入到延遲元件DLN的端部DNIO1的差分信號SSI被延遲元件DLN的另一個端部DNIO2反射，并且反射的差分信號從端部DNIO1輸出。類似地，輸入到延遲元件DLN的另一個端部DNIO2的差分信號/SSI被延遲元件DLN的端部DNIO1反射，并且反射的差分信號從另一個端部DNIO2輸出。

從延遲元件DLN的端部DNIO1輸出的差分信號在節(jié)點WRN1處與來自信號線1000P1的差分信號SSI的信號分量(1-b)組合。類似地，從延遲元件DLN的端部DNIO2輸出的差分信號在節(jié)點WRN2處與來自信號線1000P2的差分信號/SSI的信號分量(1-b)組合。結果，恢復的(成形的)差分信號SSI和/SSI被供給接收緩沖電路1003P的一對輸入端子。也就是說，在降低功耗的同時，可以使信號線中劣化的差分信號分量的波形成形。

在第七實施例中，當共模噪聲進入一對信號線1000P1和1000P2時，延遲元件的端部DNIO2和DNIO1的電位根據(jù)共模噪聲類似地改變。也就是說，根據(jù)共模噪聲，端部DNIO1和DNIO2的電位以相同的相位改變。因此，當端部DNIO1和DNIO2中的一個處的電位被認為是參考電位時，另一個端部處的電位不受共模噪聲的影響。結果，供給端部DNIO1和DNIO2的信號中的差分信號的分量被延遲元件DLN均衡化。另一方面，由共模噪聲引起的端部DNIO1和DNIO2中的相同相位的電位的改變在不被延遲元件DLN均衡化的情況下被發(fā)送到發(fā)送緩沖電路1003P。換句話說，根據(jù)第七實施例的數(shù)字濾波器1002P在不執(zhí)行均衡化的功能的情況下輸出由共模噪聲的分量引起的波形的劣化。

這可以防止由參照圖25描述的通過由共模噪聲引起的信號電壓波形CMIB產(chǎn)生的開口的眼孔圖樣的形成。結果，可以防止錯誤地將共模噪聲CMI指定為發(fā)送的差分信號的錯誤操作。盡管共模噪聲CMI被作為相同相位的電位改變發(fā)送到接收緩沖電路1003P，但是接收緩沖電路1003P具有差分電路。因此，即使供給相同相位的電位改變，也不對檢測和/或放大施加影響。

此外在差分信號SSI和/SSI之間存在偏斜的情況下，當差分信號SSI和/SSI由于偏斜在相同電壓方向上改變時，數(shù)字濾波器1002P執(zhí)行與對共模噪聲執(zhí)行的操作類似的操作。也就是說，當差分信號SSI和/SSI由于偏斜都在相同電壓方向(也就是說，圖24所示的電壓+Vd的方向)上改變時，延遲元件DLN的端部DNIO1和DNIO2都變到電壓+Vd的方向。因此，像共模噪聲的情況那樣，數(shù)字濾波器1002P在不執(zhí)行均衡化的情況下將電壓的改變發(fā)送到接收緩沖電路1003P。

當存在偏斜并且差分信號SSI和/SSI變?yōu)轭愃朴诠材Ｔ肼暤碾妷簳r，延遲元件不執(zhí)行均衡化。因此，可以抑制由于偏斜產(chǎn)生的信號電壓波形SKYB產(chǎn)生的眼孔圖樣的開口。結果，可以使由偏斜引起的錯誤操作的發(fā)生減少。

眼孔圖樣

圖28A至28C和圖29A至29C說明在接收緩沖電路1003P附近將作為數(shù)字濾波器1002P的組件的延遲元件DLN線或耦合到信號線1000P1和1000P2中的每個的情況下的眼孔圖樣。

共模噪聲

圖28A至28C所示的眼孔圖樣是通過與參照圖25A至25C描述的條件相同的條件獲得的。圖28A至28C說明共模信號CMI供給信號線1000P1和1000P2的情況。供給信號線1000P1和1000P2的共模信號CMI的峰值電壓+Vpc(圖24)具有與圖25A至25C中描述的值相同的值，和差分信號SSI的峰值電壓+Vpd和差分信號/SSI的峰值電壓-Vpd之間的電壓差為20％的情況。

在圖28A至28C中，水平軸指示時間，且垂直軸指示電壓。圖28A說明在接收緩沖電路1003P的輸入端子處的信號電壓波形產(chǎn)生的眼孔圖樣。在圖28A中，點狀波形SSIB是通過使差分信號SSI和/SSI的分量均衡化而產(chǎn)生的信號電壓波形。在圖28A中，實線波形CMIB指示通過使共模信號CMI的分量均衡化而產(chǎn)生的信號電壓波形。如圖28所示，由信號電壓波形SSIB形成的眼孔圖樣是開口的。另一方面，難以辨識信號電壓波形CMIB的眼孔圖樣。

圖28B是說明通過從圖28A提取通過使差分信號SSI和/SSI的分量均衡化而產(chǎn)生的信號電壓波形SSIB而獲得的眼孔圖樣的示圖。圖28C是說明通過從圖28A提取信號電壓波形CMIB而獲得的眼孔圖樣的示圖。

差分信號SSI和/SSI的分量被數(shù)字濾波器1002P均衡化，并且變形的波形被成形。因此，如圖28A和28B所示，由信號電壓波形SSIB形成的眼孔圖樣是開口的，并且可以以高精度識別并指定用差分信號SSI和/SSI表達的邏輯值。

另一方面，共模信號CMI的分量不被數(shù)字濾波器1002P均衡化，并且將它們原樣供給接收緩沖電路1003P的輸入端子。因此，如圖28A和28C所示，難以識別眼孔圖樣，并且可以防止共模信號CMI的分量被錯誤地識別為被發(fā)送的差分信號的邏輯值。

偏斜

圖29A至29C所示的眼孔圖樣是在與圖25A至25C中描述的條件相同的條件下獲得的。圖29A至29C說明在差分信號SSI和/SSI之間存在三皮秒的偏斜的情況。

在圖29A至29C中，水平軸指示時間，且垂直軸指示電壓。圖29A指示通過接收緩沖電路1003P的輸入端子處的信號電壓波形產(chǎn)生的眼孔圖樣。在圖29A中，點狀波形SSIB指示通過差分信號SSI和/SSI的分量產(chǎn)生的信號電壓波形。在圖29A中，實線波形SKYB是由于偏斜產(chǎn)生的信號電壓波形。

圖29B是說明通過從圖29A提取的信號電壓波形SSIB形成的眼孔圖樣的示圖。也就是說，圖29B是說明通過差分信號SSI和/SSI的分量產(chǎn)生的信號電壓波形SSIB形成的眼孔圖樣的示圖。圖29C是說明通過從圖29A提取的信號電壓波形SKYB形成的眼孔圖樣的示圖。也就是說，圖29C是說明通過由于偏斜產(chǎn)生的信號電壓波形CMIB形成的眼孔圖樣的示圖。

通過信號電壓波形SSIB形成的眼孔圖樣如圖29A和圖29B所示處于開口狀態(tài)，并且另一方面，難以辨識通過信號電壓波形CMIB形成的眼孔圖樣中的開口部分。差分信號的分量被數(shù)字濾波器1002P均衡化，并且變形的波形被成形。通過成形，由信號電壓波形SSIB形成的眼孔圖樣變?yōu)槿鐖D29B所示的開口狀態(tài)，并且可以以高精度識別和指定用差分信號SSI和/SSI表達的差分信號的邏輯值。

另一方面，與偏斜中的共模信號對應的分量在不被數(shù)字濾波器1002P均衡化的情況下被發(fā)送到接收緩沖電路1003P。因此，盡管供給接收緩沖電路1003P的輸入端子的信號電壓波形SKYB的眼孔圖樣的外形可以如圖29C所示的那樣確定，但是難以辨識開口的眼孔圖樣。這可以防止由于偏斜產(chǎn)生的信號電壓波形被錯誤地識別為差分信號的邏輯值。

延遲元件

接著，將描述作為數(shù)字濾波器1002P的組件的延遲元件DLN。延遲元件DLN由接收緩沖電路的輸入端子附近的耦合在信號線1000P1和1000P2的端部SNO1和SNO2之間的延遲線構成。延遲線的每單位長度的信號損耗高于信號線1000P1和1000P2的每單位長度的信號損耗。

作為增大信號損耗的一個方法，例如，認為作為延遲元件DLN的組件的延遲線由如圖27B所示的多個分布式恒定電路構成，并且使得與延遲線的單位長度對應的多個分布式恒定電路中的串聯(lián)電阻R的值高于信號線的串聯(lián)電阻的值，和/或在與單位長度對應的多個分布式恒定電路中，使得對于預定電壓Vs的并聯(lián)電阻低于信號線的并聯(lián)電阻。例如，在圖27B中，它對應于分布式恒定電路中的電導G的增大。

由延遲線構成的延遲元件DLN的往返信號延遲希望被設置為通過將數(shù)據(jù)寬度間隔UT除以系數(shù)mm而獲得的值。也就是說，希望將往返信號延遲設置為UT/mm。系數(shù)mm是1/2或整數(shù)“m”。整數(shù)m例如是1、2、3等的自然數(shù)。

如上所述，差分信號SSI和/SSI中的一個差分信號SSI(或另一個差分信號/SSI)可以認為是參考電位。在這種情況下，當差分信號被供給端部DNIO1和DNIO2時，圖27B所示的延遲元件的等效電路變?yōu)榈扔诘谝粚嵤├忻枋龅牡刃щ娐?圖1B)。因此，均衡化功能如第一實施例中描述的那樣對差分信號SSI和/SSI中的不包括共模信號等的差分信號的分量作用，以使得變形的波形可以被恢復。

為了使圖27B所示的等效電路和圖1B所示的等效電路等效，例如，當參考電位(第一實施例中的預定電壓Vs)被供給圖27B所示的等效電路中的端部DNIO2時，有必要使用作為參考的端部DNIO2將從端部DNIO1看的復數(shù)阻抗設置為如圖30中的方程(14)。Z_DF指示圖27A所示的延遲元件DLN的復數(shù)阻抗，且Z_SE指示圖1A所示的延遲元件DLN的復數(shù)阻抗。

在方程(14)中，右側指示具有相同復數(shù)阻抗Z_SE的兩個延遲元件串聯(lián)耦合。因此，為了使圖27B的等效電路和圖1B的等效電路相等，圖27A所示的延遲元件DLN的損耗和延遲均為圖1A所示的延遲元件DLN的損耗和延遲的兩倍大。在第七實施例中，因此，不同于第一實施例，圖27A所示的延遲元件DLN中的往返信號延遲從數(shù)據(jù)寬度間隔UT的一半(1/2)而不是一個數(shù)據(jù)寬度間隔UT開始。也就是說，確定往返信號延遲的系數(shù)mm是從1/2或1開始的整數(shù)，而不是從1開始的整數(shù)。

在第七實施例中，當共模信號(同相信號)被發(fā)送到一對信號線(差分信號線)1000P1和1000P2時，因為延遲元件DLN的兩個端部具有相等的電位，所以不存在發(fā)送到延遲元件DLN的信號。因此，延遲元件DLN不執(zhí)行進行均衡化的數(shù)字濾波器操作。另一方面，當發(fā)送差分信號時，在延遲元件DLN的兩個端部之間發(fā)生電位差，使得延遲元件DLN以類似于第一實施例等的方式執(zhí)行進行均衡化的數(shù)字濾波器操作。

也就是說，在第七實施例中，延遲元件DLN是僅選擇性地對差分信號的分量作用的數(shù)字濾波器。

此外，在第七實施例中，均衡器性能可以得到改善。也就是說，因為由差分信號執(zhí)行串行通信，所以可以消除直流耦合。因此，可以避免電源電壓和接地電壓(預定電壓Vs)中噪聲的影響，并且均衡器性能可以得到改善。另外，所謂的限制性能也可以得到改善。

在第七實施例中，實際上，限制時間對于延遲元件DLN的每個端部處的差分信號的反射和差分信號的組合是必要的。存在所謂的頻散，即，時間取決于發(fā)生反射/組合處的頻率而略微變化。用圖30中的方程(15)表達接收數(shù)字信號所必需的頻帶。N表示最大數(shù)據(jù)長度。當頻帶中信號的反射和組合所需的時間的波動范圍為Δt且延遲元件DLN的信號延遲為τ時，即使延遲量的頻散為零，在反射信號時，圖30中的方程(16)表達的相對時序誤差也發(fā)生。在使用如第七實施例中描述的差分信號的情況下，信號延遲τ變?yōu)閮杀?，使得相對時序誤差變?yōu)橐话?。方?16)指示限制性能。當濾波器接近理想時，第七實施例中描述的數(shù)字濾波器的相對時序誤差與第一實施例中描述的數(shù)字濾波器的相對時序誤差相比有減小。

數(shù)字濾波器的結構

接著，將描述根據(jù)第七實施例的數(shù)字濾波器1002P的結構。圖31是當從圖6中的中介層PPS-1的第一主表面PPF1看虛線區(qū)域DFA的部分時的平面圖。圖32是圖31中的A5-A5'截面。在圖31和32中，作為數(shù)字濾波器1002P的組件的延遲元件DLN由形成在中介層PPS-1中的導電層構成。

圖31和32類似于以上所述的圖7和8。將主要描述與圖7和8的不同要點。首先，在圖7和8中，已經(jīng)描述了使用預定電壓Vs作為參考電位來改變傳播通過信號線的串行信號的信號端部的情況。另一方面，在第七實施例中，通過使用一對信號線來發(fā)送差分信號。因此，圖6所示的發(fā)送緩沖電路SCB1-1和SCB2-1以及接收緩沖電路RCB1-1、RCB1-2、RCB2-1和RCB2-2中的每個均由差分電路構成。

在圖31中，SSN-L30和SSP-L30指示發(fā)送一對差分信號的一對信號線(布線圖案)，且SSG-L30指示被供給預定電壓Vs的電壓導線(布線圖案)。在圖31中，SSD-L10指示作為延遲元件DLN的組件的延遲線(布線圖案)，且SSG-L10指示被供給預定電壓Vs的電壓導線(布線圖案)。

在第七實施例中，延遲線SSD-L10由稍后將參照圖32描述的形成在中介層INS-1中的第一導電層INS-L1形成。電壓導線SSG-L10也由形成在中介層INS-1中的第一導電層INS-L1形成。也就是說，延遲線SSD-L10和電壓導線SSG-L10兩者都由同一第一導電層形成。在平面圖中，電壓導線SSG-L10接近延遲線SSD-L10，并且平行于延遲線SSD-L10延伸。因為電壓導線SSG-L10和延遲線SSD-L10被安置為彼此隔開，所以電壓導線SSG-L10和延遲線SSD-L10電分離。在接近安置的延遲線SSD-L10和電壓導線SSG-L10之間，形成圖27B所示的電容C和電導G。

延遲線SSD-L10的一個端部經(jīng)由觸點CT2耦合到信號線SSP-L30，而另一個端部經(jīng)由觸點CT2耦合到信號線SSN-L30。信號線SSN-L30經(jīng)由觸點CT2耦合到微凸塊電極INS-MPD2N，且信號線SSP-L30經(jīng)由觸點CT2耦合到微凸塊電極INS-MPD2P。微凸塊INS-MPD2N和INS-MPD2P均通過微凸塊MBM-SN和MBM-SP耦合到形成在未示出的邏輯半導體芯片LCH-1的第二主表面CLF2上面的對應的微凸塊電極，并且耦合到形成在半導體區(qū)域SS中的接收緩沖電路RCB1-2的一對輸入端子。

經(jīng)由未示出的印刷基板PBS將一對差分信號從邏輯半導體芯片LCH-2供給信號線SSN-L30和SSP-L30。因此，來自邏輯半導體芯片LCH-2的一對差分信號傳播通過一對信號線SSN-L30和SSP-L30，并且被供給邏輯半導體芯片LCH-1的接收緩沖電路RCB1-2的一對輸入端子。

在平面圖中，沿著信號線SSD-L10安置的電壓導線SSG-L10的一個端部經(jīng)由觸點CT2耦合到電壓導線SSG-L30，而另一個端部經(jīng)由觸點CT耦合到電壓導線SSG-L30，以便包圍延遲線SSD-L10。電壓導線SSG-L30經(jīng)由觸點CT2耦合到對應的微凸塊電極INS-MPD1，并且每個微凸塊電極INS-MPD1均通過微凸塊MBM-G耦合到形成在未示出的邏輯半導體芯片LCH-1的第二主表面CLF2上面的對應的微凸塊電極。

經(jīng)由形成在未示出的包裝基板PPS-1中的導線將預定電壓Vs從印刷基板PBS供給電壓導線SSG-L30。因此，預定電壓Vs被供給邏輯半導體芯片LCH-1，并且還被供給電壓導線SSG-L10。

圖32是圖31中的A5-A5'截面。在圖32中，印刷基板PBS、包裝基板PPS-1等與圖8中的那些相同，將不重復描述。來自邏輯半導體芯片LCH-2的一對差分信號經(jīng)由印刷基板PBS和包裝基板PPS-1發(fā)送到形成在包裝基板PPS-1的第一主表面PPF1上面的凸塊電極PPS-MPD。凸塊電極PPS-MPD通過凸塊電極SMB耦合到形成在中介層INS-1的第二主表面INF2上面的凸塊電極INS-SPD。

凸塊電極INS-SPD經(jīng)由形成在硅基板SSB-1上面的觸點CT2S耦合到由形成在中介層INS-1中的第一導電層INS-L1構成的布線圖案INS-L1(R)，并且布線圖案INS-L1(R)經(jīng)由觸點CT2耦合到由第二導電層INS-L2形成的布線圖案INS-L2(R)。布線圖案INS-L2(R)經(jīng)由觸點CT2耦合到作為由第三導電層INS-L3形成的布線圖案的信號線SSP-L30。

信號線SSP-L30在圖32中在橫向方向上延伸。在延伸的部分中，信號線SSP-L30經(jīng)由觸點CT2耦合到微凸塊電極INS-MPD2P。信號線SSP-L30經(jīng)由觸點CT2耦合到由第二導電層INS-L2形成的布線圖案INS-L2(R)，且布線圖案INS-L2(R)經(jīng)由觸點CT2耦合到與延遲線SSD-L10對應的布線圖案的一個端部。延遲線SSD-L10由形成在中介層INS-1中的第一導電層INS-L1構成。

微凸塊電極INS-MPD2P經(jīng)由微凸塊MBM-SP耦合到形成在邏輯半導體芯片的第一主表面CHF2上的微凸塊電極LCH-PD3，且微凸塊電極LCH-PD3經(jīng)由形成在硅基板SSB的主表面上的布線層HSB中的布線圖案LCH-L1(R)至LCH-L3(R)以及觸點CT1耦合到半導體區(qū)域SS。在半導體區(qū)域SS中，形成接收緩沖電路RCB102。來自邏輯半導體芯片LCH-2的差分信號供給接收緩沖電路RCB1-2的輸入端子。

在第七實施例中，往返信號延遲UT/mm由在延遲線SSD-L10的一個端部和另一個端部之間發(fā)送的信號的延遲時間來確定。為了獲得期望的往返信號延遲，例如，設置延遲線SSD-L10的一個端部和另一個端部之間的長度以及延遲線SSD-L10的線寬。如圖31所示，同樣地在第七實施例中，延遲線SSD-L10的線寬BLD1比信號線SSP-L30和SSN-L30的線寬BLS窄。當認為延遲線SSD-L10以及信號線SSP-L30和SSN-L30是整體時，通過使用線寬改變的部分而具有窄寬度的線對應于延遲線SSD-L10，而夾入該窄線的寬線是信號線SSP-L30和SSN-L30。

盡管在圖32中只示出與信號線SSP-L30的耦合部分以及延遲線SSD-L10的一個端部相關的截面，但是信號線SSN-L30和延遲線SSD-L10的另一個端部之間的耦合是類似的。在第七實施例中，電壓導線SSG-L10由與延遲線SSD-L10-的導電層相同的導電層形成。因此，電壓導線SSG-L30和SSG-L10之間的耦合部分類似于圖32中的耦合部分。

在第七實施例中，作為延遲元件DLN的組件的延遲線由一對微凸塊電極INS-MPD2N和INS-MPD2P附近的耦合到一對信號線SSN-L30和SSP-L30的第一導電層INS-L1形成，發(fā)送一對差分信號的這一對信號線SSN-L30和SSP-L30經(jīng)由觸點CT2等耦合到一對微凸塊電極INS-MPD2N和INS-MPD2P。因為一對信號線SSN-L30和SSP-L30中的每個均由第三導電層INS-L3形成，所以延遲線SSD-L10以及信號線SSN-L30和SSP-L30由不同導電層形成，并且延遲線SSD-L10耦合在一對微凸塊電極INS-MPD2N和INS-MPD2P之間。

傳播通過延遲線SSD-L10的信號是相對于參考電位改變的單端信號。如果供給參考電位的電壓導線未被指定，則當延遲線SSD-L10用如圖27B所示的等效電路表達時，它變得難以指定例如電容C和電導G的值。因此，在第七實施例中，被供給作為參考電位的預定電壓Vs的電壓導線SSG-L10由與延遲線SSD-L10的導電層相同的第一導電層INS-L1形成，并且電壓線SSG-L10在延遲線SSD-L10附近、平行于延遲線SSD-L10安置。在平面圖中，盡管不受限制，電壓導線SSG-L10的線寬BLD2被設置為與延遲線SSD-L10的線寬BLD1相同，并且被設置為比信號線SSN-L30和SSP-L30以及電壓導線SSG-L30的線寬BLS都窄。當數(shù)據(jù)寬度間隔UT被設置為串行信號的一個數(shù)據(jù)單位時，延遲元件DLN的往返信號延遲變?yōu)閁T/mm。mm表示1/2或自然數(shù)(從1開始的整數(shù))。當mm被設置為1/2時，往返信號延遲對應于數(shù)據(jù)寬度間隔UT的兩倍大。

在圖31中，信號線SSN-L30和SSP-L30以及延遲線SSD-L10的一部分被安置為直線的，并且信號線SSN-L30和SSP-L30以及電壓導線SSG-L10的一部分被布置為直線的。因為形成信號線SSN-L30和SSP-L30的導電層不同于形成延遲線SSD-L10和電壓導線SSG-L10的導電層，所以線可能不是直線的。也就是說，信號線SSN-L30和SSP-L30與延遲線SSD-L10和電壓導線SSG-L10之間的安置關系是任意的。例如，延遲線SSD-L10和電壓導線SSG-L10可以被安置為正交于信號線SSN-L30和SSP-L30。

修改

圖33和34是說明根據(jù)第七實施例的修改的數(shù)字濾波器的結構的平面圖和截面圖。圖34是圖33中的截面A6-A6'。圖33和34類似于圖31和32。將主要描述不同要點。

在圖31和32中，作為延遲元件DLN的組件的延遲線SSD-L10以及沿著延遲線SSD-L10安置的電壓導線SSG-L10均由與信號線SSN-L30和SSP-L30以及電壓導線SSG-L30不同的第一導電層INS-L1形成。相反，在圖33和34中，延遲線SSD-L10和電壓導線SSG-L10均由與信號線SSN-L30和SSP-L30以及電壓導線SSG-L30的導電層相同的第三導電層INS-L3形成。在圖33和34中，延遲線被表達為SSD-L30，且沿著延遲線SSD-L30安置的電壓導線被表達為SSG-L32。

因為信號線SSN-L30和SSP-L30以及延遲線SSD-L30是由相同的第三導電層INS-L3形成的，所以這些線為整體。在圖31和32中，為了耦合延遲線SSD-L10與信號線SSN-L30和SSP-L30，觸點CT2和布線圖案INS-L2(R)是必要的。在圖33和34中，未提供觸點CT2和布線圖案INS-L2(R)。

類似地，因為電壓導線SSG-L30和SSG-L32是由相同的第三導電層INS-L3形成的，所以這些導線為整體。在圖31和32中，為了耦合電壓導線SSG-L30和SSG-L10，觸點CT2和未示出的布線圖案是必要的。然而，在圖33和34中，未提供觸點CT2和該布線圖案。

盡管信號線SSN-L30和SSP-L30以及延遲線SSD-L30為整體，但是信號線和延遲線之間的邊界可以指定為線的線寬改變的部分。在這種情況下，線的線寬從BLS變?yōu)锽LD1的部分以及線寬從BLD1變?yōu)锽LS的部分是信號線和延遲線之間的邊界。其寬度像BLD1那樣窄的線的區(qū)域對應于延遲線SSD-L30。此時，線的線寬為BLS的區(qū)域對應于信號線SSN-L30和SSP-L30。

類似地，電壓導線SSG-L30和SSG-L32之間的邊界可以指定為導線的線寬改變的部分。在這種情況下，線的線寬比線寬BLS窄并且是BLD2的區(qū)域對應于沿著延遲線SSD-L30安置的電壓導線SSG-L32，而導線的線寬是BLS的區(qū)域對應于電壓導線SSG-L30。

因為信號線SSP-L30和延遲線SSD-L30為整體，所以在圖34中，由第三導電層INS-L3形成的布線圖案在橫向方向上延伸，并且變?yōu)樾盘枌Ь€SSP-L30和延遲線SSD-L30。在圖34中，只示出由布線圖案整體形成的信號線SSP-L30和延遲線SSD-L30。其它信號線和電壓導線也類似于圖34的那些信號線和電壓導線。也就是說，信號線SSN-L30和延遲線SSD-L30也是由第三導電層INS-L3整體形成的。電壓導線SSG-L30和SSG-L32也是由第三導電層INS-L3整體形成的。

在修改中，延遲線SSD-L30和電壓導線SSG-L32由與信號線SSN-L30和SSP-L30以及電壓導線SSG-L30的導電層相同的導電層形成。因此，可以使構造數(shù)字濾波器1002P的導電層的數(shù)量減少。換句話說，可以節(jié)省構造數(shù)字濾波器1002P的導電層。

盡管不受限制，在第七實施例中，微凸塊MBM-SP由銅(Cu)制成，而凸塊SBL是焊料球。

將如下描述參照圖31至34描述的數(shù)字濾波器的結構與圖1和27所示的數(shù)字濾波器之間的對應關系。

作為圖27所示的線或耦合部分的節(jié)點WRN1和WRN2對應于圖31和32中耦合信號線SSN-L30和SSP-L30與延遲線SSD-L10的觸點CT2。在圖33和34中，信號線SSN-L30和SSP-L30與延遲線SSD-L30之間的邊界對應于圖27所示的節(jié)點WRN1和WRN2。也就是說，線的線寬改變的邊界區(qū)域對應于節(jié)點WRN1和WRN2。

當只有一對差分信號的分量傳播通過一對信號線SSN-L30和SSP-L30并到達作為線耦合部分的節(jié)點WRN1和WRN2時，信號的反射在節(jié)點WRN1和WRN2之間重復。具體地，多次信號反射發(fā)生，并且信號在節(jié)點WRN1和WRN2處被組合。因此，數(shù)字濾波器1002P對差分信號的分量等效地計算圖1C中的方程(1)。這意味著，例如，相對于將提供用于不同邏輯半導體裝置的發(fā)送緩沖電路與接收緩沖電路耦合的信號線的傳遞函數(shù)等效地計算反傳遞函數(shù)。因為數(shù)字濾波器1002P沒有有源元件，所以只在反傳遞函數(shù)的等效計算中發(fā)生衰減。因此，僅偏離了與衰減對應的常數(shù)量的反傳遞函數(shù)的計算被作為反傳遞函數(shù)的等效計算來執(zhí)行。

在第七實施例中，對于差分信號的分量，上述系數(shù)mm被用來代替方程(1)中的系數(shù)“m”。也就是說，不僅整數(shù)而且1/2也可以被作為系數(shù)“m”代入方程(1)。

在第七實施例中，形成在與延遲線SSD-L10(SSD-L30)的層相同的層中的電壓導線SSG-L10(SSG-L32)接近延遲線SSD-L10(SSD-L30)安置。延遲線SSD-L10(SSD-L30)和電壓導線SSG-L10(SSG-L32)中的每個的每單位長度的信號損耗都被設置為大于信號線SSN-L30和SSP-L30的每單位長度的信號損耗。例如，延遲線SSD-L10(SSD-L30)和電壓導線SSG-L10(SSG-L32)中的每個的截面中的邊界長度都被設置為小于信號線SSN-L30和SSP-L30的截面中的邊界長度。通過調(diào)整這些線中的信號損耗，例如，圖1C和27B所示的分布式恒定電路中的電感L和電阻R可以被調(diào)整為任意值。通過調(diào)整延遲線SSD-L10(SSD-L30)和電壓導線SSG-L10(SSG-L32)之間的間隔，分布式恒定電路中的電容C和電導G可以被調(diào)整為任意值。顯而易見的是，可以通過調(diào)整延遲線SSD-L10(SSD-L30)和電壓導線SSG-L10(SSG-L32)的截面中的邊界長度和間隔(包括線寬)來調(diào)整電感L、電阻R、電容C和電導G。以這樣的方式，任意的反傳遞函數(shù)可以用延遲線等效地計算。

第八實施例

圖35和36是說明根據(jù)第八實施例的數(shù)字濾波器的結構的平面圖和截面圖。圖36是圖35中的A7-A7'截面。圖35和36類似于圖31至34。將主要描述與圖31和32的不同要點。

在圖35中，SSD-L10指示作為數(shù)字濾波器1002P的組件的延遲線，且SSG-L32指示被供給預定電壓Vs的電壓導線。在第八實施例中，如圖36所示，延遲線SSD-L10由形成在中介層INS-1中的三個導電層中的第一導電層形成。電壓導線SSG-L32由第三導電層形成。電壓導線SSG-L32被安置為使得其部分在如圖35所示的平面圖中在延遲線SSD-L10中重疊。具體地，在第七實施例中，在平面圖中，電壓導線SSG-L10(SSG-L32)被安置為接近并且平行于延遲線SSD-L10(SSD-L30)。另一方面，在第八實施例中，電壓導線SSG-L32被安置為立體地接近并且平行于延遲線SSD-L10。顯而易見的是，絕緣層存在于電壓導線SSG-L32和延遲線SSD-L10之間，且電壓導線SSG-L32和延遲線SSD-L10電分離。

此外在第八實施例中，延遲線SSD-L10的端部經(jīng)由觸點CT2耦合到一對信號線SSN-L30和SSP-L30。電壓導線SSG-L32與電壓導線SSG-L30整體地形成。

此外在第八實施例中，延遲線SSD-L10和電壓導線SSG-L32被設置為使得每單位長度的信號損耗變得大于一對信號線SSN-L30和SSP-L30的每單位長度的信號損耗。例如，延遲線SSD-L10和電壓導線SSG-L32的截面中的邊界長度被設置為小于信號線SSN-L30和SSP-L30的截面中的邊界長度。在圖35的例子中，通過使延遲線SSD-L10的線寬比信號線SSN-L30和SSP-L30的線寬窄來縮短截面中的邊界長度。通過使電壓導線SSG-L32的厚度小于信號線SSD-L10的厚度來縮短電壓導線SSG-L32的截面中的邊界長度。

在第八實施例中，例如，通過調(diào)整延遲線SSD-L10和電壓導線SSG-L32的截面中的邊界長度以及重疊的區(qū)域之間的距離(層間距離)，分布式恒定電路中的電感L、電阻R、電容C和電導G被調(diào)整。因為根據(jù)第八實施例的數(shù)字濾波器1002P的操作類似于第七實施例，所以將不重復描述。

延遲線SSD-L10的線寬變得比信號線SSN-L30和SSP-L30等的線寬窄。電壓線SSG-L32與延遲線SSD-L10重疊。因此，在平面圖中，數(shù)字濾波器1002P可以被安置在很小的面積中。因此，第八實施例適合于例如在平面圖中中介層INS-1沒有太多面積的情況。另一方面，第七實施例中描述的數(shù)字濾波器1002P適合于形成在中介層INS-1中的導電層的數(shù)量有限的情況。

第九實施例

圖37和38是說明根據(jù)第九實施例的數(shù)字濾波器的結構的平面圖和截面圖。在第九實施例中，提供了邏輯半導體芯片LCH-1而不是中介層INS-1具有數(shù)字濾波器1002P的結構。圖37是當從第二主表面?zhèn)菴HF2看邏輯半導體裝置LCH-1時的平面圖。圖38是圖37中的A8-A8'截面圖。在圖38中，也示出了包裝基板PPS-1和印刷基板PBS在A8-A8'截面圖中的截面。

在第九實施例中，以類似于第三實施例的方式，作為延遲元件DLN的組件的布線圖案形成在邏輯半導體芯片LCH-1中。因為作為數(shù)字濾波器1002P的組件的延遲元件DLN形成在邏輯半導體芯片LCH-1中，所以盡管將描述不使用中介層INS-1的半導體裝置的例子，但是顯而易見的是，中介層INS-1可以設在邏輯半導體芯片LCH-1和包裝基板之間。

在圖38中，PPS-1指示包裝基板，且PBS表示印刷基板。因為包裝基板PPS-1和印刷基板PBS的結構已經(jīng)例如在與第三實施例相關的圖15中進行了描述，所以將不重復描述。邏輯半導體芯片LCH-1安裝在包裝基板PPS-1上面，以使得其第二主表面CHF2面對包裝基板PPS-1的第一主表面PPF1。形成在包裝基板PPS-1的第一主表面PPF1上的凸塊電極PPS-MPD耦合到形成在邏輯半導體芯片LCH-1的第二主表面CHF2上的微凸塊電極。在該圖中，微凸塊電極被指示為LCH-PDP。

邏輯半導體芯片LCH-1具有其中形成有用于構造元件等的半導體區(qū)域的硅基板SSB以及形成在硅基板SSB的主表面上的布線層HSB。布線層HSB具有交替堆疊的多個導電層和多個絕緣層。在第九實施例中，布線層HSB具有三個導電層(布線層)。在圖38中，LCH-L10(R)是由第一導電層形成的布線圖案，LCH-L20(R)是由第二導電層形成的布線圖案，且LCH-L30(R)是由第三導電層形成的布線圖案。CT1指示經(jīng)由設在導電層之間的絕緣層來電耦合導電層的觸點。

在圖38中，WEL指示形成在硅基板SSB中的阱區(qū)。阱區(qū)WEL具有與硅基板SSB的導電類型相反的導電類型。例如，當硅基板SSB是N型半導體時，則阱區(qū)WEL是P型半導體區(qū)域。在該圖中，GIO指示絕緣膜。絕緣膜GIO形成在阱區(qū)WEL的主表面上，且布線圖案LCH-L10(R)形成在絕緣膜GIO上。絕緣膜GIO例如是MOSFET的柵極絕緣膜，且布線圖案LCH-L10(R)是形成在柵極絕緣膜上的柵極電極。

圖37是從圖38中的箭頭A8指示的方向(視覺方向)看到的平面圖，也就是說，當從第二主表面CHF2看邏輯半導體芯片LCH-1時的平面圖。在圖37中，LCH-PDG指示微凸塊電極，這些微凸塊電極經(jīng)由凸塊SMB耦合到形成在包裝基板PPS-1上的凸塊電極PPS-MPD，并且經(jīng)由包裝基板PPS-1被供給預定電壓Vs。

在圖37中，LCH-PDN和LCH-PDP指示微凸塊電極，這些微凸塊電極經(jīng)由凸塊SMB耦合到形成在包裝基板PPS-1上的凸塊電極PPS-MPD，并且經(jīng)由包裝基板PPS-1從印刷基板PBS被供給一對差分信號。也就是說，使用形成在印刷基板PBS和包裝基板PPS-1中的導電層作為一對信號路徑來將一對差分信號供給微凸塊電極LCH-PDN和LCH-PDP。

微凸塊電極LCH-PDG耦合到由形成在邏輯半導體芯片LCH-1的布線層HSB中的第三導電層構成的電壓導線SSG-L30。電壓導線SSG-L30經(jīng)由觸點CT1歐姆耦合到阱區(qū)WEL。就該構造而言，預定電壓Vs經(jīng)由電壓導線SSG-L30被供給邏輯半導體芯片LCH-1中的未示出的電路塊，并且預定電壓Vs也被供給阱區(qū)WEL。

微凸塊電極LCH-PDN經(jīng)由觸點CT1耦合到信號線SSN-L30，信號線SSN-L30由形成在邏輯半導體芯片LCH-1中的布線層HSB中的第三導電層形成。微凸塊電極LCH-PDP經(jīng)由觸點CT1耦合到信號線SSP-L30，信號線SSP-L30由形成在邏輯半導體芯片LCH-1的布線層HSB中的第三導電層形成。信號線SSN-L30和SSP-L30耦合到設在邏輯半導體芯片LCH-1中的接收緩沖電路(對應于第七實施例中描述的接收緩沖電路)的一對輸入端子。就該構造而言，來自另一個邏輯半導體芯片(例如，圖6中的LCH-2)的一對差分信號經(jīng)由由印刷基板、包裝基板PPS-1等中的導電層形成的信號線被供給接收緩沖電路的一對輸入端子。

信號線SSN-L30和SSP-L30均耦合到作為數(shù)字濾波器1002P的組件的延遲元件DLN。在第九實施例中，延遲元件DLN具有由邏輯半導體芯片LCH-1的導電層HSB中的第一導電層形成的延遲線SSD-L10，延遲線SSD-L10的一個端部耦合到信號線SSP-L30，且延遲線SSD-L10的另一個端部耦合到信號線SSN-L30。

將參照圖38來描述信號線SSP-L30和延遲線SSD-L10之間的耦合。在圖38中，由第三導電層形成的布線圖案LCH-L30(R)對應于圖37所示的信號線SSP-L30。在圖38中，由第一導電層形成的布線圖案LCH-L10對應于延遲線SSD-L10。信號線SSP-L30(LCH-L30(R))經(jīng)由觸點CT1耦合到由第二導電層形成的布線圖案LCH-L20(R)，且布線圖案LCH-L20(R)經(jīng)由觸點CT1耦合到延遲線SSD-L10(LCH-L10(R))的一個端部。在圖37中，為了避免繪制復雜，未繪制出布線圖案LCH-L20(R)。

類似地，信號線SSN-L30耦合到延遲線SSD-L10(LCH-L10(R))的另一個端部。就該構造而言，安置在被供給預定電壓Vs的阱區(qū)WEL上面的延遲線SSD-L10耦合在被經(jīng)由絕緣膜GIO供給一對差分信號的一對信號線SSN-L30和SSP-L30之間。

在第九實施例中，絕緣膜GIO插入在與延遲線SSD-L10對應的布線圖案LCH-L10(R)和被供給預定電壓Vs的阱區(qū)WEL之間。因此，形成使用絕緣膜GIO作為電介質(zhì)并且使用延遲線SSD-L10和阱區(qū)WEL作為電極的MOS電容元件。MOS電容元件可以等效地被認為是MOS二極管元件。因此，當延遲線SSD-L10被認為是圖27B所示的等效電路時，通過不僅調(diào)整布線圖案LCH-L10(R)的電阻R、而且還調(diào)整等效地形成在布線圖案LCH-L10(R)和阱區(qū)WEL之間的電容C和電導G，可以控制延遲線SSD-L10中的信號損耗量。絕緣膜GIO由例如MOSFET的柵極絕緣膜形成。在這種情況下，因為硅基板的介電常數(shù)很高，所以可以使延遲線SSD-L10的每單位長度的延遲量增大，并且可以使數(shù)字濾波器1002P微型化。

修改

圖39和40是說明根據(jù)第九實施例的修改的數(shù)字濾波器1002P的結構的平面圖和截面圖。像圖37那樣，圖39是當從第二主表面CHF2側看邏輯半導體芯片LCH-1時的平面圖。視覺方向被表達為圖40中的箭頭A9。圖40是圖39中的A9-A9'截面。像圖38那樣，圖40還說明了在A9-A9'截面中的包裝基板PPS-1和印刷基板PBS的截面。

因為圖39和40類似于圖37和38，所以將主要描述不同要點。在圖37和38中，預定電壓Vs被供給形成在硅基板SSB中的阱區(qū)WEL，并且經(jīng)由絕緣膜GIO安置在阱區(qū)WEL上面的布線圖案LCH-L10(R)用作延遲線SSD-L10。

在圖39和40所示的修改中，在被供給預定電壓Vs的阱區(qū)WEL中，形成與阱區(qū)WEL的導電類型相反的導電類型的半導體區(qū)域。布線圖案LCH-L10(R)歐姆耦合到該半導體區(qū)域。布線圖案LCH-L10(R)被用作作為延遲元件DLN的組件的延遲線SSD-L10。

在圖40中，DFR指示形成在阱區(qū)WEL中的半導體區(qū)域。例如，當阱區(qū)WEL是P型半導體區(qū)域時，半導體區(qū)域DFR是形成在阱區(qū)WEL中的N型半導體擴散區(qū)域。在平面圖中，半導體區(qū)域DFR被形成為如圖37所示的U形中。通過布線層HSB中的第一導電層，形成與半導體區(qū)域DFR重疊的U形布線圖案LCH-L10(R)(在圖39中，被指示為延遲線SSD-L10)。布線圖案LCH-L10(R)歐姆耦合到重疊的半導體區(qū)域DFR(圖40)。

如圖40所示，布線圖案LCH-L10(R)的一個端部經(jīng)由觸點CT1以及第二層中的布線層HSB中的布線圖案LCH-L20(R)耦合到作為信號線SSP-L30的布線圖案LCH-L30(R)。類似地，布線圖案LCH-L10(R)的另一個端部經(jīng)由觸點CT1以及第二層中的布線圖案耦合到作為信號線SSN-L30的布線圖案。在圖39中，為了避免繪制復雜，未繪制出由第二導電層形成的布線圖案(例如，布線圖案LCH-L20(R))。

在修改中，因為半導體區(qū)域DFR形成在阱區(qū)WEL中，所以PN結二極管元件由半導體區(qū)域DFR和阱區(qū)WEL形成。因為預定電壓Vs被供給阱區(qū)WEL并且延遲線SSD-L10(LCH-L10(R))歐姆耦合到半導體區(qū)域DFR，所以PN結二極管元件耦合在預定電壓Vs和延遲線SSD-L10之間。在查看延遲元件DLN的等效電路(圖27)的情況下，結電流在PN結二極管中流動。因此，可以使電導G增大。因此，可以使延遲元件DLN中的信號損耗增大，并且可以使數(shù)字濾波器1002P微型化。通過控制供給PN結二極管的反偏置電壓，可以控制電導G，并且可以控制延遲元件DLN中的信號損耗。

盡管氧化物膜的相對介電常數(shù)大約為4，但是硅的相對介電常數(shù)變?yōu)榇蠹s12。因此，可以使延遲元件DLN中的延遲增大到為(12/4)的正平方根(大約1.7倍)，并且可以使數(shù)字濾波器1002P微型化。

在第九實施例及其修改中，當布線圖案LCH-L10(R)的電阻高于期望電阻值時，例如，如圖16C所示，將由第二導電層形成的布線圖案并聯(lián)地耦合到布線圖案LCH-L10(R)是足夠的。

在第九實施例中，可以使相對于預定電壓Vs的延遲線SSD-L10的每單位長度的電阻R小于信號線的每單位長度的電阻，并且使相對于預定電壓Vs的延遲線SSD-L10的每單位長度的電導G更高。

盡管已經(jīng)描述了形成在邏輯半導體芯片LCH-1中的數(shù)字濾波器的例子，但是本發(fā)明不限于這個例子。例如，在使用硅中介層作為中介層INS-1的情況下，參照圖37至40描述的阱區(qū)WEL、半導體區(qū)域DFR和布線圖案LCH-L10(R)可以被形成在硅中介層中以如上所述那樣構造數(shù)字濾波器1002P。盡管已經(jīng)描述了在MOS電容元件(等效地，MOS二極管元件)中使用阱區(qū)WEL作為電極的例子，但是本發(fā)明不限于阱區(qū)WEL，而可以使用硅基板SSB。此外，構造PN結二極管元件的半導體區(qū)域DFR可以形成在不是阱區(qū)而是在硅基板SSB中。

第十實施例

圖41是說明根據(jù)第十實施例的半導體裝置的構造的框圖。在第十實施例中，如第九實施例中所描述的，將描述數(shù)字濾波器1002P形成在邏輯半導體芯片LCH-1中的情況。

圖41類似于與第九實施例相關的圖37。首先，將描述與圖37的構造相同的圖41的構造的部分。圖41中的硅基板SSB、阱區(qū)WEL、信號線SSP-L30和SSN-L30、電壓導線SSG-L30、微凸塊電極LCH-PDG、LCH-PDN和LCH-PDP、觸點CT1以及凸塊SMB與圖37中的那些相同。因此，將不重復它們的描述。

在圖37中，在阱區(qū)WEL上面，延遲線SSD-L10經(jīng)由絕緣膜GIO安置，并且延遲線SSD-L10的端部耦合到信號線SSN-L30和SSP-L30。另一方面，在第十實施例中，多個延遲線經(jīng)由絕緣膜GIO安置在阱區(qū)WEL上面。期望數(shù)量的延遲線選自多個延遲線，選定的延遲線中的每個的一個端部耦合到信號線SSP-L30，并且選定的延遲線的另一個端部耦合到信號線SSN-L30。因此，選定數(shù)量的延遲線并聯(lián)耦合在信號線SSP-L30和SSN-L30之間。結果，可以提供具有任何反傳遞函數(shù)的特性的數(shù)字濾波器1002P。

圖41說明經(jīng)由絕緣膜GIO安置在阱區(qū)上面的延遲線的數(shù)量為四個的情況。在該圖中，標號SSD10-L10至SSD13-L10被指定給四個延遲線。延遲線SSD10-L10至SSD13-L10中的每個的端部都經(jīng)由開關陣列SAR1、經(jīng)由觸點CT1耦合到信號線SSN-L30和SSP-L30。

開關陣列SAR1具有MOSFET S10A至S13A以及MOSFET S10B至S13B。MOSFET S10A至S13A以及MOSFET S10B至S13B是成對的，并且提供與延遲線的數(shù)量對應的對數(shù)。具體地，MOSFET S10A和S10B是成對的，并且該對對應于延遲線SSD10-L10。MOSFET S11A和S11B是成對的，并且該對對應于延遲線SSD11-L10。類似地，MOSFET S12A和S12B是成對的，并且該對對應于延遲線SSD12-L10。MOSFET S13A和S13B是成對的，并且該對對應于延遲線SSD13-L10。

延遲線SSD10-L10的一個端部經(jīng)由對應的對中的MOSFET S10A耦合到信號線SSP-L30，且另一個端部經(jīng)由對應的對中的MOSFET S10B耦合到信號線SSN-L30。延遲線SSD11-L10的一個端部經(jīng)由對應的對中的MOSFET S11A耦合到信號線SSP-L30，且另一個端部經(jīng)由對應的對中的MOSFET S11B耦合到信號線SSN-L30。類似地，延遲線SSD12-L10的一個端部經(jīng)由對應的對中的MOSFET S12A耦合到信號線SSP-L30，且另一個端部經(jīng)由對應的對中的MOSFET S12B耦合到信號線SSN-L30。此外，延遲線SSD13-L10的一個端部經(jīng)由對應的對中的MOSFET S13A耦合到信號線SSP-L30，且另一個端部經(jīng)由對應的對中的MOSFET S13B耦合到信號線SSN-L30。

構造開關陣列SAR1的MOSFET根據(jù)存儲在延遲線選擇寄存器SREG1中的延遲線選擇信息被設置為導通狀態(tài)。例如，在延遲線選擇信息指定延遲線SSD10-L10的情況下，通過來自延遲線選擇寄存器SREG1的選擇信號SELA1和SELB1(每個由四個位構成)，使構造與延遲線SSF-L10對應的對的MOSFET S10A和S10B導通，而使其余的MOSFET S11A至S13A以及S11B至S13B截止。在延遲線選擇信息指定延遲線SSD10-L10和SSD12-L10的情況下，通過來自延遲線選擇寄存器SREG1的選擇信號SELA1和SELB1，使構造與延遲線對應的對的MOSFET S10A、S10B、S12A和S12B導通，并且使其余的MOSFET S11A、S11B、S13A和S13B截止。以這樣的方式，通過存儲在延遲線選擇寄存器SREG1中的延遲線選擇信息，使任意數(shù)量的MOSFET對中的一個或多個導通。

例如，當只有MOSFET S10A和S10B導通時，延遲線SSD10-L10的一個端部耦合到信號線SSP-L30，而延遲線SSD10-L10的另一個端部耦合到信號線SSN-L30。此時，當MOSFET S12A和S12B也導通時，延遲線SSD10-L10和SSD12-L10中的每個的一個端部耦合到信號線SSP-L30，而延遲線SSD10-L10和SSD12-L10中的每個的另一個端部耦合到信號線SSN-L30。以這樣的方式，選擇一個或多個任意延遲線，一個延遲線或者多個延遲線中的每個延遲線的一個端部耦合到信號線SSP-L30，而另一個端部耦合到信號線SSN-L30。

提供了具有期望的延遲量和期望的信號損耗的延遲線SSD10-L10至SSD13-L10。根據(jù)延遲元件DLN的適當?shù)膿p耗量獲得從延遲線SSD10-L10至SSD13-L10選擇一個或多個延遲線的延遲線選擇信息，并且獲得的延遲線選擇信息被存儲在延遲線選擇寄存器SREG1中。因此，由存儲在延遲線選擇寄存器SREG1中的延遲線選擇信息指定的一個或多個延遲線選自延遲線SSD10-L10至SSD13-L10，并且耦合在信號線SSP-L30和SSN-L30之間。

圖41所示的構造適合于傳播通過信號線的差分信號的位速率幾乎是固定的情況。在這種情況下，使用延遲線選擇信號來切換延遲線以例如調(diào)整延遲元件DLN的損耗量。此時，如稍后在修改中將描述的，通過調(diào)整偏置信息來精細地調(diào)整延遲元件DLN的延遲量。

因為選定的一個或多個延遲線起到延遲元件DLN的作用，所以在所需的均衡化的強度改變的情況下，可以動態(tài)地改變數(shù)字濾波器1002P的反傳遞函數(shù)。即使在相同的位速率下，例如，當信號線的長度改變時，在發(fā)送和接收之間的信號信道中發(fā)生的衰減也改變。當衰減增大時，強均衡化操作是必要的。當衰減減小時，弱均衡化操作是必要的。為了使均衡化操作更強，選擇延遲線以使得延遲元件DLN的損耗量減小是足夠的。另一方面，為了使均衡化操作弱化，選擇延遲線以使得延遲元件DLN的損耗量增大是足夠的。

此外，在第十實施例中，供給阱區(qū)WEL的電壓可以被任意地改變。具體地，在邏輯半導體芯片LCH-1中，除了延遲線選擇寄存器SREG1和開關陣列SAR1之外，還提供了電源電路RG和偏置電壓寄存器BREG?；诖鎯υ谄秒妷杭拇嫫鰾REG中的偏置信息，電源電路RG將例如作為偏置電壓的電壓供給阱區(qū)WEL，該電壓在預定電壓Vs和其電壓值不同于預定電壓Vs的電壓Vd之間。通過該操作，阱區(qū)WEL的電壓可以被設置為任意的電壓值。就圖27B所示的等效電路而言，通過改變阱區(qū)WEL的偏置電壓來改變彼此并聯(lián)耦合的電容C和電導G的值。例如，在等效地認為是MOS二極管元件的情況下，通過改變用于使MOS二極管元件反向偏置的偏置電壓，可以控制電容C和電導G的值。因此，可以改變延遲元件DLN的反傳遞函數(shù)的特性。

在第十實施例中，通過延遲線選擇信息，主要改變圖27B所示的等效電路的電阻R。通過偏置信息，主要改變等效電路的電容C和電導G。因此，可以以更高的精度調(diào)整反傳遞函數(shù)，并且可以以高精度執(zhí)行均衡化。

盡管已經(jīng)在第十實施例中描述了通過使用延遲線選擇信息和偏置信息兩者來調(diào)整延遲元件DLN的情況，但是本發(fā)明不限于這種情況?？梢杂醚舆t選擇信息和偏置信息中的一個來調(diào)整延遲元件DLN。在通過偏置信息執(zhí)行調(diào)整的情況下，它被布置為不將預定電壓Vs供給電壓導線SSG-L30或者被布置為使電壓導線SSG-L30和阱區(qū)WEL彼此電分離。

修改

圖42是說明根據(jù)第十實施例的修改的半導體裝置的構造的框圖。因為圖42類似于圖41，所以將主要描述不同要點。與圖41的不同部分在于開關陣列、延遲線以及延遲線選擇寄存器。因為其它部分與圖41的相同，所以原則上將不重復其描述。

圖41所示的構造適合于差分信號的位速率幾乎固定的情況。在這種情況下，因為位速率幾乎是固定的，所以將通過延遲線選擇信號來切換延遲線用于調(diào)整例如延遲元件DLN的損耗量。偏置信息用于精細地調(diào)整延遲元件DLN的延遲量。

另一方面，修改適合于它們是多個位速率的差分信號并且位速率動態(tài)地改變的情況。

此外在實施例中，像圖41那樣，延遲線SSD20-L10至SSD23-L10經(jīng)由絕緣膜GIO安置在阱區(qū)WEL上面。延遲線SSD20-L10至SSD23-L10中的每個均被預先形成為具有適當?shù)难舆t量和適當?shù)膿p耗量，以使得操作適合于每個位速率的延遲元件DLN。例如，延遲線SSD20-L10被形成為使得延遲線SSD20-L10適合作為第一位速率的延遲元件DLN。延遲線SSD21-L10被形成為使得延遲線SSD21-L10適合作為不同于第一位速率的第二位速率的延遲元件DLN。類似地，延遲線SSD22-L10被形成為適應于第三位速率，而延遲線SSD23-L10被形成為適應于第四位速率。

像開關陣列SAR1那樣，開關陣列SAR2具有與延遲線SSD20-L10至SSD23-L10對應的一組MOSFET。在圖42中，與延遲線SSD20-L10對應的一組MOSFET由MOSFET S20A和S20B構成，而與延遲線SSD21-L10對應的一組MOSFET由MOSFET S21A和S21B構成。類似地，與延遲線SSD22-L10對應的一組MOSFET由MOSFET S22A和S22B構成，而與延遲線SSD23-L10對應的一組MOSFET由MOSFET S23A和S23B構成。

延遲線SSD20-L10至SSD23-L10中的每個的一個端部經(jīng)由對應組的MOSFET S20A至S23A耦合到信號線SSP-L30。另一方面，延遲線SSD20-L10至SSD23-L10中的每個的另一個端部經(jīng)由對應組的MOSFET S20B至S23B耦合到信號線SSN-L30。

在修改中，延遲線選擇寄存器SREG2存儲用于選擇延遲線SSD20-L10至SSD23-L10中的一個的延遲線選擇信息。通過基于延遲線選擇信息的選擇信號SELA2和SELB2(每個均由四個位構成)，選擇由延遲線選擇信息指定的延遲線，并且選定的延遲線通過開關陣列SAR2耦合在信號線SSP-L30和SSN-L30之間。

例如，當延遲線SSD20-L10被延遲線選擇信息指定時，構造與選擇線SSD20-L10對應的組的MOSFET S20A和S20B被選擇信號SELA2和SELB2導通，而其余的MOSFET S21A至S23A和S21B至S23B截止。當延遲線SSD22-L10被延遲線選擇信息指定時，構造與選擇線SSD22-L10對應的組的MOSFET S22A和S22B被選擇信號SELA2和SELB2導通，而其余的MOSFET S20A、S21A、S23A、S20B、S21B和S23B截止。以這樣的方式，只有構造一組的MOSFET被導通。

通過使與延遲線選擇信息指定的延遲線對應的組的MOSFET導通，延遲線SSD20-L10至SSD23-L10中只有延遲線選擇信號指定的一個延遲線電耦合在信號線SSN-L30和SSP-L30之間。

因此，即使差分信號的位速率例如從第一位速率改變?yōu)榈谌凰俾?，通過使存儲在延遲線選擇寄存器SREG2中的延遲線選擇信息從指定與第一位對應的延遲線SSD20-L10的信息變?yōu)橹付ㄅc第三位速率對應的延遲線SSD23-L10的信息，即使當位速率改變時，也可以適當?shù)貓?zhí)行均衡化。

如圖41所述，通過改變存儲在偏置電壓寄存器BREG中的偏置信息，可以在每個位速率精細地調(diào)整延遲元件DLN的延遲量。此外在該修改中，在用偏置信息執(zhí)行調(diào)整的情況下，它被布置為不將預定電壓Vs供給電壓導線SSG-L30或者被布置為將電壓導線SSG-L30和阱區(qū)WEL電分離。

盡管已經(jīng)在第十實施例及其修改中描述了通過使用經(jīng)由絕緣膜GIO安置在阱區(qū)WEL中的延遲線構造延遲元件DLN的例子，但是本發(fā)明不限于這個例子。例如，在第十實施例及其修改中，歐姆耦合到形成在阱區(qū)WEL中的半導體區(qū)域DEF的延遲線可以用作如第九實施例的修改中描述的延遲線。

從控制延遲元件DLN的角度來講，可以認為控制電路由圖41所示的延遲線選擇寄存器SREG1、偏置電壓寄存器BREG、電源電路RG以及開關陣列SAR1構成。類似地，可以認為控制電路也是由圖42所示的延遲線選擇寄存器SREG2、偏置電壓寄存器BREG、電源電路RG以及開關陣列SAR2構成。

在圖41和42中，延遲元件DLN具有多個延遲線。因為可以通過控制電路來改變延遲元件DLN中的信號延遲時間(即，往返信號延遲)，所以可以將延遲元件DLN認為是可變延遲元件。換句話說，可以認為作為可變延遲元件的延遲元件DLN的延遲時間由控制電路確定。在這種情況下，通過用控制電路確定供給包括在延遲元件DLN中的二極管元件和/或耦合在信號線之間的延遲線的偏置電壓，確定可變延遲元件的延遲時間。

盡管已經(jīng)在第十實施例中將被供給一對差分信號的延遲元件DLN描述為例子，但是第十實施例中描述的延遲線選擇寄存器、偏置電壓寄存器、電源電路以及開關陣列也可以應用于第三或第四實施例。也就是說，它們也可以應用于與單端信號對應的延遲元件。在這種情況下，在第三或第四實施例中，提供了多個延遲線，并且延遲元件由存儲在延遲線選擇寄存器中的延遲線選擇信息指定的延遲線構成。以類似于第十實施例的方式，阱區(qū)形成在硅基板SSB中，并且通過用電源電路和偏置電壓寄存器調(diào)整阱區(qū)的電壓，延遲元件的延遲量被調(diào)整。

第一實施例至第六實施例中描述的延遲元件DLN耦合到信號線。從耦合到信號線的角度來講，延遲元件可能被認為是一種所謂的短截線(short stub)。然而，由于以下原因，實施例中描述的延遲元件完全不同于短截線。

當短截線的損耗很大時，它不能充分地運作。另一方面，延遲元件被設置為使得其損耗變大。就圖1B所示的等效電路來說，延遲元件被設置為使得電阻R或并聯(lián)電導G變大。原則上，短截線的長度被設置為輸入信號頻率的電磁波長度的大約1/4。另一方面，延遲元件與電磁波長度沒有直接關系，并且其長度不由電磁波長度確定。延遲元件的長度由例如往返信號延遲的時間確定。往返信號延遲還由一個數(shù)據(jù)寬度間隔的整數(shù)的一小部分確定，而不是電磁波長度確定。

此外，當短截線起到短截線的作用時，從信號源到短截線的長得足以被認為是發(fā)送路徑的線長是必要的。例如，從信號源到短截線的線長必須被設置為電磁波長度的1/4。另一方面，希望延遲元件耦合在發(fā)送緩沖電路(信號源)或接收緩沖電路的附近，以使得它不被認為是發(fā)送路徑。也就是說，希望在延遲元件不起到短截線的作用的位置中耦合延遲元件。

在第一實施例至第六實施例中，已經(jīng)描述了在中介層或半導體芯片中形成數(shù)字濾波器的例子。還可以在小尺寸中介層中形成第一實施例至第六實施例中描述的數(shù)字濾波器1002，并且將該小尺寸中介層埋入在包裝基板或印刷基板中。

盡管已經(jīng)在第七實施例至第十實施例中描述了在接收緩沖電路的一對輸入端子附近線或耦合延遲元件DLN的例子，但是本發(fā)明不限于這個例子。例如，延遲元件DLN的一個端部可以線或耦合到發(fā)送緩沖電路的一對輸出端子中的一個輸出端子，且延遲元件DLN的另一個端部可以線或耦合到發(fā)送緩沖電路的另一個輸出端子。在這種情況下，在差分信號的分量由一對信號線發(fā)送之前，執(zhí)行用反傳遞函數(shù)的波形形成以使一對信號線的傳遞函數(shù)均衡化。因此，失真減小的差分信號分量的波形被供給接收緩沖電路的一對輸入端子。此時，共模信號的分量在不被均衡化的情況下發(fā)送到接收緩沖電路的一對輸入端子。結果，可以防止錯誤地辨識共模信號的分量。

在第七實施例和第八實施例中，已經(jīng)描述了使用形成在中介層中的布線圖案作為延遲線的例子。然而，本發(fā)明不限于這個例子。例如，中介層INS-1不限于硅中介層，而是可以是使用有機基板或玻璃基板的中介層。形成在邏輯半導體芯片中的布線圖案可以用作延遲線。此外，其中提供第七實施例至第十實施例中描述的延遲線以及沿著延遲線安置的電壓導線的小尺寸半導體芯片(用于均衡化的半導體芯片)，且該用于均衡化的半導體芯片可以埋入在包裝基板PPS-1和/或中介層INS-1中。也就是說，用于均衡化的半導體芯片可以安置為埋入在包裝基板PPS-1的第一主表面PPF1和第二主表面PPF2之間。用于均衡化的半導體芯片可以安置為埋入在中介層INS-1的第一主表面INF1和第二主表面之間。

補充說明

在本說明書中，公開了多個發(fā)明。它們中的一些在權利要求的范圍中被描述，但是其它發(fā)明也被公開。如下將描述一些代表性發(fā)明。(A)一種半導體裝置，包括：

一對差分信號線；

第一電路，所述第一電路耦合到所述一對差分信號線中的每個的端部，并且差分信號從一對差分信號線被供給第一電路/從第一電路被供給一對差分信號線；以及

延遲元件，所述延遲元件具有線或耦合到一對差分信號線中的一個差分信號線的端部的一個端部、以及線或耦合到一對差分信號線中的另一個差分信號線的端部的另一個端部，并且所述延遲元件使差分信號的波形在一對差分信號線的端部處成形。

(B)在(A)中描述的半導體裝置中，延遲元件具有有一對端部的延遲線，所述延遲線的一個端部作為延遲元件的一個端部線或耦合到差分信號線中的一個的端部，并且所述延遲線的另一個端部作為延遲元件的另一個端部線或耦合到另一個差分信號線的端部，并且

所述半導體裝置具有沿著所述延遲線安置并且被供給預定電壓的電壓導線。

(C)在(B)中描述的半導體裝置中，

所述延遲線被設置為使得輸入到所述一個端部或所述另一個端部的信號與從所述一個端部或所述另一個端部輸出的輸出信號之間的往返信號延遲變?yōu)樗鲂盘柕囊粋€數(shù)據(jù)寬度間隔的時間的整數(shù)的兩倍或一小部分。

(D)在(A)中描述的半導體裝置中，還包括二極管元件，其中，所述延遲元件由所述二極管元件構成。

(E)在(A)中描述的半導體裝置中，所述延遲元件是其中延遲時間可以改變的可變延遲元件，并且

所述半導體裝置包括確定所述可變延遲元件的延遲時間的控制電路。

(F)在(E)中描述的半導體裝置中，所述半導體裝置具有二極管元件，所述可變延遲元件包括所述二極管元件，并且供給所述二極管元件的偏置電壓由控制電路來設置。

(G)在(E)中描述的半導體裝置中，所述可變延遲元件具有多個延遲線，并且被控制電路選擇的延遲線耦合在一對差分信號線的端部之間。

(H)一種半導體裝置，包括：

第一半導體芯片，所述第一半導體芯片具有主表面，在所述主表面上面形成有被輸入差分信號/輸出差分信號的一對電極；以及

中介層，所述中介層具有第一主表面和與所述第一主表面相對的第二主表面，在第一主表面上面形成有一對電極，并且在第二主表面上面形成有電耦合到一對第一電極的一對第二電極，并且所述中介層被安裝為使得第一半導體芯片的主表面面對第一主表面以使得第一半導體芯片的一對電極耦合到一對第一電極，

其中，當差分信號在一對第二電極和一對電極之間發(fā)送時，所述差分信號被延遲線成形，所述延遲線具有線或耦合到一對電極中的一個電極的一個端部以及線或耦合到一對電極中的另一個電極的另一個端部，所述差分信號被成形。

(I)在(H)中描述的半導體裝置中，還包括沿著所述延遲線安置并且被供給預定電壓的電壓導線。

(J)在(I)中描述的半導體裝置中，所述延遲線和電壓導線是形成在第一半導體芯片中的導線。

(K)在(I)中描述的半導體裝置中，所述延遲線和電壓導線是形成在中介層中的導線。

(L)在(I)中描述的半導體裝置中，還包括用于均衡化的半導體芯片，在所述用于均衡化的半導體芯片中形成所述延遲線和電壓導線。

(M)在(L)中描述的半導體裝置中，所述用于均衡化的半導體芯片安置在中介層的第一主表面和第二主表面之間。

(N)一種半導體裝置，包括：

第一半導體芯片，所述第一半導體芯片具有主表面，在所述主表面上面形成有被輸入差分信號/輸出差分信號的一對電極；

第一中介層，所述第一中介層具有第一主表面和面對第一主表面的第二主表面，在第一主表面上面形成有一對第一電極，并且在第二主表面上面形成有電耦合到一對第一電極的一對第二電極，并且所述第一中介層被安裝為使得第一半導體芯片的主表面面對第一主表面以使得第一半導體芯片的一對電極耦合到第一電極；

基板，所述基板具有與第一中介層的第二主表面相對的主表面、形成在主表面上面的一對第三電極、形成在主表面上面的一對第四電極、以及將一對第三電極和一對第四電極電耦合的布線圖案；以及

延遲線，所述延遲線具有耦合到第一半導體芯片的一對電極中的一個電極的一個端部以及耦合到第一半導體芯片的一對電極中的另一個電極的另一個端部，

其中，所述一對第三電極電耦合到一對第二電極，并且當信號在第四電極組和第一半導體芯片的一對電極之間發(fā)送時，差分信號被延遲線成形。

(O)在(N)中描述的半導體裝置中，還包括：

第二半導體芯片，所述第二半導體芯片具有主表面，在所述主表面上面形成有一對電極；以及

第二中介層，所述第二中介層具有第一主表面和與第一主表面相對的第二主表面，在第一主表面上面形成有一對第五電極，并且在第二主表面上面形成有電耦合到一對第五電極的一對第六電極，

第二半導體芯片的主表面被安裝為與第一主表面相對以使得第二半導體芯片的一對電極電耦合到一對第五電極，

其中，第二中介層的第二主表面面對基板的主表面，第二中介層的一對第六電極電耦合到一對第四電極，

第一半導體芯片具有放大來自第一半導體芯片的一對電極的信號的第一電路，并且第二半導體芯片具有將串行信號輸出到第二半導體芯片的一對電極的第二電路。

(P)在(O)中描述的半導體裝置中，還包括沿著延遲線安置并且被供給預定電壓的電壓導線。

盡管已經(jīng)基于實施例具體描述了本發(fā)明的發(fā)明人實現(xiàn)的發(fā)明，但是顯而易見的是，本發(fā)明不限于這些實施例，而是可以在不脫離主旨的情況下被各種各樣地改變。例如，邏輯半導體芯片被描述為半導體芯片。然而，半導體芯片不限于邏輯半導體芯片。除了第一實施例至第六實施例中描述的數(shù)字濾波器之外，半導體芯片還可以設有模擬濾波器電路和/或數(shù)字濾波器電路。在這種情況下，通過模擬濾波器電路和/或數(shù)字濾波器電路，信號的恢復精度可以得到進一步改善。例如，可以使圖9和10所示的眼孔圖樣可見。