本發(fā)明實(shí)施例是關(guān)于一種場效晶體管。

背景技術(shù)：

金屬氧化物半導(dǎo)體場效晶體管(metal-oxide-semiconductor field-effect transistor；MOSFET)或僅場效晶體管(field-effect transistor；FET)或晶體管廣泛用于集成電路(integrated circuit；IC)，包含數(shù)字集成電路、射頻(radio frequency；RF)模擬電路等。減小或按比例縮小晶體管的柵極長度以增加IC中的晶體管的填充密度并提高其速度效能。然而，具有過分微型化的柵極長度的晶體管遭受不良的短通道影響，諸如增加的截止?fàn)顟B(tài)泄漏電流。

為有效抑制柵極長度小于約20納米(nm)的晶體管中的短通道影響，一種方法為使用具有減小厚度(例如小于5nm)的半導(dǎo)電通道。半導(dǎo)體通道厚度小于其柵極長度的三分之一或甚至四分之一的晶體管通常已知為超薄主體晶體管。超薄主體晶體管可使用超薄半導(dǎo)體通道材料。具有高遷移率的一種類型的超薄半導(dǎo)體材料為黑磷(black phosphorus；BP)。BP為分層材料。BP單層，稱為“磷烯”，為在第一布瑞淵(Brillouin)區(qū)的Γ點(diǎn)處具有約2eV的直接帶隙的半導(dǎo)體。當(dāng)堆疊多個(gè)磷烯層時(shí)，多層BP具有減小的帶隙，體BP的帶隙減小至約0.3eV。

然而，制造具有BP通道的晶體管的現(xiàn)有方法存在各種問題。一個(gè)問題為許多此等晶體管是使用機(jī)械剝落BP層實(shí)現(xiàn)。使用機(jī)械剝落技術(shù)以大量生產(chǎn)用于大尺度IC的具有BP通道的晶體管存在困難。另一問題為在柵極介電層形成之前使BP層曝露于環(huán)境中的空氣或濕氣。在曝露于空氣后，BP層的表面經(jīng)氧化，且自空氣吸收濕氣。此將BP表面不可逆轉(zhuǎn)地轉(zhuǎn)換為磷氧化物(phosphorus oxide；PO_x)化合物，從而導(dǎo)致BP層的表面及/或邊緣特性的非均一降級(jí)。

技術(shù)實(shí)現(xiàn)要素：

根據(jù)本發(fā)明的多個(gè)實(shí)施例，一種場效晶體管包含黑磷(black phosphorus；BP)層、鈍化層、源極接觸件、漏極接觸件以及柵電極。BP層位于基板上方。BP層包含通道區(qū)域、源極區(qū)域及漏極區(qū)域。鈍化層位于BP層上方且與BP層直接接觸。鈍化層具有位于源極區(qū)域上方的第一開口及位于漏極區(qū)域上方的第二開口。源極接觸件經(jīng)由第一開口而與源極區(qū)域直接接觸。漏極接觸件經(jīng)由第二開口而與漏極區(qū)域直接接觸。柵電極位于通道區(qū)域上方。

附圖說明

圖1A為根據(jù)本揭露內(nèi)容的各種態(tài)樣構(gòu)造的具有黑磷(black phosphorus；BP)通道的平坦場效晶體管(field-effect transistor；FET)的透視圖；

圖1B為根據(jù)本揭露內(nèi)容的各種態(tài)樣構(gòu)造的具有鰭式BP通道的多柵極FET的透視圖；

圖1C為根據(jù)一些實(shí)施例的圖1A及圖1B中的元件的剖面圖；

圖2A及圖2B顯示根據(jù)一些實(shí)施例的制造圖1A及圖1B的半導(dǎo)體元件的方法的流程圖；

圖3、圖4、圖5、圖6、圖7B、圖8、圖9、圖10、圖11、圖12、圖13、圖14、圖15、圖16及圖17為根據(jù)一些實(shí)施例的根據(jù)圖2A及圖2B的方法形成半導(dǎo)體元件的剖面圖；

圖7A為具有多個(gè)BP有效區(qū)域的元件的透視圖；

圖18及圖19為根據(jù)一些實(shí)施例的用于制造圖1A及圖1B的半導(dǎo)體元件的制造工具的示意圖。

具體實(shí)施方式

以下揭露內(nèi)容提供許多不同實(shí)施例或?qū)嵗糜趯?shí)施所提供的標(biāo)的物的不同特征。下文描述元件及布置的特定實(shí)例以簡化本揭露內(nèi)容。當(dāng)然，此等僅為實(shí)例且并不意欲為限制性。舉例而言，以下描述中在第二特征上方或第二特征上形成第一特征可包含以直接接觸形成第一特征及第二特征的實(shí)施例，且亦可包含可在第一特征與第二特征之間形成額外特征以使得第一特征與第二特征可不直接接觸的實(shí)施例。另外，本揭露內(nèi)容可在各種實(shí)例中重復(fù)元件符號(hào)及/或字母。此重復(fù)是出于簡明性及清晰的目的，且本身并不指示所論述的各種實(shí)施例及/或配置之間的關(guān)系。

此外，為便于描述，本文可使用空間相對(duì)性術(shù)語(諸如“之下”、“下方”、“下部”、“上方”、“上部”及類似者)來描述附圖中所說明的一個(gè)元件或特征與另一元件(或多個(gè)元件)或特征(或多個(gè)特征)的關(guān)系。除了附圖中所描繪的定向外，空間相對(duì)性術(shù)語意欲包含在使用或操作中的元件的不同定向。設(shè)備可以其他方式定向(旋轉(zhuǎn)90度或其他定向)且因此可類似地解釋本文所使用的空間相對(duì)性描述詞。

本揭露內(nèi)容大體上是關(guān)于半導(dǎo)體元件。詳言之，其是關(guān)于用于場效晶體管(field-effect transistor；FET)通道的具有黑磷(black phosphorus；BP)層的半導(dǎo)體元件及制造此半導(dǎo)體元件的方法。如本文中所用，術(shù)語“BP層”是指一個(gè)磷烯層或多個(gè)磷烯層。本揭露內(nèi)容的目的為防止BP層的表面及/或邊緣特性在制造期間的非均一降級(jí)。根據(jù)一些實(shí)施例，在制造期間，在整個(gè)流程中使BP層的表面及/或邊緣鈍化。

圖1A顯示具有平坦BP通道的FET 100A的透視圖，且圖1B顯示具有鰭式BP通道的FET 100B的透視圖。FET 100A及FET 100B兩者均是根據(jù)本揭露內(nèi)容的各種態(tài)樣構(gòu)造。出于簡明性的目的，圖1C在同一附圖中顯示FET100A(沿著圖1A的線1-1)及FET 100B(沿著圖1B的線2-2)的剖面圖，其中圖1C及其他附圖中的元件符號(hào)“102(103)”是共同地指圖1A中的基板102及圖1B中的鰭103。

共同地參考圖1A及圖1C，F(xiàn)ET 100A包含基板102、在基板102上的BP層104、在BP層104上的鈍化層106、柵極堆疊108及源極/漏極(source and drain；S/D)接觸件116。

在實(shí)施例中，基板102包含絕緣材料層，且BP層104在絕緣層的表面上形成。在一實(shí)施例中，絕緣層包含氧化硅。在另一實(shí)施例中，絕緣層包含結(jié)晶氧化物，諸如氧化鋁。

BP層104包含一或多種磷烯，且提供兩個(gè)S/D區(qū)域104a及在兩個(gè)S/D區(qū)域104a之間的通道區(qū)域104b。FET 100A的源極至漏極方向的定向?yàn)榱紫┑妮p有效質(zhì)量的方向(“x”方向)，而橫向平面內(nèi)方向?yàn)榱紫┑闹赜行з|(zhì)量的方向(“y”方向)。

鈍化層106與BP層104直接接觸。在本實(shí)施例中，鈍化層106提供多個(gè)開口，柵極堆疊108及S/D接觸件116經(jīng)由開口分別在通道區(qū)域104b及S/D區(qū)域104a處與BP層104直接接觸。

柵極堆疊108包含柵極介電層110及在柵極介電層110上的柵電極112。柵極介電層110及鈍化層106可為相同或不同材料。在一替代實(shí)施例中，柵極堆疊108包含柵電極112但不包含柵極介電層110。繼續(xù)此實(shí)施例，不移除緊靠柵電極112下方的鈍化層106的一部分且其充當(dāng)柵極介電層。

在本實(shí)施例中，F(xiàn)ET 100A進(jìn)一步包含在柵極堆疊108的相對(duì)側(cè)面上的柵極間隔物114，及在鈍化層106上且填充柵極堆疊108、柵極間隔物114及S/D接觸件116的間隔的層間介電(inter-layer dielectric；ILD)層118。在一替代實(shí)施例中，F(xiàn)ET 100A不包含柵極間隔物。通道區(qū)域104b緊靠柵極介電層110下方，同時(shí)BP層104的其他部分為包含在柵極間隔物114下方的S/D延伸件的S/D區(qū)域104a。

共同地參考圖1B及圖1C，類似于FET 100A，F(xiàn)ET 100B亦包含基板102、在基板102上的BP層104、在BP層104上的鈍化層106、柵極堆疊108、S/D接觸件116、柵極間隔物114及ILD層118。FET 100A與FET 100B之間的一個(gè)差別為FET 100B的基板102提供上面形成各種特征的非平坦絕緣表面。在本實(shí)施例中，非平坦絕緣表面包含多個(gè)鰭103(或條)。鰭103包含介電材料，諸如氧化硅。BP層104及鈍化層106在鰭103上共形地形成。柵極堆疊108及S/D接觸件116與BP層104的多個(gè)表面(例如，頂部及兩個(gè)側(cè)壁表面)相接，從而形成多柵極晶體管。鰭間隔物114'設(shè)置在鈍化層106的側(cè)壁上。鰭間隔物114'包含與柵極間隔物114相同的材料。

在各種實(shí)施例中，F(xiàn)ET 100A及FET 100B中的每一者均可為在處理集成電路(integrated circuit；IC)期間的中間元件或?yàn)槠湟徊糠?，其可包含靜態(tài)隨機(jī)存取記憶體(static random access memory；SRAM)及/或其他邏輯電路、被動(dòng)元件(諸如電阻器、電容器及電感器)及主動(dòng)元件(諸如p型FET、n型FET、金屬氧化物半導(dǎo)體場效晶體管(metal-oxide semiconductor field effect transistor；MOSFET)、互補(bǔ)金屬氧化物半導(dǎo)體(complementary metal-oxide semiconductor；CMOS)晶體管、雙極晶體管、高壓晶體管、高頻晶體管)、其他記憶體單元及其組合。下文共同地描述關(guān)于FET 100A及FET 100B的更多細(xì)節(jié)，包含其中所用的材料及FET形成方法。

圖2A及圖2B顯示根據(jù)本揭露內(nèi)容的各種態(tài)樣的形成具有BP通道的晶體管(諸如FET 100A及FET 100B)的FET形成方法200的流程圖。FET形成方法200僅為實(shí)例，且不意欲將本揭露內(nèi)容限制超出申請(qǐng)專利范圍中明確敘述的范疇?？稍贔ET形成方法200之前、在其期間及在其之后提供額外操作，且所描述的一些操作可經(jīng)替代、消除或用此方法的額外實(shí)施例替換。FET形成方法200是結(jié)合描繪FET 100A及FET 100B的剖面圖的圖3至圖7B及圖8至圖17，及描繪FET 100A的透視圖的圖7A論述。附圖中的元件符號(hào)100A/B是指FET 100A及FET 100B兩者。

在操作202，F(xiàn)ET形成方法200(圖2A)提供基板102。參考圖3，在實(shí)施例中，基板102為絕緣體或晶圓。在一實(shí)施例中，基板102包含提供平坦頂表面的介電層。介電層可包含氧化硅(SiO₂)或另一結(jié)晶氧化物，諸如氧化鋁(Al₂O₃)。介電層亦可包含非晶介電材料。在另一實(shí)施例中，介電層提供構(gòu)形，諸如鰭103(或條)(圖1B)。鰭103可包含性質(zhì)可為非晶或晶體的介電或絕緣材料，諸如SiO₂、Al₂O₃或任何其他介電材料。鰭103可彼此平行，如圖1B中所說明，或可彼此垂直，或既不平行亦不垂直。在本實(shí)施例中，鰭103彼此平行。鰭103的寬度可小于10nm，諸如小于5nm。

在操作204，F(xiàn)ET形成方法200(圖2A)在基板102上形成BP層104，其在一些實(shí)施例中包含鰭103。參考圖4，BP層104可由各種技術(shù)形成。舉例而言，可通過自紅磷及錫/碘化錫作為礦化添加劑的短途輸送反應(yīng)(short-way transport reaction)來生長斜方晶黑磷。在另一實(shí)例中，可自白磷在高壓(13,000kg/cm²)下在約200℃的溫度下合成黑磷。BP層104的厚度可通過沉積時(shí)間控制。在實(shí)施例中，BP層104的厚度可在1單層至20單層(約10.6nm)(諸如1單層至10單層(約5.3nm))范圍內(nèi)。兩個(gè)黑磷層之間的間斷(或間隔)為約0.53nm。

BP層104可在整個(gè)基板102上或選擇性地在基板102的部分上形成。若BP層104在整個(gè)基板102上形成，則其可分為用于形成不同元件的不同區(qū)域。此是在待論述的隨后步驟中執(zhí)行。BP層104經(jīng)形成為平坦層(如圖1A中所示)或共形地在鰭103的表面上形成(如圖1B中所示)。

在操作206，F(xiàn)ET形成方法200(圖2A及圖2B)在BP層104上形成鈍化層106。參考圖5，鈍化層106以基板102的構(gòu)形上的平坦層或共形層的形式覆蓋BP層104的整個(gè)表面。在本實(shí)施例中，在形成BP層104之后形成鈍化層106而不破壞真空。此是為了防止BP層104曝露于過度的濕氣及環(huán)境空氣。在各種實(shí)施例中，在操作204及操作206期間將濕氣及氧氣的分壓減小至0.1托(torr)或低于0.1托。

在一實(shí)施例中，操作204及操作206是在多腔室工具內(nèi)執(zhí)行，諸如圖18中的多腔室工具300或圖19中的多腔室工具400。參考圖18，多腔室工具300包含黑磷(black phosphorus；BP)沉積BP沉積腔室304及黑磷鈍化BP鈍化腔室306。BP沉積腔室304及BP鈍化腔室306共用一個(gè)裝載端口302。一旦FET100A或FET 100B經(jīng)由裝載端口302經(jīng)裝載至多腔室工具300中，其在多個(gè)腔室中經(jīng)處理，隨后自多腔室工具300卸載(傳送出去)。傳送模塊301(例如，機(jī)械臂或機(jī)器人)可操作以在多腔室之中移動(dòng)FET 100A或FET 100B。在整個(gè)多腔室處理中，在多腔室工具300中維持大體上真空環(huán)境。舉例而言，在BP沉積腔室304中形成BP層104之后，傳送模塊301將FET 100A或FET100B自BP沉積腔室304移動(dòng)至BP鈍化腔室306而不破壞真空。隨后，在BP鈍化腔室306中在BP層104上形成鈍化層106。參考圖19，多腔室工具400亦包含BP沉積腔室304及BP鈍化腔室306，如上文所論述。多腔室工具400進(jìn)一步包含鈍化層蝕刻腔室308、黑磷(black phosphorus；BP)蝕刻腔室310及金屬或介電質(zhì)沉積腔室312。隨后將描述各種腔室的功能。BP沉積腔室304、BP鈍化腔室306、鈍化層蝕刻腔室308、BP蝕刻腔室310及金屬或介電質(zhì)沉積腔室312共用一個(gè)裝載端口302。傳送模塊301可操作以在多腔室之間移動(dòng)FET 100A或FET 100B而不破壞真空。在實(shí)施例中，多腔室工具300及多腔室工具400可各包含多個(gè)裝載端口302及多個(gè)傳送模塊301，例如以能夠同時(shí)處理多個(gè)晶圓。FET形成方法200可使用多腔室工具的各種其他實(shí)施例。

在一實(shí)施例中，操作206包含在形成BP層104之后在BP層104上沉積超薄金屬薄膜而不破壞真空，及隨后使金屬薄膜氧化。金屬薄膜可由物理氣相沉積(physical vapor deposition；PVD)或?yàn)R射形成。繼續(xù)此實(shí)施例，BP鈍化腔室306可包含由腔室壁界定的真空隔室、用于固持FET 100A或FET 100B的基架及包含待濺射材料的PVD靶材?？稍诘蛪?由真空泵維持)下將處理氣體(諸如氬氣)供應(yīng)至BP鈍化腔室306，且通過質(zhì)量流量控制器計(jì)量?？墒褂弥绷麟娫聪鄬?duì)于FET 100A或FET 100B負(fù)向偏壓PVD靶材。射頻線圈功率可通過感應(yīng)線圈電感地耦合至BP鈍化腔室306中以產(chǎn)生等離子。離子化氣體以足夠的能量撞擊靶材以驅(qū)逐原子或多原子粒子用于沉積在FET 100A或FET100B上。在實(shí)施例中，沉積金屬薄膜至約0.5nm或大于0.5nm的厚度。當(dāng)包含BP層104上的金屬薄膜的FET 100A或FET 100B自多腔室工具300(或多腔室工具400)取出時(shí)，金屬薄膜在空氣中犧牲氧化且變成鈍化層106而不使BP層104氧化。在一實(shí)施例中，金屬薄膜包含鋁。但此不為限制性。大體上，金屬可為在空氣中容易地氧化的金屬，諸如鉿(Hf)及鋯(Zr)。此外，金屬不應(yīng)自發(fā)地與磷烯在10℃至250℃范圍內(nèi)的沉積溫度下反應(yīng)。在另一實(shí)施例中，金屬薄膜可在受控條件下氧化，諸如在具有氧氣、含氧氣體或水蒸汽的腔室中。使金屬層氧化的腔室可在與BP鈍化腔室306相同的工具中。

在另一實(shí)施例中，操作206包含在形成BP層104之后沉積介電層作為鈍化層106而不破壞真空。在另一實(shí)施例中，鈍化層106包含通過原子層沉積(atomic layer deposition；ALD)形成的氧化鋁(Al₂O₃)。在另一替代實(shí)施例中，鈍化層106可包含介電材料，諸如氧化鉿(HfO₂)、氧化鑭(La₂O₃)、氧化硅(SiO₂)、氮化硼(BN)及氧化鋯(ZrO₂)。在此等實(shí)施例中，BP鈍化腔室306為ALD腔室且利用表面反應(yīng)的自我限制性質(zhì)用于薄膜沉積。舉例而言，為在BP層104上生長Al₂O₃鈍化層，在BP鈍化腔室306中執(zhí)行三甲基鋁(TMA)與H₂O的交替曝露。在TMA與H₂O曝露的各循環(huán)中，沉積約0.11nm至0.12nm的Al₂O₃單層。在循環(huán)TMA及H₂O之前，可存在TMA及清除的多個(gè)脈沖以確保在BP層104上首先形成Al層。舉例而言，可在150℃至350℃范圍內(nèi)的溫度下執(zhí)行ALD。

在又一實(shí)施例中，鈍化層106包含半導(dǎo)體，諸如硅、鍺、碳或其合金，諸如硅-鍺-碳。繼續(xù)此實(shí)施例，操作206包含在形成BP層104之后在BP層104上沉積半導(dǎo)體材料而不破壞真空。沉積可為使用前驅(qū)物(諸如SiH₄、Si₂H₆、GeH₄、Ge₂H₆及CH₄)的化學(xué)氣相沉積。

在操作206之后，F(xiàn)ET 100A或FET 100B包含由鈍化層106覆蓋的BP層104。兩個(gè)層可覆蓋基板102的整個(gè)表面，諸如晶圓或其部分。在層104及106覆蓋基板102的整個(gè)表面的一實(shí)施例中，F(xiàn)ET形成方法200可進(jìn)一步包含將BP層104(及在其上的鈍化層106)分離為多個(gè)有效區(qū)域(或BP有效區(qū)域)以使得晶體管(諸如FET 100A及/或FET 100B)可在各有效區(qū)域中形成的操作208。此在圖6中說明，其中通過操作208形成兩個(gè)有效區(qū)域101。有效區(qū)域101中的每一者均在鈍化層106的一部分下面包含BP層104的一部分。在一實(shí)施例中，操作208包含一或多個(gè)微影制程(lithography process)，接著是蝕刻制程，其界定多個(gè)有效區(qū)域或BP層的島。通過蝕刻制程移除在經(jīng)界定的有效區(qū)域外的BP層104及鈍化層106的部分。在蝕刻之后，各有效區(qū)域101經(jīng)進(jìn)一步處理為一或多個(gè)晶體管。一些有效區(qū)域101可為用于確保良好蝕刻均一性的目的的虛設(shè)區(qū)域。蝕刻制程可為濕式蝕刻或干式蝕刻。濕式蝕刻可包含在水(H₂O)或稀釋氫氟酸(HF)中蝕刻。干式蝕刻可使用含氧等離子或僅使用水蒸汽執(zhí)行?？赏ㄟ^調(diào)節(jié)溫度、壓力及氧氣濃度調(diào)節(jié)反應(yīng)速率。干式蝕刻可在多腔室工具的一或多個(gè)蝕刻腔室(諸如圖19的鈍化層蝕刻腔室308及BP蝕刻腔室310)中執(zhí)行。

在蝕刻BP層104及鈍化層106之后，BP層104的一些邊緣(“x-z”或“y-z”平面中的側(cè)壁表面)不再由鈍化層106覆蓋。操作208進(jìn)一步包含邊緣鈍化制程以用如圖7A及圖7B中所示的鈍化層106A覆蓋彼等邊緣。圖7A說明FET 100A的透視圖，而圖7B說明沿著圖7A的線3-3的FET 100A的剖面圖。盡管未說明在此制造階段的FET 100B的透視圖，但一般技術(shù)者可基于本揭露內(nèi)容衍生出此透視圖。在彼方面，圖7B亦說明在此制造階段的FET100B的剖面圖。邊緣鈍化制程可使用類似于如先前關(guān)于操作206描述的表面鈍化的技術(shù)。在邊緣鈍化制程的第一實(shí)施例中，沉積超薄鋁層(至少0.5nm)且隨后使其氧化。在邊緣鈍化制程的第二實(shí)施例中，通過ALD沉積介電材料(諸如Al2O3)的邊緣鈍化層。邊緣鈍化的其他實(shí)施例在本揭露內(nèi)容的范疇內(nèi)。

在如圖7A及圖7B中所示的一實(shí)施例中，操作208產(chǎn)生在基板102上的多個(gè)BP有效區(qū)域101。各BP有效區(qū)域101均包含由表面鈍化層106的一部分及邊緣鈍化層106A的部分覆蓋的BP層104的一部分。多個(gè)BP有效區(qū)域101可以小于20nm(諸如小于5nm)的距離彼此隔開。各BP有效區(qū)域101均可在“x”方向中具有在10nm至多于1微米(諸如20nm至100nm)范圍內(nèi)的長度LX，且在“y”方向中具有低至若干納米(諸如2nm至20nm)的寬度WY。各BP有效區(qū)域101均可采取矩形或另一幾何或多邊形形狀。此外，不同有效區(qū)域101中的磷烯層的數(shù)目可相同或不同。舉例而言，一個(gè)BP有效區(qū)域101可具有兩個(gè)磷烯層，而另一BP有效區(qū)域101可具有三個(gè)磷烯層。此提供改良的設(shè)計(jì)靈活性，因?yàn)锽P有效區(qū)域101中的堆疊磷烯層的數(shù)目決定BP有效區(qū)域101的帶隙，其又影響所得晶體管的各種電特征，諸如臨限電壓(threshold voltage)及開啟狀態(tài)及截止?fàn)顟B(tài)電流。在各種實(shí)施例中，兩個(gè)BP有效區(qū)域101中的磷烯層的數(shù)目可相同或不同。此外，各BP有效區(qū)域101均可包含任意數(shù)目的磷烯層。在以下論述中，圖1A、圖1B、圖1C及圖8至圖17說明在一個(gè)BP有效區(qū)域101中形成的一個(gè)晶體管。

在操作210，F(xiàn)ET形成方法200(圖2A)在鈍化層106上形成柵極堆疊105。參考圖8，在鈍化層106上及在通道區(qū)域104b上形成柵極堆疊105。在本實(shí)施例中，柵極堆疊105為虛設(shè)柵極堆疊且將由最終柵極堆疊108替代(圖1A及圖1B)。在另一實(shí)施例中，柵極堆疊105為最終柵極堆疊108。繼續(xù)此實(shí)施例，在柵極堆疊105下面的鈍化層106的一部分可用作柵極介電層。

在本實(shí)施例中，虛設(shè)柵極堆疊105包含在鈍化層106上的虛設(shè)電極層111及在虛設(shè)電極層111上的硬遮罩層113。虛設(shè)電極層111可包含多晶硅(poly-Si)，且可通過適宜的沉積制程形成，諸如低壓化學(xué)氣相沉積(low-pressure chemical vapor deposition；LPCVD)及等離子增強(qiáng)CVD(plasma-enhanced CVD；PECVD)。虛設(shè)電極層111的厚度(沿著“z”方向)可在10nm至100nm范圍內(nèi)?？稍诔练e虛設(shè)電極層111之前在鈍化層106上沉積任選的虛設(shè)柵極介電層(例如，氧化硅層)。硬遮罩層113可包含一或多個(gè)材料層，諸如氧化硅及/或氮化硅，且是通過沉積制程形成。在一實(shí)施例中，在鈍化層106上沉積材料層之后，執(zhí)行一或多個(gè)微影制程及蝕刻制程以形成虛設(shè)柵極堆疊105。視需要臨近虛設(shè)柵極堆疊105形成柵極間隔物114。在一個(gè)實(shí)例中，柵極間隔物114可通過化學(xué)氣相沉積Si₃N₄隨后通過反應(yīng)性離子蝕刻形成。

在操作212，F(xiàn)ET形成方法200(圖2A)在鈍化層106及虛設(shè)柵極堆疊105上形成層間介電(ILD)層118。參考圖9，ILD層118可包含材料，諸如四乙氧基硅烷(TEOS)氧化物、未摻雜的硅酸鹽玻璃或摻雜的氧化硅，諸如硼磷硅酸鹽玻璃(borophosphosilicate glass；BPSG)、熔融硅石玻璃(fused silica glass；FSG)、磷硅玻璃(PSG)、摻雜硼的硅玻璃(boron doped silicon glass；BSG)及/或其他適宜的介電材料。ILD層118可通過PECVD制程或其他適宜的沉積技術(shù)沉積。在一實(shí)施例中，ILD層118是通過可流動(dòng)CVD(flowable CVD；FCVD)制程形成。FCVD制程包含在基板102上沉積可流動(dòng)材料(諸如流體化合物)以填充各種溝槽，及通過適宜的技術(shù)(諸如熱退火或紫外線輻射)將可流動(dòng)材料轉(zhuǎn)換為固體材料。隨后通過化學(xué)機(jī)械平坦化(chemical mechanical planarization；CMP)制程回蝕ILD層118或使其平坦化。ILD層118具有等于或大于虛設(shè)柵極堆疊105的高度的厚度。在一實(shí)施例中，接觸蝕刻終止層(contact etch stop layer；CESL)可在ILD層118下形成。CESL可包含氮化硅、氮氧化硅、具有氧(O)或碳(C)元素的氮化硅及/或其他材料。

在操作214，F(xiàn)ET形成方法200(圖2A)蝕刻ILD層118以形成開口107(接觸孔)。參考圖10，開口107使鈍化層106在S/D區(qū)域104a上的第一部分106'曝露。在實(shí)施例中，開口107是通過一或多個(gè)微影制程及蝕刻制程形成。舉例而言，微影制程形成硬遮罩，且FET 100A或FET 100B隨后經(jīng)蝕刻穿過硬遮罩。蝕刻制程可包含適宜的濕式蝕刻、干式(等離子)蝕刻及/或其他制程。舉例而言，干式蝕刻制程可使用含氯氣體、含氟氣體、其他蝕刻氣體或其組合。濕式蝕刻溶液可包含NH₄OH、HF(氫氟酸)或稀釋HF、去離子水、TMAH(氫氧化四甲胺)、其他適宜的濕式蝕刻溶液或其組合。蝕刻制程在鈍化層106終止。

在操作216，F(xiàn)ET形成方法200(圖2A)移除鈍化層的第一部分106'以使下側(cè)的BP層104曝露，如圖11中所示。在本實(shí)施例中，操作216在多腔室工具的蝕刻腔室中執(zhí)行，諸如多腔室工具400的鈍化層蝕刻腔室308(圖19)。蝕刻制程可為濕式蝕刻或干式蝕刻。濕式蝕刻可包含在水(H₂O)或稀釋氫氟酸(HF)中蝕刻。干式蝕刻可使用含氧等離子或僅使用水蒸汽執(zhí)行?？赏ㄟ^調(diào)節(jié)溫度、壓力及氧濃度調(diào)節(jié)反應(yīng)速率。蝕刻制程使BP層104在S/D區(qū)域104a中的頂表面104'曝露。

在操作218，F(xiàn)ET形成方法200(圖2B)將S/D接觸材料116沉積至開口107中。參考圖12，S/D接觸材料116填充開口107且與在S/D區(qū)域104a中的BP層104直接接觸，從而形成S/D接觸件116。在本實(shí)施例中，在操作216之后執(zhí)行操作218而不破壞真空。在一個(gè)實(shí)例中，在多腔室工具400的鈍化層蝕刻腔室308(圖19)中執(zhí)行操作216。在蝕刻鈍化層106且使BP層104曝露之后，將FET 100A或FET 100B自鈍化層蝕刻腔室308轉(zhuǎn)移至金屬或介電質(zhì)沉積腔室312而不破壞真空。此確保BP層104的頂表面104'保持實(shí)質(zhì)上不被氧化。隨后，S/D接觸材料116經(jīng)沉積至金屬或介電質(zhì)沉積腔室312中的開口107中。此可為化學(xué)氣相沉積制程或物理氣相沉積制程。S/D接觸材料116本質(zhì)上為金屬的，且可為金屬氮化物、金屬或?qū)щ娧趸?、元素金屬或其組合。元素金屬可選自(但不限于)由Ti、V、Co、Ni、Zr、Mo、Tc、Rh、Pd、Hf、Ta、W、Re、Ir及Pt組成的群。在沉積S/D接觸材料116之后，執(zhí)行CMP制程以使FET 100A或FET 100B的表面平坦化。在一實(shí)施例中，F(xiàn)ET 100A/B為p通道場效晶體管，且S/D接觸材料116具有高于約4.5eV的功函數(shù)。在另一實(shí)施例中，F(xiàn)ET 100A/B為n通道場效晶體管，且S/D接觸材料116具有低于約4.5eV的功函數(shù)。

在操作220，F(xiàn)ET形成方法200(圖2B)移除虛設(shè)柵極堆疊105。參考圖13，移除包含硬遮罩層113及虛設(shè)電極層111的虛設(shè)柵極堆疊105且形成開口109。開口109使鈍化層106在通道區(qū)域104b上的第二部分106”曝露。可通過一或多個(gè)蝕刻制程移除虛設(shè)柵極堆疊105，蝕刻制程可包含濕式蝕刻、干式蝕刻及/或其他適宜的蝕刻技術(shù)。蝕刻制程在鈍化層106終止。

在操作222，F(xiàn)ET形成方法200(圖2B)移除鈍化層106的第二部分106”以使下側(cè)的BP層104曝露，如圖14中所示。在本實(shí)施例中，在多腔室工具的蝕刻腔室(諸如多腔室工具400的鈍化層蝕刻腔室308(圖19))中執(zhí)行操作222。此類似于上文論述的操作216。在蝕刻鈍化層106之后，使BP層104的頂表面104”在開口109中曝露。

在一實(shí)施例中，F(xiàn)ET形成方法200繼續(xù)至任選的操作224(圖2B)以減小BP層104在通道區(qū)域104b中的厚度。參考圖15，BP層104的頂表面104”在開口109中凹陷。在實(shí)施例中，在操作222之后執(zhí)行操作224而不破壞真空。在一個(gè)實(shí)例中，分別在鈍化層蝕刻腔室308及310中執(zhí)行操作222及224(圖19)。在蝕刻鈍化層106及使BP層104曝露之后，將FET 100A或FET 100B自鈍化層蝕刻腔室308轉(zhuǎn)移至BP蝕刻腔室310而不破壞真空。隨后，在開口109中蝕刻BP層104以使頂表面104”凹陷。在一實(shí)施例中，蝕刻制程為原子層蝕刻(atomic layer etching；ALE)。操作224為任選的且在FET形成方法200的一些實(shí)施例中不執(zhí)行操作224。當(dāng)執(zhí)行時(shí)，操作224提供改良的設(shè)計(jì)靈活性，因?yàn)樵谝粋€(gè)BP有效區(qū)域101中的不同的晶體管(圖7A及圖7B)可具有不同的BP層厚度(例如，不同的磷烯層數(shù)目)，其益處已在上文中關(guān)于圖7B論述。

在操作226，F(xiàn)ET形成方法200(圖2B)在開口109中在頂表面104”上沉積柵極介電層110。參考圖16，柵極介電層110在通道區(qū)域104b中與BP層104直接接觸。在本實(shí)施例中，F(xiàn)ET 100A或FET 100B不經(jīng)過任選的操作224，且在操作222之后執(zhí)行操作226而不破壞真空。在一個(gè)實(shí)例中，分別在鈍化層蝕刻腔室308及金屬或介電質(zhì)沉積腔室312中執(zhí)行操作222及操作226(圖19)。在蝕刻鈍化層106的第二部分106”(圖13)及使BP層104曝露(圖14)之后，將FET 100A或FET 100B自鈍化層蝕刻腔室308轉(zhuǎn)移至金屬或介電質(zhì)沉積腔室312而不破壞真空。此確保BP層104的頂表面104”(圖14)保持實(shí)質(zhì)上未經(jīng)氧化。隨后，柵極介電層110經(jīng)沉積至金屬或介電質(zhì)沉積腔室312中的開口109中。在一實(shí)施例中，柵極介電層110為具有至少10(諸如15或大于15)的相對(duì)介電常數(shù)的高電容率(高K)介電材料。柵極介電層110可包含氧化鉿(HfO2)、氧化鋯(ZrO2)、氧化釔(Y2O3)或其他金屬氧化物。

在操作228，F(xiàn)ET形成方法200(圖2B)在柵極介電層110上形成柵電極112。參考圖17，在各種實(shí)施例中，柵電極112可包含一或多種金屬，諸如鉭(Ta)、鈦(Ti)、鎢(W)、鋁(Al)或其組合。柵電極112亦可包含各種金屬的氮化物或碳化物。在實(shí)施例中，柵電極112可包含各種金屬的多個(gè)層，諸如在障壁層上的柵極功函數(shù)層上的鎢層。各種層可通過CVD、PVD、電鍍及/或其他適宜的制程形成?？蓤?zhí)行CMP制程以自柵極堆疊108移除多余的材料及使FET100A或FET 100B的頂表面平坦化。最終柵極堆疊108包含柵極介電層110及柵電極112。

在操作230，F(xiàn)ET形成方法200(圖2B)繼續(xù)至進(jìn)一步的步驟以完成FET100A或FET 100B的制造。舉例而言，操作230可形成電連接?xùn)艠O堆疊108的柵極接觸件，且可形成將FET 100A或FET 100B的S/D及柵極接觸件連接至其他元件以形成完成IC的金屬互連件。作為另一實(shí)例，F(xiàn)ET形成方法200可形成多個(gè)晶體管，其中晶體管的第一子集與晶體管的第二子集相比在各別通道區(qū)域中具有較薄的BP層。在用于實(shí)現(xiàn)此等結(jié)構(gòu)的一實(shí)施例中，F(xiàn)ET形成方法200(圖2B)可在進(jìn)行操作218之后執(zhí)行操作220、操作222、操作226及操作228以替換晶體管的第二子集中的虛設(shè)柵極，同時(shí)遮蔽晶體管的第一子集。隨后，F(xiàn)ET形成方法200執(zhí)行操作220、操作222、操作224、操作226及操作228以替換晶體管的第一子集中的虛設(shè)柵極，從而形成在各別通道區(qū)域中具有減小的BP層厚度的晶體管的第一子集。

在本實(shí)施例中，柵極替換制程(包含操作220至操作228)是在S/D接觸件形成制程(包含操作214至操作218)之后執(zhí)行。然而，此不為限制性。在一替代實(shí)施例中，柵極替換制程是在S/D接觸件形成制程之前執(zhí)行。繼續(xù)此實(shí)施例，操作220至操作228可在操作212之后且在操作214之前執(zhí)行。

盡管不意欲為限制性，但本揭露內(nèi)容的一或多個(gè)實(shí)施例為半導(dǎo)體元件及其形成提供許多益處。舉例而言，本揭露內(nèi)容的實(shí)施例提供用于制造具有黑磷(BP)通道的超薄主體晶體管的方法。方法的一些實(shí)施例在BP層上形成鈍化層，包含表面及/或邊緣鈍化。鈍化層防止BP層在制程期間曝露于濕氣及空氣。當(dāng)蝕刻鈍化層以使BP層曝露以便形成與BP層直接接觸的特征(例如，S/D接觸件或柵極介電層)時(shí)，執(zhí)行鈍化蝕刻制程及后續(xù)沉積制程而不破壞真空以確保BP層的均一表面特性。此外，本揭露內(nèi)容的實(shí)施例提供具有多個(gè)腔室的群集工具，在腔室中可制造具有表面/邊緣鈍化BP層的元件。又，本揭露內(nèi)容的實(shí)施例提供將一個(gè)大BP層分離為多個(gè)較小BP有效區(qū)域的方法，其中各BP有效區(qū)域均由表面/邊緣鈍化覆蓋。在各種實(shí)施例中，由于BP層的表面在制程期間保持實(shí)質(zhì)上未經(jīng)氧化，因此使用BP層作為超薄通道的場效晶體管具有均一且可預(yù)測(cè)的效能。

在一示例性態(tài)樣中，本揭露內(nèi)容涉及一種場效晶體管(FET)。FET包含位于基板上的黑磷(BP)層。BP層包含通道區(qū)域、源極區(qū)域及漏極區(qū)域。FET進(jìn)一步包含位于BP層上且與BP層直接接觸的鈍化層。鈍化層提供位于源極區(qū)域上的第一開口及位于漏極區(qū)域上的第二開口。FET進(jìn)一步包含經(jīng)由第一開口與源極區(qū)域直接接觸的源極接觸件及經(jīng)由第二開口與漏極區(qū)域直接接觸的漏極接觸件。FET進(jìn)一步包含位于通道區(qū)域上的柵電極。在一實(shí)施例中，鈍化層進(jìn)一步包含位于通道區(qū)域上的第三開口，且FET進(jìn)一步包含經(jīng)由第三開口與通道區(qū)域直接接觸的柵極介電層，其中柵極介電層位于通道區(qū)域與柵電極之間。

根據(jù)本發(fā)明的多個(gè)實(shí)施例，鈍化層包含氧化鋁，而柵極介電層包含氧化鉿。

根據(jù)本發(fā)明的多個(gè)實(shí)施例，BP層在第一開口內(nèi)的厚度與BP層在第三開口內(nèi)的另一厚度不同。

根據(jù)本發(fā)明的多個(gè)實(shí)施例，基板包含具有平面的一層氧化硅，而BP層形成于平面上。

根據(jù)本發(fā)明的多個(gè)實(shí)施例，基板包含具有平面的一層結(jié)晶氧化物，而BP層形成于平面上。

根據(jù)本發(fā)明的多個(gè)實(shí)施例，基板包含絕緣材料的鰭，而BP層形成于鰭的頂部及側(cè)壁表面。

在另一示例性態(tài)樣中，本揭露內(nèi)容涉及一種集成電路(IC)。IC包含具有第一柵極介電層的第一晶體管以及具有第二柵極介電層的第二晶體管。第一柵極介電層上覆具有第一厚度的第一黑磷層。第二柵極介電層上覆具有第二厚度的第二黑磷層。第一黑磷層包含位于第一鈍化層下方的源極區(qū)域及漏極區(qū)域。第二黑磷層包含位于第二鈍化層下方的源極區(qū)域及漏極區(qū)域。在一實(shí)施例中，第一厚度不同于第二厚度。在一實(shí)施例中，第一及第二鈍化層為同一鈍化層的不同部分。在一實(shí)施例中，第一及第二晶體管存在于IC的第一及第二BP有效區(qū)域中。在另一實(shí)施例中，第一及第二BP有效區(qū)域各包含邊緣鈍化。在另一實(shí)施例中，第一及第二晶體管存在于IC的同一BP有效區(qū)域中，同時(shí)第一與第二厚度不同。

在另一示例性態(tài)樣中，本揭露內(nèi)容涉及一種場效晶體管(FET)形成方法。FET形成方法包含在基板上形成黑磷(BP)層及在BP層上形成鈍化層而不破壞真空。FET形成方法進(jìn)一步包含在鈍化層上形成柵極堆疊及在鈍化層及柵極堆疊上形成層間介電(ILD)層。FET形成方法進(jìn)一步包含蝕刻ILD層以形成第一開口從而使鈍化層的第一部分曝露。FET形成方法進(jìn)一步包含移除鈍化層在第一開口中的第一部分以使BP層曝露及在第一開口中沉積金屬而不破壞真空。在一實(shí)施例中，柵極堆疊為虛設(shè)柵極堆疊，且FET形成方法進(jìn)一步包含用最終柵極堆疊替代虛設(shè)柵極堆疊。

根據(jù)本發(fā)明的多個(gè)實(shí)施例，形成鈍化層包含在形成BP層之后，于BP層上沉積金屬薄膜而不破壞真空；以及氧化金屬薄膜。

根據(jù)本發(fā)明的多個(gè)實(shí)施例，形成鈍化層包含在形成BP層之后，于BP層上沉積金屬氧化層而不破壞真空。

根據(jù)本發(fā)明的多個(gè)實(shí)施例，形成鈍化層包含在形成BP層之后，于BP層上沉積半導(dǎo)體層而不破壞真空。

根據(jù)本發(fā)明的多個(gè)實(shí)施例，基板包含絕緣材料的鰭，而BP層形成于鰭的頂部及側(cè)壁表面。

根據(jù)本發(fā)明的多個(gè)實(shí)施例，F(xiàn)ET形成方法進(jìn)一步包含移除柵極堆疊以形成第二開口從而使鈍化層的第二部分曝露；移除鈍化層位于第二開口內(nèi)的第二部分以使BP層曝露；在第二開口內(nèi)于BP層上沉積柵極介電層而不破壞真空；以及于柵極介電層上形成柵電極。

根據(jù)本發(fā)明的多個(gè)實(shí)施例，柵極介電層與鈍化層包含相同介電材料。

在另一示例性態(tài)樣中，本揭露內(nèi)容涉及一種場效晶體管(FET)形成方法。FET形成方法包含在基板上形成黑磷(BP)層及在BP層上形成鈍化層而不破壞真空。FET形成方法進(jìn)一步包含在鈍化層上形成虛設(shè)柵極堆疊及在鈍化層及虛設(shè)柵極堆疊上形成層間介電(ILD)層。FET形成方法進(jìn)一步包含蝕刻ILD層以在虛設(shè)柵極堆疊的相對(duì)側(cè)面上形成第一開口，其中第一開口使鈍化層的第一部分曝露。FET形成方法進(jìn)一步包含移除鈍化層在第一開口中的第一部分以使BP層曝露及在第一開口中沉積金屬而不破壞真空。FET形成方法進(jìn)一步包含移除虛設(shè)柵極堆疊以形成第二開口從而使鈍化層的第二部分曝露。FET形成方法進(jìn)一步包含移除鈍化層在第二開口中的第二部分以使BP層曝露且在第二開口中在BP層上沉積柵極介電層而不破壞真空。FET形成方法進(jìn)一步包含在柵極介電層上形成柵電極。

根據(jù)本發(fā)明的多個(gè)實(shí)施例，形成鈍化層包含在形成BP層之后，于BP層上沉積金屬薄膜而不破壞真空；以及氧化金屬薄膜。

根據(jù)本發(fā)明的多個(gè)實(shí)施例，形成鈍化層包含在形成BP層之后，于BP層上沉積金屬氧化層而不破壞真空。

根據(jù)本發(fā)明的多個(gè)實(shí)施例，形成鈍化層包含在形成BP層之后，于BP層上沉積半導(dǎo)體層而不破壞真空。

根據(jù)本發(fā)明的多個(gè)實(shí)施例，在移除鈍化層的第二部分之后以及沉積柵極介電層之前，F(xiàn)ET形成方法進(jìn)一步包含減少BP層在第二開口內(nèi)的厚度。

前述內(nèi)容概述若干實(shí)施例的特征以使得一般技術(shù)者可較佳地理解本揭露內(nèi)容的態(tài)樣。一般技術(shù)者應(yīng)理解，其可容易地使用本揭露內(nèi)容作為設(shè)計(jì)或修改其他制程及結(jié)構(gòu)的基礎(chǔ)用于進(jìn)行本文中所介紹的實(shí)施例的相同的目的及/或達(dá)成相同的優(yōu)點(diǎn)。一般技術(shù)者應(yīng)同時(shí)意識(shí)到，這些等效建構(gòu)不偏離本揭露內(nèi)容的精神及范疇，且其可在本文中進(jìn)行各種變化、替代及修飾而不偏離本揭露內(nèi)容的精神及范疇。