本發(fā)明的實(shí)現(xiàn)方式和實(shí)施例涉及集成電路，具體地涉及cmos技術(shù)方法，并且更具體地涉及防止集成電路的互連部分(通常稱為字首組合詞beol(后端制程))內(nèi)的線間多孔電介質(zhì)過早擊穿的保護(hù)。

背景技術(shù)：

在傳統(tǒng)方式中，集成電路的互連部分包括至少一個(gè)金屬化層級，并且通常包括若干金屬化層級，每個(gè)金屬化層級包括導(dǎo)線，例如，諸如銅線的金屬線，使得集成電路的各個(gè)部件可以彼此互連和/或互連至集成電路的輸入-輸出。

為了補(bǔ)充這個(gè)互連，根據(jù)本領(lǐng)域的技術(shù)人員通常使用的術(shù)語，該互連部分還通常包括一個(gè)或多個(gè)過孔層級，過孔層級位于金屬化層級之間并且使得可以將某些金屬線鏈接在一起。

在某些情況下，可能發(fā)生分離兩個(gè)金屬線的線間電介質(zhì)區(qū)域的過早擊穿，特別是在這兩個(gè)金屬線分開非常小的距離時(shí)，例如等于由所使用的cmos技術(shù)節(jié)點(diǎn)指示的最小距離。

隨著cmos技術(shù)節(jié)點(diǎn)變得越來越先進(jìn)，也就是說當(dāng)這一最小距離變得越來更小時(shí)，這越來越關(guān)鍵。

在根據(jù)no.1559337提交的法國專利申請中指出，這一過早擊穿現(xiàn)象特別發(fā)生在兩個(gè)金屬線之間施加的電勢差的存在與水分和/或離子污染滲入到電介質(zhì)中相結(jié)合，特別是當(dāng)電介質(zhì)多孔時(shí)。

因此，從此推斷出，這一過早擊穿現(xiàn)象是歸因于在電介質(zhì)中的缺陷(陷阱)的存在所輔助的傳導(dǎo)機(jī)制。更確切地，然后電子通過位于電介質(zhì)的禁帶中的、被假定為電離中心(電子施主)的狀態(tài)之間的跳躍而傳播。這一效應(yīng)源自于，在施加電場(線之間的電勢差)的情況下這些中心的電離能的下降。這一傳導(dǎo)機(jī)制之后被稱為普爾-夫倫克爾(poole-frenkel)電流的電流證明，普爾-夫倫克爾電流使用以通用方式證明電介質(zhì)內(nèi)的這種機(jī)制的兩個(gè)人的名字命名。

在前述法國專利申請中，建議通過使用至少一個(gè)非多孔電介質(zhì)阻擋件而提供對這一過早電介質(zhì)擊穿的解決方案，至少一個(gè)非多孔電介質(zhì)阻擋件被插入至少一個(gè)電介質(zhì)區(qū)域的多孔部分和兩個(gè)導(dǎo)電元件(例如，集成電路的互連部分的金屬軌道或線或過孔)的至少一個(gè)之間，以便保護(hù)該集成電路防止上述至少一個(gè)電介質(zhì)區(qū)域的擊穿，該擊穿由在上述至少一個(gè)電介質(zhì)區(qū)域內(nèi)的缺陷的存在所輔助的電傳導(dǎo)引起。

換言之，該解決方案旨在盡可能地?cái)嗔讶菀自陔娊橘|(zhì)中長期或多或少存在的傳導(dǎo)路徑，即通過使用至少一個(gè)非多孔電介質(zhì)阻擋件，盡可能地避免普爾-夫倫克爾類型的漏電流在由該電介質(zhì)區(qū)域分離的兩個(gè)導(dǎo)電元件之間流動。

盡管如此，發(fā)明人已經(jīng)注意到，某些情況有利于互連部分的多孔電介質(zhì)區(qū)域中水分的出現(xiàn)。這種情況特別是當(dāng)集成電路位于不斷供電的設(shè)備(諸如例如tv解碼器)內(nèi)，在這種情況下集成電路的溫度可能接近60-70攝氏度。

現(xiàn)在，如在上文指示的，這種水分可能導(dǎo)致在多孔電介質(zhì)中產(chǎn)生傳導(dǎo)路徑。

即使前述法國專利申請中描述的解決方案是令人滿意的，但仍然存在盡可能減少或甚至消除集成電路的多孔電介質(zhì)區(qū)域內(nèi)水分出現(xiàn)的需求，并且這將因此減少過早電介質(zhì)擊穿的風(fēng)險(xiǎn)。

技術(shù)實(shí)現(xiàn)要素：

根據(jù)本發(fā)明的一個(gè)實(shí)現(xiàn)方式和實(shí)施例，因此建議提供對這個(gè)需求的解決方案。

一種集成電路總體上包括上述互連部分(beol)、局部蝕刻封裝層、通常為teos(四乙氧基硅烷)類型的氧化物，氧化物覆蓋有經(jīng)蝕刻的導(dǎo)電層(例如，鋁)，其旨在用于形成接觸墊以使得可以將集成電路與外部連接，并且用于形成金屬線，金屬線旨在傳送供電電壓或者用于形成具有特別是在安全芯片中使用的特殊功能的特殊圖案。

這一經(jīng)蝕刻的導(dǎo)電層本身覆蓋有絕緣層，通常為填充氧化物，例如也是teos類型氧化物。有利地，絕緣層在高密度等離子體(hdp)幫助下被沉積并且使得可以在該電氣層的經(jīng)蝕刻的部分之間插入間隙。

該絕緣層本身覆蓋有相對厚的上部鈍化層，上部鈍化層確保對集成電路的機(jī)械保護(hù)和化學(xué)保護(hù)。

絕緣層-鈍化層堆疊被蝕刻以暴露接觸墊。

在很多研究之后，發(fā)明人驚訝地注意到，絕緣層，特別是teos氧化物類型的絕緣層形成水分的入口路徑，盡管在前述法國專利申請中引用該材料能夠借助于非多孔電介質(zhì)阻擋件被用來盡可能地避免普爾-夫倫克爾類型的漏電流的流動。

換言之，發(fā)明人注意到teos類型氧化物的這一非多孔特性不足以使得該材料不滲透水分，因此接觸墊的層級的堆疊的側(cè)面是水分向集成電路滲透的入口。

因此，特別建議通過使用堆疊提供該問題的解決方案，堆疊包括第一非多孔下部鈍化層、電絕緣層和上部鈍化層，堆疊被局部蝕刻以便暴露集成電路的上述接觸墊，接觸墊位于集成電路的互連部分的最后金屬化層級之上，從而保護(hù)上述集成電路防止至少一個(gè)電介質(zhì)區(qū)域的擊穿，至少一個(gè)電介質(zhì)區(qū)域至少部分多孔，分離集成電路的互連部分的兩個(gè)導(dǎo)電元件，擊穿由上述至少一個(gè)電介質(zhì)區(qū)域內(nèi)的缺陷的存在所輔助的電傳導(dǎo)引起。

換言之，代替保護(hù)接觸墊的層級處的堆疊的側(cè)面，在經(jīng)蝕刻的導(dǎo)電層和經(jīng)蝕刻的封裝層的一個(gè)或多個(gè)暴露的部分上，沉積特別是對水分的非多孔下部鈍化層(例如氮化硅sin)，以便使用該非多孔下部鈍化層補(bǔ)充上述堆疊。

這樣的解決方案與cmos技術(shù)方法是高度兼容的，因?yàn)槠鋬H要求添加單個(gè)方法步驟(下部鈍化層的形成)，而不要求掩模的任何修改或添加，也不要求對集成電路的布圖的任何修改。

另外，這個(gè)新型解決方案與在前述法國專利申請中描述的解決方案(在多孔電介質(zhì)內(nèi)使用非多孔電介質(zhì)阻擋件)兼容。

因此，根據(jù)一個(gè)方面，提議一種用于保護(hù)集成電路防止由電介質(zhì)區(qū)域內(nèi)缺陷的存在所輔助的電傳導(dǎo)的方法。電介質(zhì)區(qū)域至少部分多孔，分離集成電路的互連部分的兩個(gè)導(dǎo)電元件。該方法包括在蝕刻封裝層和蝕刻導(dǎo)電層之后，在經(jīng)蝕刻的導(dǎo)電層和經(jīng)蝕刻的封裝層的一個(gè)或多個(gè)暴露的部分上形成堆疊，封裝層在上述互連部分的最后金屬化級之上形成，導(dǎo)電層位于上述經(jīng)蝕刻的封裝層之上并且至少旨在用于形成接觸墊，以及局部蝕刻上述堆疊以暴露上述接觸墊，堆疊包括非多孔下部鈍化層、電絕緣層和上部鈍化層。

根據(jù)一個(gè)實(shí)現(xiàn)方式，非多孔下部鈍化層由數(shù)量比閾值s小的孔隙率表示。

例如，該閾值s等于5％。

換言之，非多孔下部鈍化層呈現(xiàn)小于該下部鈍化層的總體積的s％的孔隙體積。

該下部鈍化層的厚度必須不能太小以便保證它的抗水分阻擋功能，并且必須不能太厚以便能夠緊靠(例如，鋁的)經(jīng)蝕刻的導(dǎo)電層的形狀。

本領(lǐng)域技術(shù)人員將了解如何根據(jù)情況調(diào)整這一厚度。

盡管如此，通過指示的方式，50nm和150nm之間的下部鈍化層的厚度是良好的折衷。

例如，下部鈍化層包括氮化硅sin。盡管如此，可以使用其他材料，例如諸如sixny類型的任意材料，諸如例如si3n4。

有利地，上部鈍化層比下部鈍化層厚并且也可以包括氮化硅sin。

根據(jù)另一方面，提出了一種集成電路，包括：

互連部分(“beol”)，

封裝層，其位于互連部分的最后金屬化層級之上，

導(dǎo)電層，其位于上述封裝層之上，并且形成至少一個(gè)接觸墊，至少一個(gè)接觸墊通過上述封裝層接觸最后金屬化層級的金屬軌道，以及

鈍化層，其在上述導(dǎo)電層之上和上述封裝層的部分之上，上述鈍化堆疊擁有與上述接觸墊相對地展開的開孔并且包括(例如sin的)非多孔下部鈍化層、電絕緣層(例如teos類型氧化物)以及上部鈍化層(例如sin)，有利地，上部鈍化層比下部鈍化層厚。

根據(jù)一個(gè)實(shí)施例，非多孔下部鈍化層呈現(xiàn)數(shù)量小于閾值的孔隙率，閾值例如等于5％，下部鈍化層的厚度可以在50nm和150nm之間。

如之前所指出的，本解決方案(雙鈍化)可以被組合在與前述法國專利申請no.1559337中描述的解決方案(插入到多孔電介質(zhì)中的電介質(zhì)阻擋件)相同的集成電路內(nèi)。

換言之，根據(jù)一個(gè)實(shí)施例，互連部分包括至少一個(gè)金屬化層級，金屬化層級擁有被電介質(zhì)區(qū)域互相分離的導(dǎo)電元件，并且集成電路包括位于至少一個(gè)電介質(zhì)區(qū)域的多孔部分與被上述至少一個(gè)電介質(zhì)區(qū)域分離的兩個(gè)導(dǎo)電元件中的至少一個(gè)之間的至少一個(gè)非多孔電介質(zhì)阻擋件。

優(yōu)選地，上述至少一個(gè)非多孔電介質(zhì)阻擋件具有位于低厚度和高厚度之間的厚度。

低厚度是為獲得關(guān)于電介質(zhì)的漏電流的良好的阻擋效果的可接受的極限厚度，同時(shí)高厚度被選擇以便極度地增大電介質(zhì)區(qū)域的介電常數(shù)，電介質(zhì)區(qū)域包括非多孔電介質(zhì)阻擋件和優(yōu)選地具有低介電常數(shù)的多孔部分。

通過指示，在10nm和30nm之間的非多孔電介質(zhì)阻擋件的厚度是可接受的。

大量材料可以被用于上述至少一個(gè)非多孔電介質(zhì)阻擋件。例如，可以使用三元氮化物或四乙基氧基硅烷或四乙氧基硅烷(teos類型氧化物)。

盡管如此，碳氮化硅(sicn)，非晶的或晶體的，是優(yōu)選的材料，特別是由于它對電介質(zhì)區(qū)域的多孔中心部分的垂直側(cè)面具有良好的粘附性。

附圖說明

通過詳細(xì)閱讀對完全非限制性的實(shí)現(xiàn)方式和實(shí)施例的詳細(xì)說明和附圖，本發(fā)明的其他優(yōu)點(diǎn)和特性將變得明顯，其中：

-圖1示意性地圖示現(xiàn)有技術(shù)的示例性集成電路，以及

-圖2到圖7示意性地圖示本發(fā)明的各個(gè)實(shí)現(xiàn)方式和實(shí)施例。

具體實(shí)施方式

圖1圖示根據(jù)現(xiàn)有技術(shù)的示例性的集成電路ic。在圖1中，標(biāo)記ritx指示集成電路的互連部分(beol)。

該互連部分ritx包括若干金屬化層級和若干過孔層級。

在該圖1中，僅標(biāo)記了倒數(shù)第二金屬化層級mn-1和最后金屬化層級mn。

例如銅的各個(gè)金屬軌道以及各個(gè)過孔被覆蓋在電介質(zhì)材料中，電介質(zhì)材料通常被本領(lǐng)域的技術(shù)人員稱為首字母縮略詞imd(金屬間電介質(zhì))。

標(biāo)記8在這里指示電介質(zhì)區(qū)域，電介質(zhì)區(qū)域覆蓋金屬化層級mn的金屬軌道以及金屬化層級mn-1的金屬軌道和在該金屬化層級處到達(dá)頂點(diǎn)的過孔。

在這些區(qū)域8中使用的電介質(zhì)材料是具有低介電常數(shù)的多孔材料(低k材料)。例如，使用的材料是摻雜碳的氫化氧化硅(sioch)，其具有在20和30之間的孔隙率百分比以及等于3的介電常數(shù)k。

每個(gè)imd區(qū)域8被封裝在兩個(gè)保護(hù)層10之間，兩個(gè)保護(hù)層10平行于襯底并且旨在保護(hù)金屬軌道的金屬不被氧化。例如，可以使用碳氮化硅(sicn)，其可以保護(hù)銅金屬軌道不被氧化并且還防止銅擴(kuò)散到imd電介質(zhì)材料中。

在傳統(tǒng)方式中，集成電路ic還包括封裝層ccap，封裝層ccap位于互連部分ritx的最后金屬化層級mn之上。例如，該封裝層ccap由teos類型氧化物制成并且被局部蝕刻以允許例如鋁的接觸墊plct接觸例如上部金屬化層級mn的金屬軌道pn。

該接觸墊plct由導(dǎo)電層cc(這里是鋁)的蝕刻導(dǎo)致，并且如該圖1中所圖示，該層cc還能夠用于產(chǎn)生鋁圖案blc1、blc2、例如接觸其他接觸墊的線(未在該圖中表示，該線能夠被用于傳送電源信號)或者用于其他功能(諸如例如并入安全芯片的網(wǎng)狀結(jié)構(gòu)的形成)的其他線。

之后，經(jīng)蝕刻的層cc用絕緣層cis覆蓋。通常，絕緣層cis是通過高密度等離子體(hdp)沉積的teos類型的氧化物，特別地，其使得可以在層cc的圖案之間適當(dāng)?shù)夭迦腴g隙。

集成電路ic最后在絕緣層cis之上包括例如通常5500埃的量級厚的上部鈍化層cpss，其確保對集成電路的機(jī)械保護(hù)和化學(xué)保護(hù)。

由絕緣層cis和上部鈍化層cpss形成的這一堆疊被蝕刻以使得與接觸墊plct相對地展開開孔。

這樣一來，如在上文解釋的，這一堆疊empl，特別是絕緣層，是水分的進(jìn)入點(diǎn)，水分之后可能將在多孔電介質(zhì)8中產(chǎn)生導(dǎo)電路徑。

現(xiàn)在更具體地參照圖2到圖6，其圖示根據(jù)本發(fā)明的一個(gè)實(shí)現(xiàn)方式的不同步驟，使得有可能最大程度上限制或者甚至消除水分從外部環(huán)境進(jìn)入到芯片中。

在這些附圖中，相似元件或者具有與圖1描述的那些元件相似功能的元件，具有與圖1中它們具有的標(biāo)記相同的標(biāo)記。

在圖2中描述的是導(dǎo)電層cc，其在被蝕刻之后，已經(jīng)形成了接觸墊plct以及圖案blc1和blc2。

代替直接沉積絕緣層cis，首先沉積沒有上部鈍化層cpss厚的下部鈍化層cpsi(通常具有50nm到150nm之間的厚度)(圖3)。

該下部鈍化層cpsi是非多孔的，特別是對于水分，并且例如可以由氮化硅sin形成。

之后，沉積例如teos類型氧化物的絕緣層cis(圖4)，并且然后如圖5中所圖示的，覆蓋整個(gè)上部鈍化層cpss。

在蝕刻包含下部鈍化層cpsi、絕緣層cis和上部鈍化層cpss的堆疊empl以使得與接觸墊plct相對地展開開孔o(hù)uv之后，獲得圖6所圖示的結(jié)構(gòu)。

該結(jié)構(gòu)因此區(qū)別于圖1中所圖示的現(xiàn)有技術(shù)，在于包含雙鈍化(下部鈍化層cpsi和上部鈍化層cpss)的堆疊empl。因此，水分從堆疊empl的側(cè)面通過絕緣層的可能的遷移將由于非多孔下部絕緣層cpsi的存在而很大程度地阻礙或甚至阻擋。

因此，已經(jīng)使得可以很大程度地限制或甚至消除水分從外面進(jìn)入到集成電路ic的多孔電介質(zhì)中，并且這將因此限制該多孔電介質(zhì)的過早擊穿的風(fēng)險(xiǎn)。

另外，該新方法與傳統(tǒng)cmos方法完美兼容并且只需要添加一個(gè)額外步驟，即下部鈍化層cpsi的沉積。

圖6中所圖示的實(shí)施例能夠與圖7中所圖示的實(shí)施例組合，如在前述法國專利申請no.1559337中描述的，圖7中所示的實(shí)施例提供對至少一個(gè)非多孔電介質(zhì)阻擋的使用，至少一個(gè)非多孔電介質(zhì)阻擋被插入分離兩個(gè)金屬線的多孔電介質(zhì)區(qū)域中。

圖7表示圖6的集成電路示例性的底部部分。

更確切地，集成電路ic包括半導(dǎo)體襯底sb，在半導(dǎo)體襯底sb內(nèi)和半導(dǎo)體襯底sb上已經(jīng)制作有諸如晶體管的各個(gè)部件(為簡化的目的，這里未表示)。

這些部件和襯底sb的表面通常覆蓋有鈍化層1，例如二氧化硅層。

各個(gè)部件通過第一電介質(zhì)區(qū)域2與集成電路的互連部分ritx(beol)分離，第一電介質(zhì)區(qū)域2通常被本領(lǐng)域的技術(shù)人員稱為首字母縮略詞pmd(金屬前電介質(zhì))。

如在上文所指示的，互連部分ritx包括若干金屬化層級和若干過孔層級。在該示例中，已經(jīng)表示了三個(gè)金屬化層級m1、m2和m3與兩個(gè)相關(guān)聯(lián)的過孔層級v1和v2相關(guān)聯(lián)。

在該示例性實(shí)施例中，已經(jīng)表示了在金屬化層級m1內(nèi)的兩個(gè)金屬軌道或金屬線l1和l2以及在第二金屬化層級m2的層級處的兩個(gè)金屬軌道l3和l4。

在該示例中，層級m3的金屬軌道以及位于過孔層級v1和v2處的過孔位于集成電路的其他位置處，并且因此其未在該圖中表示出。

如之前所指示的，(例如銅的)各個(gè)金屬軌道和過孔被覆蓋在imd(金屬間電介質(zhì))電介質(zhì)材料中。

在該圖7中，這些電介質(zhì)區(qū)域imd被標(biāo)記6、8和11來標(biāo)記。

平行于襯底并且封裝區(qū)域imd6、8和11的保護(hù)層(例如，碳氮化硅(sicn))被標(biāo)記為3、7、10和12。

在圖7中，看到分離兩個(gè)金屬線l1和l2的線間電介質(zhì)區(qū)域包括多孔中心部分60。多孔中心部分60在這里由sioch形成，其兩側(cè)為兩個(gè)電介質(zhì)阻擋件4和5。兩個(gè)電介質(zhì)阻擋件4和5分別位于多孔中心部分60與兩個(gè)金屬線l1和l2之間。

同樣地，分離兩個(gè)線l3和l4的線間電介質(zhì)區(qū)域包括多孔中心部分800。多孔中心部分800由sioch形成，其兩側(cè)為兩個(gè)電介質(zhì)阻擋件90和91。兩個(gè)電介質(zhì)阻擋90和91分別位于多孔中心部分800與兩個(gè)金屬線l3和l4之間。

這些電介質(zhì)阻擋件4、5、90、91由非多孔電介質(zhì)材料(即，呈現(xiàn)小于5的孔隙率百分比的材料)組成。

在實(shí)踐中，有利地，使用呈現(xiàn)2到3之間的孔隙率百分比的sicn作為非多孔電介質(zhì)阻擋件。

另外，如圖7中所看到的，每個(gè)金屬線本身，例如金屬線l4，兩側(cè)為兩個(gè)非多孔電介質(zhì)阻擋件，即，阻擋件91和阻擋件92。

另外，每個(gè)金屬線的下部部分不與非多孔電介質(zhì)阻擋件接觸以便允許與下面的過孔的可能的電接觸。

在圖7右側(cè)部分中，更詳細(xì)地表示了分離金屬線l3和l4的線間電介質(zhì)區(qū)域。

應(yīng)注意，在該右側(cè)部分中，電介質(zhì)區(qū)域被表示為與實(shí)際更加接近的梯形形狀，因?yàn)樵撔螤钣晌g刻方法導(dǎo)致。

如上文所解釋的，如果水分或離子污染存在，并且也由于電介質(zhì)區(qū)域的梯形形狀，陷阱密度在界面處增加，并且在該界面處離子的增加的存在有助于漏電流ⅰ(缺陷輔助電流)的產(chǎn)生。這樣一來，非多孔電介質(zhì)阻擋件90和91的存在使得可以中斷兩個(gè)金屬線之間的導(dǎo)電路徑，并且因此使得很大程度地降低或甚至消除這一漏電流ⅰ。

因此，特別地結(jié)合圖6所描述的雙鈍化使得可以限制或甚至防止水分進(jìn)入到集成電路中，并且在剩余水分的情況下，非多孔電介質(zhì)阻擋件的存在使得可以中斷兩個(gè)金屬線之間的導(dǎo)電路徑，并且因此使得可以很大程度地降低或甚至消除漏電流ⅰ。

因此，更加有效地保護(hù)集成電路不經(jīng)受線間電介質(zhì)區(qū)域的過早擊穿。