本發(fā)明涉及半導(dǎo)體器件及其制造方法，其可用于例如具有低耐壓晶體管及高耐壓晶體管的半導(dǎo)體器件的制造。

背景技術(shù)：

作為用作開關(guān)元件等的半導(dǎo)體元件，已知misfet(metalinsulatorsemiconductorfieldeffecttransistor，mis型場(chǎng)效應(yīng)晶體管)。關(guān)于misfet，包括在邏輯電路等外圍電路中使用的低耐壓的misfet，和在存儲(chǔ)器單元中使用或用于電的輸入輸出的高耐壓的misfet，上述misfet有時(shí)在1個(gè)半導(dǎo)體芯片混載。

專利文獻(xiàn)1(日本特開2004－349680號(hào)公報(bào))及專利文獻(xiàn)2(日本特開2014－075557號(hào)公報(bào))中公開了覆蓋晶體管的柵電極的側(cè)壁從而形成相對(duì)而言寬度較寬的側(cè)壁(sidewall)，覆蓋其他晶體管的柵電極的側(cè)壁從而形成相對(duì)而言寬度較窄的側(cè)壁。

[現(xiàn)有技術(shù)文獻(xiàn)]

[專利文獻(xiàn)]

[專利文獻(xiàn)1]日本特開2004－349680號(hào)公報(bào)

[專利文獻(xiàn)2]日本特開2014－075557號(hào)公報(bào)

技術(shù)實(shí)現(xiàn)要素：

[發(fā)明要解決的問題]

當(dāng)在半導(dǎo)體襯底上形成低耐壓misfet和高耐壓misfet時(shí)，考慮在上述misfet的柵電極的側(cè)壁形成寬度相對(duì)較大的側(cè)壁之后，通過蝕刻等來減小覆蓋低耐壓misfet的柵電極側(cè)壁的側(cè)壁的寬度，從而形成寬度相對(duì)較小的側(cè)壁。

但是，伴隨著半導(dǎo)體器件的微細(xì)化，當(dāng)用于邏輯電路等的多個(gè)低耐壓misfet的柵電極彼此的間隔減小的情況下，當(dāng)形成了上述寬度相對(duì)較大的側(cè)壁時(shí)，上述柵電極彼此之間可能被該側(cè)壁埋入。當(dāng)柵電極彼此之間被側(cè)壁埋入的情況下，其后的通過蝕刻而減小覆蓋低耐壓misfet的柵電極側(cè)壁的側(cè)壁的寬度變的困難，從而出現(xiàn)不能正常形成低耐壓的misfet的問題。

從本說明書的描述和附圖可以清楚地看出本發(fā)明的其他問題和新穎特征。

[解決問題的手段]

在本申請(qǐng)中所公開的實(shí)施方式之中，對(duì)代表性的實(shí)施方式的概要簡(jiǎn)單說明如下。

一個(gè)實(shí)施方式的半導(dǎo)體器件為這樣一種半導(dǎo)體器件，與金屬柵電極的側(cè)壁相接觸的絕緣膜由氮化硅膜構(gòu)成，與分裂柵型的monos存儲(chǔ)器的存儲(chǔ)器柵電極下的電荷存儲(chǔ)膜的側(cè)壁相接觸的絕緣膜由氧化硅膜覆蓋。

另外，其他實(shí)施方式的半導(dǎo)體器件的制造方法為這樣一種半導(dǎo)體器件的制造方法，以分別覆蓋第一柵電極及第二柵電極各自的側(cè)壁的方式，依次形成氮化硅膜及第一氧化硅膜之后，除去覆蓋第二柵電極的側(cè)壁的第一氧化硅膜，之后，形成分別覆蓋第一柵電極及第二柵電極的各自的側(cè)壁的第二氧化硅膜。由此，形成第一側(cè)壁和第二側(cè)壁，所述第一側(cè)壁由覆蓋第一柵電極的側(cè)壁的氮化硅膜及第二氧化硅膜形成，所述第二側(cè)壁由覆蓋第二柵電極的側(cè)壁的氮化硅膜、第一氧化硅膜及第二氧化硅膜形成。

[發(fā)明效果]

根據(jù)一個(gè)實(shí)施方式，能夠提高半導(dǎo)體器件的性能。

附圖說明

[圖1]為實(shí)施方式1的半導(dǎo)體器件的制造工序中的剖面圖。

[圖2]為接著圖1的半導(dǎo)體器件的制造工序中的剖面圖。

[圖3]為接著圖2的半導(dǎo)體器件的制造工序中的剖面圖。

[圖4]為接著圖3的半導(dǎo)體器件的制造工序中的剖面圖。

[圖5]為對(duì)圖4的一部分放大表示的剖面圖。

[圖6]為接著圖5的半導(dǎo)體器件的制造工序中的剖面圖。

[圖7]為接著圖6的半導(dǎo)體器件的制造工序中的剖面圖。

[圖8]為接著圖7的半導(dǎo)體器件的制造工序中的剖面圖。

[圖9]為接著圖8的半導(dǎo)體器件的制造工序中的剖面圖。

[圖10]為接著圖9的半導(dǎo)體器件的制造工序中的剖面圖。

[圖11]為接著圖10的半導(dǎo)體器件的制造工序中的剖面圖。

[圖12]為接著圖11的半導(dǎo)體器件的制造工序中的剖面圖。

[圖13]為接著圖12的半導(dǎo)體器件的制造工序中的剖面圖。

[圖14]為接著圖13的半導(dǎo)體器件的制造工序中的剖面圖。

[圖15]為接著圖14的半導(dǎo)體器件的制造工序中的剖面圖。

[圖16]為接著圖15的半導(dǎo)體器件的制造工序中的剖面圖。

[圖17]為接著圖16的半導(dǎo)體器件的制造工序中的剖面圖。

[圖18]為接著圖17的半導(dǎo)體器件的制造工序中的剖面圖。

[圖19]為接著圖18的半導(dǎo)體器件的制造工序中的剖面圖。

[圖20]為接著圖19的半導(dǎo)體器件的制造工序中的剖面圖。

[圖21]為接著圖20的半導(dǎo)體器件的制造工序中的剖面圖。

[圖22]為接著圖21的半導(dǎo)體器件的制造工序中的剖面圖。

[圖23]為接著圖22的半導(dǎo)體器件的制造工序中的剖面圖。

[圖24]為接著圖23的半導(dǎo)體器件的制造工序中的剖面圖。

[圖25]為接著圖24的半導(dǎo)體器件的制造工序中的剖面圖。

[圖26]為接著圖25的半導(dǎo)體器件的制造工序中的剖面圖。

[圖27]為接著圖26的半導(dǎo)體器件的制造工序中的剖面圖。

[圖28]為接著圖27的半導(dǎo)體器件的制造工序中的剖面圖。

[圖29]為對(duì)圖28的一部分放大表示的剖面圖。

[圖30]為示出“寫入”、“擦除”及“讀出”時(shí)，對(duì)選擇存儲(chǔ)器單元的各部位施加電壓的施加條件的一個(gè)例子的表。

[圖31]為實(shí)施方式1的半導(dǎo)體器件的變型例1的制造工序中的剖面圖。

[圖32]為接著圖31的半導(dǎo)體器件的制造工序中的剖面圖。

[圖33]為接著圖32的半導(dǎo)體器件的制造工序中的剖面圖。

[圖34]為接著圖33的半導(dǎo)體器件的制造工序中的剖面圖。

[圖35]為接著圖34的半導(dǎo)體器件的制造工序中的剖面圖。

[圖36]為接著圖35的半導(dǎo)體器件的制造工序中的剖面圖。

[圖37]為接著圖36的半導(dǎo)體器件的制造工序中的剖面圖。

[圖38]為接著圖37的半導(dǎo)體器件的制造工序中的剖面圖。

[圖39]為接著圖38的半導(dǎo)體器件的制造工序中的剖面圖。

[圖40]為接著圖39的半導(dǎo)體器件的制造工序中的剖面圖。

[圖41]為接著圖40的半導(dǎo)體器件的制造工序中的剖面圖。

[圖42]為接著圖41的半導(dǎo)體器件的制造工序中的剖面圖。

[圖43]為接著圖42的半導(dǎo)體器件的制造工序中的剖面圖。

[圖44]為對(duì)圖43的一部分放大表示的剖面圖。

[圖45]為實(shí)施方式1的半導(dǎo)體器件的變型例1的剖面圖。

[圖46]為實(shí)施方式1的半導(dǎo)體器件的變型例2的制造工序中的剖面圖。

[圖47]為接著圖46的半導(dǎo)體器件的制造工序中的剖面圖。

[圖48]為接著圖47的半導(dǎo)體器件的制造工序中的剖面圖。

[圖49]為接著圖48的半導(dǎo)體器件的制造工序中的剖面圖。

[圖50]為接著圖49的半導(dǎo)體器件的制造工序中的剖面圖。

[圖51]為接著圖50的半導(dǎo)體器件的制造工序中的剖面圖。

[圖52]為對(duì)圖51的一部分放大表示的剖面圖。

[圖53]為實(shí)施方式2的半導(dǎo)體器件的制造工序中的剖面圖。

[圖54]為接著圖53的半導(dǎo)體器件的制造工序中的剖面圖。

[圖55]為接著圖54的半導(dǎo)體器件的制造工序中的剖面圖。

[圖56]為對(duì)圖55的一部分放大表示的剖面圖。

[圖57]為實(shí)施方式2的半導(dǎo)體器件的剖面圖。

[圖58]為實(shí)施方式2的半導(dǎo)體器件的變型例1的制造工序中的剖面圖。

[圖59]為對(duì)圖58的一部分放大表示的剖面圖。

[圖60]為實(shí)施方式2的半導(dǎo)體器件的變型例2的制造工序中的剖面圖。

[圖61]為對(duì)圖60的一部分放大表示的剖面圖。

[圖62]為比較例的半導(dǎo)體器件的制造工序中的剖面圖。

[圖63]為接著圖62的半導(dǎo)體器件的制造工序中的剖面圖。

[圖64]為接著圖63的半導(dǎo)體器件的制造工序中的剖面圖。

[圖65]為接著圖64的半導(dǎo)體器件的制造工序中的剖面圖。

[圖66]為接著圖65的半導(dǎo)體器件的制造工序中的剖面圖。

[圖67]為接著圖66的半導(dǎo)體器件的制造工序中的剖面圖。

[圖68]為比較例的半導(dǎo)體器件的制造工序中的剖面圖。

[附圖標(biāo)記說明]

cg為控制柵電極

df1至df4為擴(kuò)散層

ex1至ex4為擴(kuò)展區(qū)域

g1至g3為柵電極

gf1至gf4為柵極絕緣膜

hm為存儲(chǔ)器單元區(qū)域

ln、lp為邏輯電路區(qū)域

mc為存儲(chǔ)器單元

mg為存儲(chǔ)器柵電極

nt1至nt8、nta為氮化硅膜

onono膜

ox1至ox6、oxa為氧化硅膜

os1至os4為偏置隔離膜

q2、q3為misfet

sb半導(dǎo)體襯底

sw1至sw4、swa、swb為側(cè)壁

具體實(shí)施方式

以下，基于附圖對(duì)實(shí)施方式進(jìn)行詳細(xì)說明。需要說明的是，在用于說明實(shí)施方式的所有圖中，對(duì)具有同一功能的部件標(biāo)注同一標(biāo)號(hào)，并省略其重復(fù)的說明。另外，在以下的實(shí)施方式中，除了特別必要的情況以外，原則上不重復(fù)對(duì)同一或同樣部分的說明。

(實(shí)施方式1)

本實(shí)施方式的半導(dǎo)體器件為具有非易失性存儲(chǔ)器(非易失性存儲(chǔ)元件，閃速存儲(chǔ)器，非易失性半導(dǎo)體存儲(chǔ)器件)的半導(dǎo)體器件。本實(shí)施方式及以下的實(shí)施方式中，關(guān)于非易失性存儲(chǔ)器，基本上對(duì)以n溝道型misfet為基礎(chǔ)的存儲(chǔ)器單元進(jìn)行說明。

另外，本實(shí)施方式及以下的實(shí)施方式的存儲(chǔ)器單元的極性(寫入·擦除·讀出時(shí)的施加電壓的極性、載流子的極性)為用于說明以n溝道型misfet為基礎(chǔ)的存儲(chǔ)器單元的情況下的工作的極性，在以p溝道型misfet為基礎(chǔ)的情況下，通過對(duì)施加電位、載流子的導(dǎo)電型等所有的極性進(jìn)行反轉(zhuǎn)，原理上可以得到相同的工作。

＜關(guān)于本實(shí)施方式的半導(dǎo)體器件的制造工序＞

以下，使用圖1至圖28對(duì)本實(shí)施方式的半導(dǎo)體器件的制造方法進(jìn)行說明。圖1至圖28為本實(shí)施方式的半導(dǎo)體器件的制造工序中的剖面圖。圖1至圖4、圖6至圖19中，自圖的左側(cè)向右側(cè)，依次表示邏輯電路區(qū)域lp、邏輯電路區(qū)域ln、i/o區(qū)域hv及存儲(chǔ)器單元區(qū)域hm的剖面圖。上述這些區(qū)域在圖中以虛線區(qū)分，各區(qū)域彼此隔開。邏輯電路區(qū)域lp、ln、i/o區(qū)域hv及存儲(chǔ)器單元區(qū)域hm均存在于相同半導(dǎo)體襯底的主表面，在沿著該主表面的方向彼此并列。圖5為對(duì)圖4的一部分放大表示的剖面圖。

邏輯電路區(qū)域lp、ln及i/o區(qū)域hv為構(gòu)成外圍電路區(qū)域的區(qū)域。所謂外圍電路，是指非易失性存儲(chǔ)器以外的電路。關(guān)于外圍電路，例如在存儲(chǔ)器模塊內(nèi)，為控制電路、讀出放大器、列解碼器、行解碼器、與模塊外的輸入輸出電路或電源電路等，在存儲(chǔ)器模塊外，為cpu等的處理器、各種模擬電路、sram(staticrandomaccessmemory)存儲(chǔ)器模塊、或外部輸入輸出電路等。

邏輯電路區(qū)域lp為設(shè)置構(gòu)成控制電路等的低耐壓的p溝道型misfet的區(qū)域。邏輯電路區(qū)域ln為設(shè)置構(gòu)成控制電路等的低耐壓的n溝道型misfet的區(qū)域。i/o區(qū)域hv為這樣的區(qū)域，該區(qū)域中設(shè)置了構(gòu)成與半導(dǎo)體芯片外的器件進(jìn)行輸入輸出的電路或電源電路等的高耐壓的p溝道型misfet。這里，對(duì)在i/o區(qū)域hv中形成p溝道型misfet進(jìn)行說明，但也可以在i/o區(qū)域hv形成n溝道型misfet。

存儲(chǔ)器單元區(qū)域hm為形成分裂柵型的monos(metaloxidenitrideoxidesemiconductor)存儲(chǔ)器的區(qū)域。monos存儲(chǔ)器為能夠以電的方式寫入·擦除的非易失性半導(dǎo)體存儲(chǔ)器件，并且具有由彼此共有源漏區(qū)域的2個(gè)misfet形成的存儲(chǔ)器單元。monos存儲(chǔ)器為這樣的存儲(chǔ)器，在misfet的柵電極下具有陷阱(trap)性絕緣膜(日文：トラップ性絶縁膜)，以陷阱性絕緣膜的電荷存儲(chǔ)狀態(tài)為存儲(chǔ)信息，將此作為晶體管的閾值而讀出。所謂陷阱性絕緣膜，是指能夠存儲(chǔ)電荷的絕緣膜(以下，稱為電荷存儲(chǔ)膜)，作為一個(gè)例子，可舉出氮化硅膜等。通過向這種電荷存儲(chǔ)區(qū)域注入·放出電荷，使misfet的閾值偏移從而作為存儲(chǔ)元件而工作。

在邏輯電路區(qū)域lp、ln形成的misfet為以比在i/o區(qū)域hv及存儲(chǔ)器單元區(qū)域hm所形成的misfet的電壓低的電壓來驅(qū)動(dòng)的低耐壓misfet。

作為例如邏輯電路區(qū)域lp、ln的柵電極的形成方法，有在襯底上形成虛擬柵電極之后，將該虛擬柵電極置換為金屬柵電極等，即所謂的后柵極工藝的方法。與此相對(duì)，這里，不設(shè)置虛擬柵電極而首先形成金屬柵電極，對(duì)使用所謂的先柵極工藝的情況進(jìn)行說明。需要說明的是，對(duì)于后柵極工藝，在本實(shí)施方式的變型例1、2中進(jìn)行說明。另外，這里，對(duì)形成偏置隔離膜的第一方法進(jìn)行說明。

在本實(shí)施方式的半導(dǎo)體器件的制造工序中，首先，如圖1所示，準(zhǔn)備具有邏輯電路區(qū)域lp、ln、i/o區(qū)域hv及存儲(chǔ)器單元區(qū)域hm的半導(dǎo)體襯底sb。半導(dǎo)體襯底sb為例如單晶硅襯底。接下來，形成分別將邏輯電路區(qū)域lp、邏輯電路區(qū)域ln、i/o區(qū)域hv及存儲(chǔ)器單元區(qū)域hm的各自進(jìn)行分離的元件分離區(qū)域ei。元件分離區(qū)域ei由埋入到在半導(dǎo)體襯底sb的主表面形成的槽內(nèi)的絕緣膜形成，并且具有例如sti(shallowtrenchisolation)結(jié)構(gòu)或locos(localoxidationofsilicon)結(jié)構(gòu)。

接下來，使用光刻技術(shù)及離子注入法，在半導(dǎo)體襯底sb的主表面形成阱nw1、pw1、nw2及pw2。阱nw1通過在邏輯電路區(qū)域lp的半導(dǎo)體襯底sb的主表面摻入n型的雜質(zhì)(例如p(磷)或as(砷))從而形成。阱pw1通過在邏輯電路區(qū)域ln的半導(dǎo)體襯底sb的主表面摻入p型的雜質(zhì)(例如b(硼))從而形成。阱nw2通過在i/o區(qū)域hv的半導(dǎo)體襯底sb的主表面摻入n型的雜質(zhì)(例如p(磷)或as(砷))從而形成。阱pw2通過在存儲(chǔ)器單元區(qū)域hm的半導(dǎo)體襯底sb的主表面摻入p型的雜質(zhì)(例如b(硼))從而形成。

下面，如圖2所示，在邏輯電路區(qū)域lp、ln及存儲(chǔ)器單元區(qū)域hm的半導(dǎo)體襯底sb的主表面上形成絕緣膜if1，在i/o區(qū)域hv的半導(dǎo)體襯底sb的主表面上形成絕緣膜if2。絕緣膜if2與絕緣膜if1相比，膜厚更大。像這樣，當(dāng)形成具有2種膜厚的絕緣膜的情況下，例如，使用以下的方法。即，在半導(dǎo)體襯底sb上，利用cvd(chemicalvapordeposition)法形成由氧化硅膜形成的厚絕緣膜if2之后，通過利用光刻技術(shù)及蝕刻法的圖案化將i/o區(qū)域hv以外的絕緣膜if2除去。之后，例如，利用熱氧化法，在邏輯電路區(qū)域lp、ln及存儲(chǔ)器單元區(qū)域hm的半導(dǎo)體襯底sb的主表面上形成由氧化硅膜形成的絕緣膜if1。

需要說明的是，這里，對(duì)在存儲(chǔ)器單元區(qū)域hm形成與邏輯電路區(qū)域lp、ln的絕緣膜if1的膜厚相同的絕緣膜if1進(jìn)行了說明，但也可以在存儲(chǔ)器單元區(qū)域hm的半導(dǎo)體襯底sb的主表面上形成與邏輯電路區(qū)域lp、ln的絕緣膜if1膜厚不同的絕緣膜。

接下來，半導(dǎo)體襯底sb的主表面上利用例如cvd法依次形成多晶硅膜ps1及絕緣膜if3。絕緣膜if3由例如氮化硅膜形成。

下面，如圖3所示，利用光刻技術(shù)及干式蝕刻法，對(duì)i/o區(qū)域hv及存儲(chǔ)器單元區(qū)域hm的絕緣膜if3、多晶硅膜ps1、絕緣膜if1及if2進(jìn)行圖案化。由此，在i/o區(qū)域hv形成由絕緣膜if2形成的柵極絕緣膜gf3，和在其上的由多晶硅膜ps1形成的柵電極g3，并且在存儲(chǔ)器單元區(qū)域hm形成由絕緣膜if1形成的柵極絕緣膜gf4，和在其上的由多晶硅膜ps1形成的控制柵電極cg。柵電極g3及控制柵電極cg各自的上表面分別被絕緣膜if3覆蓋。這里，不在邏輯電路區(qū)域lp、ln進(jìn)行圖案化。

下面，如圖4所示，在半導(dǎo)體襯底sb的主表面上利用例如cvd法形成ono(oxidenitrideoxide)膜on及多晶硅膜ps2。如圖5所示，ono膜on由自半導(dǎo)體襯底sb的主表面?zhèn)纫来螌盈B的氧化硅膜(底部氧化膜)ox1、氮化硅膜(電荷存儲(chǔ)膜)nt1及氧化硅膜(頂部氧化膜)ox2形成。氧化硅膜ox1利用例如熱氧化法形成，氮化硅膜nt1及氧化硅膜ox2利用例如cvd法形成。圖4及圖6至圖28中，ono膜on以一個(gè)膜的方式進(jìn)行了圖示，但實(shí)際的ono膜on具有如圖5所示那樣的層疊結(jié)構(gòu)。

下面，如圖6所示，通過進(jìn)行回蝕刻(etchback)(各向異性蝕刻)，將多晶硅膜ps2的一部分除去，從而使ono膜on的上表面露出。由此，多晶硅膜ps2隔著ono膜on以分別覆蓋柵電極g3兩側(cè)的側(cè)壁、及控制柵電極cg兩側(cè)的側(cè)壁的方式保留為側(cè)壁狀。需要說明的是，覆蓋控制柵電極cg的一個(gè)側(cè)壁的多晶硅膜ps2構(gòu)成存儲(chǔ)器柵電極mg。

下面，如圖7所示，利用光刻技術(shù)及干式蝕刻法，保留覆蓋控制柵電極cg的一個(gè)側(cè)壁的多晶硅膜ps2即存儲(chǔ)器柵電極mg，將其他的多晶硅膜ps2除去。接下來，以存儲(chǔ)器柵電極mg為掩膜進(jìn)行蝕刻，由此將從存儲(chǔ)器柵電極mg露出的ono膜on除去。由此，半導(dǎo)體襯底sb的主表面及絕緣膜if3的表面露出。

下面，如圖8所示，利用例如cvd法在半導(dǎo)體襯底sb的主表面上形成由氧化硅膜形成的層間絕緣膜il1之后，利用cmp(chemicalmechanicalpolishing)法對(duì)層間絕緣膜il1的上表面進(jìn)行研磨，由此使絕緣膜if3的上表面露出。

下面，如圖9所示，利用例如cvd法在半導(dǎo)體襯底sb的主表面上形成絕緣膜if4之后，利用光刻技術(shù)及蝕刻法，將邏輯電路區(qū)域lp、ln的絕緣膜if4除去。此時(shí)，i/o區(qū)域hv及存儲(chǔ)器單元區(qū)域hm的層間絕緣膜il1及絕緣膜if3呈被絕緣膜if4覆蓋的狀態(tài)。絕緣膜if4由與作為覆蓋(cap)絕緣層的絕緣膜if3不同的材料形成，例如由氧化硅形成。

下面，如圖10所示，通過以絕緣膜if4為掩膜進(jìn)行蝕刻，將邏輯電路區(qū)域lp、ln的絕緣膜if3除去，之后將邏輯電路區(qū)域lp、ln的多晶硅膜ps1及絕緣膜if1除去。需要說明的是，也可以不除去該絕緣膜if1而保留。當(dāng)這樣除去邏輯電路區(qū)域lp、ln的絕緣膜if3、多晶硅膜ps1及絕緣膜if1時(shí)，i/o區(qū)域hv及存儲(chǔ)器單元區(qū)域hm的絕緣膜if3、柵電極g3、控制柵電極cg及存儲(chǔ)器柵電極mg等由于被絕緣膜if4保護(hù)，因此沒有被除去。

下面，如圖11所示，將i/o區(qū)域hv及存儲(chǔ)器單元區(qū)域hm的絕緣膜if4除去。接下來，在半導(dǎo)體襯底sb的主表面上依次形成絕緣膜hk、金屬膜mf及多晶硅膜ps3。需要說明的是，當(dāng)在使用圖10進(jìn)行說明的工序中將絕緣膜if1除去時(shí)，可以利用氧化法或cvd法等在半導(dǎo)體襯底sb上形成由例如氧化硅膜形成的絕緣膜，再依次形成絕緣膜hk、金屬膜mf及多晶硅膜ps3。

絕緣膜hk為介電常數(shù)(相對(duì)介電常數(shù))比氮化硅的介電常數(shù)(相對(duì)介電常數(shù))還高的絕緣材料膜，即所謂的high-k膜(高介電常數(shù)膜)。作為絕緣膜hk，可使用氧化鉿膜、氧化鋯膜、氧化鋁膜、氧化鉭膜或氧化鑭膜等金屬氧化物膜。另外，上述這些金屬氧化物膜可進(jìn)一步含有氮(n)及硅(si)中的一方或雙方。在作為柵極絕緣膜使用了高介電常數(shù)膜(這里為絕緣膜hk)的情況下，與使用氧化硅膜的情況相比，因?yàn)槟軌蛟黾訓(xùn)艠O絕緣膜的物理膜厚，因此可獲得降低漏電流的優(yōu)點(diǎn)。絕緣膜hk及多晶硅膜ps3可利用例如cvd而形成。

作為金屬膜mf，可使用例如氮化鈦(tin)膜、氮化鉭(tan)膜、氮化鎢(wn)膜、氮化鈦(tic)膜、碳化鉭(tac)膜、碳化鎢(wc)膜、氮碳化鉭(tacn)膜、鈦(ti)膜、鉭(ta)膜或鈦鋁(tial)膜等金屬膜。需要說明的是，這里所謂金屬膜，是指呈現(xiàn)金屬傳導(dǎo)的導(dǎo)電膜，不僅是單質(zhì)金屬膜(純金屬膜)或合金膜，還包括呈現(xiàn)金屬傳導(dǎo)的金屬化合物膜(氮化金屬膜或碳化金屬膜等)。

金屬膜mf可利用例如濺射法等形成。金屬膜mf也可以具有由上述各種材料的金屬膜之中的不同材料形成的多個(gè)金屬膜層疊而成的構(gòu)成。例如，金屬膜mf也可以是在氮化鈦膜上層疊有鈦膜的層疊膜。

金屬膜mf構(gòu)成后續(xù)形成的低耐壓misfet的柵電極，以下，將包含金屬膜mf的柵電極稱為金屬柵電極。關(guān)于使用金屬柵電極的misfet，能夠獲得抑制柵電極的耗盡現(xiàn)象、消除寄生電容的優(yōu)點(diǎn)。另外，還可以實(shí)現(xiàn)misfet元件的小型化(柵極絕緣膜的薄膜化)。

下面，如圖12所示，利用光刻技術(shù)及干式蝕刻法，可以對(duì)多晶硅膜ps3、金屬膜mf及絕緣膜hk進(jìn)行圖案化。由此，在邏輯電路區(qū)域lp形成由絕緣膜hk形成的柵極絕緣膜gf1，和在其上的由多晶硅膜ps3及金屬膜mf形成的金屬柵電極即柵電極g1，在邏輯電路區(qū)域ln形成由絕緣膜hk形成的柵極絕緣膜gf2，和在其上的由多晶硅膜ps3及金屬膜mf形成的金屬柵電極即柵電極g2。另外，在i/o區(qū)域hv及存儲(chǔ)器單元區(qū)域hm，除去了多晶硅膜ps3、金屬膜mf及絕緣膜hk，層間絕緣膜il1及絕緣膜if3的各自的上表面分別露出。

接下來，將i/o區(qū)域hv及存儲(chǔ)器單元區(qū)域hm的層間絕緣膜il1利用濕式蝕刻法除去。通過以上方式，形成利用先柵極工藝的金屬柵電極及由其他多晶硅膜形成的柵電極。以下，使用圖13至圖19，對(duì)形成偏置隔離膜(offsetspacer)的第一方法進(jìn)行說明。

下面，如圖13所示，在半導(dǎo)體襯底sb的主表面上形成覆蓋i/o區(qū)域hv以外的光致抗蝕膜pr1之后，以光致抗蝕膜pr1及絕緣膜if3為掩膜進(jìn)行離子注入，從而在i/o區(qū)域hv的半導(dǎo)體襯底sb的主表面上形成一對(duì)擴(kuò)展區(qū)域ex3。擴(kuò)展區(qū)域ex3為在柵電極g3的橫向上的兩側(cè)的半導(dǎo)體襯底sb的主表面以較低濃度摻入p型雜質(zhì)(例如b(硼))從而形成的p型半導(dǎo)體區(qū)域。

下面，如圖14所示，在除去光致抗蝕膜pr1之后，在半導(dǎo)體襯底sb的主表面上形成覆蓋存儲(chǔ)器單元區(qū)域hm以外的光致抗蝕膜pr2，之后，以光致抗蝕膜pr2、存儲(chǔ)器柵電極mg、ono膜on及絕緣膜if3為掩膜進(jìn)行離子注入，由此在存儲(chǔ)器單元區(qū)域hm的半導(dǎo)體襯底sb的主表面形成一對(duì)擴(kuò)展區(qū)域ex4。擴(kuò)展區(qū)域ex4為在由控制柵電極cg、存儲(chǔ)器柵電極mg及ono膜on形成的膜的圖案的兩側(cè)的半導(dǎo)體襯底sb的主表面上、以較低的濃度摻入n型雜質(zhì)(例如p(磷)或as(砷))從而形成的n型半導(dǎo)體區(qū)域。

下面，如圖15所示，除去光致抗蝕膜pr2之后，在半導(dǎo)體襯底sb的主表面上利用例如cvd法形成氧化硅膜ox3。由此，半導(dǎo)體襯底sb的主表面、和柵電極g1至g3的側(cè)壁及上表面被氧化硅膜ox3覆蓋。另外，由控制柵電極cg、存儲(chǔ)器柵電極mg及ono膜on形成的圖案的側(cè)壁及上表面也被氧化硅膜ox3覆蓋。氧化硅膜ox3的膜厚為例如5nm。需要說明的是，本申請(qǐng)所說的膜厚是指相對(duì)于成膜后的膜的基底的面而言垂直的方向上的該膜的長(zhǎng)度。因而，例如，柵電極g3的側(cè)壁沿相對(duì)于半導(dǎo)體襯底sb的主表面垂直的方向形成，并且覆蓋該側(cè)壁的氧化硅膜ox3的膜厚是指相對(duì)于該側(cè)壁垂直的方向上的氧化硅膜ox3的長(zhǎng)度。

下面，如圖16所示，在形成覆蓋邏輯電路區(qū)域ln以外的光致抗蝕膜pr3之后，以光致抗蝕膜pr3及多晶硅膜ps3為掩膜進(jìn)行離子注入，由此在邏輯電路區(qū)域ln的半導(dǎo)體襯底sb的主表面形成一對(duì)擴(kuò)展區(qū)域ex2。擴(kuò)展區(qū)域ex2為在柵電極g2的橫向上的兩側(cè)的半導(dǎo)體襯底sb的主表面上以較低的濃度摻入n型雜質(zhì)(例如p(磷)或as(砷))從而形成的n型半導(dǎo)體區(qū)域。通過該離子注入，雜質(zhì)離子穿過氧化硅膜ox3而摻入半導(dǎo)體襯底sb的主表面。

下面，如圖17所示，在除去光致抗蝕膜pr3之后，在半導(dǎo)體襯底sb的主表面上利用例如cvd法形成氮化硅膜nt2。由此，氧化硅膜ox3的表面被氮化硅膜nt2覆蓋。氮化硅膜nt2的膜厚為例如5nm。接下來，通過利用干式蝕刻法選擇性地進(jìn)行回蝕刻，將氮化硅膜nt2的一部分除去，由此使氧化硅膜ox3的一部分的表面露出。此時(shí)，由于氧化硅膜ox3可用作蝕刻阻擋膜，因此能夠?qū)崿F(xiàn)高精度的蝕刻。

氮化硅膜nt2以將柵電極g1至g3的各自的側(cè)壁、控制柵電極cg的一個(gè)側(cè)壁及存儲(chǔ)器柵電極mg的一個(gè)側(cè)壁分別覆蓋的方式保留為側(cè)壁狀。由此，形成由氧化硅膜ox3及氮化硅膜nt2形成的偏置隔離膜os1。

下面，如圖18所示，形成覆蓋邏輯電路區(qū)域lp以外的光致抗蝕膜pr4之后，以光致抗蝕膜pr4及多晶硅膜ps3為掩膜進(jìn)行離子注入，由此在邏輯電路區(qū)域lp的半導(dǎo)體襯底sb的主表面形成一對(duì)擴(kuò)展區(qū)域ex1。擴(kuò)展區(qū)域ex1為在柵電極g1的橫向上的兩側(cè)的半導(dǎo)體襯底sb的主表面以較低濃度摻入p型雜質(zhì)(例如b(硼))從而形成的p型半導(dǎo)體區(qū)域。通過該離子注入，雜質(zhì)離子穿過氧化硅膜ox3從而摻入半導(dǎo)體襯底sb的主表面。

下面，如圖19所示，除去光致抗蝕膜pr4。

以下，使用圖20至圖24，對(duì)本實(shí)施方式的主要特征之一的側(cè)壁的形成方法進(jìn)行說明。在圖20至圖28及之后的說明中所用的圖29中，省略了沿各柵電極的上表面及半導(dǎo)體襯底sb的主表面所形成的上述氧化硅膜ox3的圖示。另外，圖20至圖28中，為了使圖便于理解，將偏置隔離膜os1以1個(gè)膜的方式表示。即，對(duì)構(gòu)成偏置隔離膜os1的氧化硅膜ox3和氮化硅膜nt2不做區(qū)別。

另外，圖20至圖29中，將邏輯電路區(qū)域lp及i/o區(qū)域hv中的制造工序的說明省略，而僅將邏輯電路區(qū)域ln及存儲(chǔ)器單元區(qū)域hm進(jìn)行圖示。邏輯電路區(qū)域lp中的制造工序按與邏輯電路區(qū)域ln同樣的方式進(jìn)行，i/o區(qū)域hv中的制造工序按與存儲(chǔ)器單元區(qū)域hm同樣的方式進(jìn)行。但是，在邏輯電路區(qū)域lp及i/o區(qū)域hv的制造工序中，對(duì)于為了形成構(gòu)成源漏區(qū)域的擴(kuò)散層而進(jìn)行的離子注入工序而言，與邏輯電路區(qū)域ln及存儲(chǔ)器單元區(qū)域hm不同，注入p型雜質(zhì)。另外，圖20至圖28中，示出了在邏輯電路區(qū)域ln并排2個(gè)misfet而形成的情況下的剖面圖。

下面，如圖20所示，在半導(dǎo)體襯底sb的主表面上，利用例如cvd法依次形成氮化硅膜nt3及氧化硅膜ox4。這里，當(dāng)忽略偏置隔離膜os1的膜厚的情況下，在邏輯電路區(qū)域ln中，相鄰的柵電極g2彼此之間的距離為例如90nm。當(dāng)考慮偏置隔離膜os1的膜厚的情況下，將相鄰的柵電極g2的相對(duì)的側(cè)壁分別覆蓋的偏置隔離膜os1彼此之間的距離為90nm。

上述這些情況下，為了防止在后續(xù)進(jìn)行的氮化硅膜nt3及氧化硅膜ox4的除去工序中發(fā)生不良，需要防止相鄰的柵電極g2彼此之間完全埋入氮化硅膜nt3及氧化硅膜ox4中。即，由氮化硅膜nt3及氧化硅膜ox4形成的層疊膜的膜厚應(yīng)當(dāng)小于90nm的一半的值。這里，相鄰的柵電極g2的相互間的距離大于氮化硅膜nt3及氧化硅膜ox4的合計(jì)膜厚的2倍。因而，若將氮化硅膜nt3的膜厚設(shè)為a、將氧化硅膜ox4的膜厚設(shè)為b，則a+b＜45(nm)。換言之，2a+2b＜90(nm)。

這里，氮化硅膜nt3的膜厚a為例如15nm，氧化硅膜ox4的膜厚b為例如20nm。氮化硅膜nt3的膜厚b由于需要具有在將氧化硅膜ox4加工為側(cè)壁狀之后的回蝕刻工序(參照?qǐng)D21)中、不露出半導(dǎo)體襯底sb的主表面的程度的大小，因此需要具有例如10nm以上的大小。

需要說明的是，包含彼此鄰接的控制柵電極cg及存儲(chǔ)器柵電極mg的圖案在存儲(chǔ)器單元區(qū)域hm中形成有多個(gè)，但上述圖案彼此之間的距離大于90nm。因此，當(dāng)邏輯電路區(qū)域ln的柵電極g2間沒有被氮化硅膜nt3及氧化硅膜ox4完全埋入的情況下，上述圖案彼此之間也沒有完全埋入。另外，這里所說的完全埋入是指分別沿2個(gè)柵電極的相對(duì)的側(cè)壁的各自所形成的膜彼此相互接觸。

下面，如圖21所示，通過利用干式蝕刻法而選擇性地進(jìn)行回蝕刻，從而除去氧化硅膜ox4的一部分，由此使氮化硅膜nt3的上表面露出。此時(shí)，氮化硅膜nt3作為蝕刻阻擋膜而發(fā)揮作用。通過該回蝕刻工序，氧化硅膜ox4保留為側(cè)壁狀。

下面，如圖22所示，在形成覆蓋存儲(chǔ)器單元區(qū)域hm、而露出邏輯電路區(qū)域ln的光致抗蝕膜pr5之后，利用濕式蝕刻除去邏輯電路區(qū)域ln的氧化硅膜ox4。

下面，如圖23所示，在除去光致抗蝕膜pr5之后，在半導(dǎo)體襯底sb的主表面上利用例如cvd法形成氧化硅膜ox5。這里，將氧化硅膜ox5的膜厚設(shè)為c。氧化硅膜ox5的膜厚c為例如11nm。因而，柵電極g2彼此之間不會(huì)被氮化硅膜nt3及氧化硅膜ox5完全埋入。氧化硅膜ox5在邏輯電路區(qū)域ln中覆蓋柵電極g2及氮化硅膜nt3，在存儲(chǔ)器單元區(qū)域hm中，覆蓋控制柵電極cg、存儲(chǔ)器柵電極mg、氮化硅膜nt3及氧化硅膜ox4。另外，氧化硅膜ox5覆蓋半導(dǎo)體襯底sb的主表面。

下面，如圖24所示，通過利用干式蝕刻法進(jìn)行回蝕刻從而將氧化硅膜ox5的一部分除去，之后，除去從氧化硅膜ox4、ox5露出的部分的氮化硅膜nt3。由此，在邏輯電路區(qū)域ln中，在柵電極g2的側(cè)壁隔著偏置隔離膜os1而形成側(cè)壁sw1。側(cè)壁sw1由氮化硅膜nt3及氧化硅膜ox5形成。另外，在存儲(chǔ)器單元區(qū)域hm中，在包括彼此鄰接的控制柵電極cg及存儲(chǔ)器柵電極mg圖案的側(cè)壁隔著偏置隔離膜os1形成側(cè)壁sw2。側(cè)壁sw2由氮化硅膜nt3、氧化硅膜ox4及ox5形成。

側(cè)壁sw1的膜厚、即沿半導(dǎo)體襯底sb的主表面的方向上的寬度的大小為將氮化硅膜nt3的膜厚a及氧化硅膜ox5的膜厚c相加而得的26nm。與此相對(duì)，側(cè)壁sw2的膜厚、即沿半導(dǎo)體襯底sb的主表面的方向上的寬度的大小為將氮化硅膜nt3的膜厚a、氧化硅膜ox4的膜厚b及氧化硅膜ox5的膜厚c相加而得的46nm。

因而，側(cè)壁sw2的寬度(膜厚)大于側(cè)壁sw1的寬度(膜厚)。本實(shí)施方式的主要特征之一為像上述那樣分別制作具有不同膜厚的多個(gè)側(cè)壁sw1、sw2。另外，本實(shí)施方式的主要特征的另一個(gè)在于側(cè)壁sw2的寬度的大小為相鄰的柵電極g2彼此之間的距離的二分之一以上。需要說明的是，即便形成寬度為46nm的側(cè)壁sw2，存儲(chǔ)器單元區(qū)域hm的多個(gè)上述圖案彼此之間也不會(huì)被完全埋入。需要說明的是，本申請(qǐng)所說的寬度均是指沿半導(dǎo)體襯底sb的主表面的方向上的長(zhǎng)度。

控制柵電極cg的一個(gè)側(cè)壁被側(cè)壁sw2覆蓋，控制柵電極cg的另一個(gè)側(cè)壁隔著存儲(chǔ)器柵電極mg而被側(cè)壁sw2覆蓋。另外，存儲(chǔ)器柵電極mg的一個(gè)側(cè)壁被側(cè)壁sw2覆蓋，且存儲(chǔ)器柵電極mg的另一個(gè)側(cè)壁隔著控制柵電極cg而被側(cè)壁sw2覆蓋。

下面，如圖25所示，通過以側(cè)壁sw1、sw2、偏置隔離膜os1、柵電極g2、絕緣膜if3、ono膜on及存儲(chǔ)器柵電極mg為掩膜進(jìn)行離子注入，從而在邏輯電路區(qū)域ln的半導(dǎo)體襯底sb的主表面形成擴(kuò)散層df2，在存儲(chǔ)器單元區(qū)域hm的半導(dǎo)體襯底sb的主表面形成擴(kuò)散層df4。由此，在邏輯電路區(qū)域ln形成包括柵電極g2、和由擴(kuò)展區(qū)域ex2及擴(kuò)散層df2形成的源漏區(qū)域的misfetq2。另外，在存儲(chǔ)器單元區(qū)域hm形成包括控制柵電極cg、和存儲(chǔ)器柵電極mg、和ono膜on、和由擴(kuò)展區(qū)域ex4及擴(kuò)散層df4形成的源漏區(qū)域的存儲(chǔ)器單元mc。

需要說明的是，這里，對(duì)利用一次離子注入而形成擴(kuò)散層df2、df4的情況進(jìn)行了說明，但也可以利用各自的離子注入工序而分別形成擴(kuò)散層df2和擴(kuò)散層df4，并在上述擴(kuò)散層的雜質(zhì)濃度等方面設(shè)置差異。另外，也可以利用各自的離子注入工序而分別形成在存儲(chǔ)器單元區(qū)域hm形成的源極區(qū)域側(cè)的擴(kuò)散層df4、和漏極區(qū)域側(cè)的擴(kuò)散層df4，并在上述擴(kuò)散層df4的雜質(zhì)濃度等方面設(shè)置差異。

在存儲(chǔ)器單元區(qū)域hm中，源漏區(qū)域和控制柵電極cg構(gòu)成控制晶體管，該源漏區(qū)域和存儲(chǔ)器柵電極mg構(gòu)成存儲(chǔ)器晶體管。存儲(chǔ)器單元mc由該控制晶體管及該存儲(chǔ)器晶體管形成。控制晶體管及存儲(chǔ)器晶體管分別為通過比misfetq2高的電壓來驅(qū)動(dòng)的晶體管。即，misfetq2為低耐壓misfet，控制晶體管及存儲(chǔ)器晶體管分別為高耐壓misfet。需要說明的是，包括在未圖示的i/o區(qū)域hv中形成的柵電極g3(參照?qǐng)D19)的晶體管為通過比misfetq2高的電壓驅(qū)動(dòng)的高耐壓晶體管。

擴(kuò)散層df2為在柵電極g2的橫向上的兩側(cè)的半導(dǎo)體襯底sb的主表面以較高的濃度摻入n型雜質(zhì)(例如p(磷)或as(砷))從而形成的n型半導(dǎo)體區(qū)域。擴(kuò)散層df4為在包括控制柵電極cg及存儲(chǔ)器柵電極mg的上述圖案的橫向上的兩側(cè)的半導(dǎo)體襯底sb的主表面、以較高的濃度摻入n型雜質(zhì)(例如p(磷)或as(砷))從而形成的n型半導(dǎo)體區(qū)域。

擴(kuò)散層df2、df4具有比擴(kuò)展區(qū)域ex2、ex4的雜質(zhì)濃度高的雜質(zhì)濃度。即，由擴(kuò)展區(qū)域ex2及擴(kuò)散層df2形成的源漏區(qū)域、和由擴(kuò)展區(qū)域ex4及擴(kuò)散層df4形成的源漏區(qū)域具有如下結(jié)構(gòu)，該結(jié)構(gòu)為低濃度的半導(dǎo)體區(qū)域和高濃度的半導(dǎo)體區(qū)域鄰接的結(jié)構(gòu)，即ldd(lightlydopeddrain)結(jié)構(gòu)。另外，擴(kuò)散層df2、df4形成為比擴(kuò)展區(qū)域ex2，ex4更深。與擴(kuò)散層df2相比，擴(kuò)展區(qū)域ex2形成在更靠近柵電極g2的正下方的半導(dǎo)體襯底sb的主表面、即更靠近形成有溝道的區(qū)域。需要說明的是，擴(kuò)散層df2、df4也可以形成為比擴(kuò)展區(qū)域ex2、ex4更淺。

下面，如圖26所示，利用周知的硅化物自對(duì)準(zhǔn)(salicide)技術(shù)，在半導(dǎo)體襯底sb的主表面上露出的硅的表面形成硅化物層s1。即，在半導(dǎo)體襯底sb的主表面上利用例如濺射法沉積金屬膜之后，通過熱處理使該金屬膜和上述硅反應(yīng)，從而形成硅化物層s1，接著利用濕式蝕刻除去未反應(yīng)的該金屬膜。由此，形成分別覆蓋擴(kuò)散層df2、df4、和柵電極g2及存儲(chǔ)器柵電極mg各自的上表面的硅化物層s1。需要說明的是，在未圖示的控制柵電極cg的供電部，控制柵電極cg上的絕緣膜if3在該硅化物層s1的形成前被除去，在該供電部中，形成覆蓋控制柵電極cg的上表面的硅化物層s1。

硅化物層s1由例如硅化鈷層、硅化鎳層、或鎳鉑硅化物層等形成。上述金屬膜由鈷(co)膜，鎳(ni)膜，或鎳鉑合金膜形成。

接下來，利用例如cvd法在半導(dǎo)體襯底sb的主表面上依次形成覆蓋misfetq2及存儲(chǔ)器單元mc的蝕刻阻擋膜(未圖示)及層間絕緣膜il2。蝕刻阻擋膜由例如氮化硅膜形成。層間絕緣膜il2由例如氧化硅膜形成，其膜厚比由柵極絕緣膜gf4、控制柵電極cg及絕緣膜if3形成的層疊膜的膜厚大。之后，利用例如cmp法對(duì)層間絕緣膜il2的上表面進(jìn)行平坦化。

下面，如圖27所示，利用光刻技術(shù)及干式蝕刻法，形成貫通層間絕緣膜il2的上表面及下表面之間的多個(gè)接觸孔ch。在接觸孔ch的底部，分別覆蓋各柵電極及各源漏區(qū)域各自的上表面的硅化物層s1的上表面露出。

下面，如圖28所示，形成將接觸孔ch的內(nèi)部埋入的接觸插塞(連接部)cp。之后，雖然省略了圖示，但通過在接觸插塞cp上，形成包括與接觸插塞cp電連接的布線的布線層，從而完成本實(shí)施方式的半導(dǎo)體器件。接觸插塞cp例如主要由鎢(w)膜形成。

在形成接觸插塞cp時(shí)，首先，在例如半導(dǎo)體襯底sb的主表面上，利用例如濺射法依次形成勢(shì)壘導(dǎo)體膜(未圖示)及主導(dǎo)體膜(鎢膜)，從而將接觸孔ch內(nèi)完全埋入。之后，利用cmp法等將層間絕緣膜il2上的多余的勢(shì)壘導(dǎo)體膜及主導(dǎo)體膜除去，從而使層間絕緣膜il2的上表面露出，由此形成由殘留在接觸孔ch內(nèi)的勢(shì)壘導(dǎo)體膜及主導(dǎo)體膜形成的接觸插塞cp。接觸插塞cp隔著硅化物層s1而與各源漏區(qū)域、柵電極g1(未圖示)、柵電極g2、柵電極g3(未圖示)、控制柵電極cg或存儲(chǔ)器柵電極mg電連接。

將對(duì)通過上述制造工序所形成的misfetq2及存儲(chǔ)器單元mc進(jìn)行放大的剖面圖示于圖29。即，圖29為對(duì)圖28的一部分放大而示出的剖面圖。圖29中，具體地示出了ono膜on的層疊結(jié)構(gòu)及偏置隔離膜os1的層疊結(jié)構(gòu)。另外，圖29中，省略硅化物層s1、層間絕緣膜il2及接觸插塞cp的圖示。

如圖29所示，構(gòu)成偏置隔離膜os1的氧化硅膜ox3與構(gòu)成ono膜on的氮化硅膜nt1的側(cè)壁相接。另外，ono膜on介于相鄰的控制柵電極cg及存儲(chǔ)器柵電極mg的相互之間，該ono膜on還介于存儲(chǔ)器柵電極mg和半導(dǎo)體襯底sb之間。即，ono膜on具有l(wèi)字型的剖面形狀，并且自控制柵電極cg和存儲(chǔ)器柵電極mg之間到存儲(chǔ)器柵電極mg與半導(dǎo)體襯底sb之間的范圍連續(xù)形成。

＜關(guān)于非易失性存儲(chǔ)器的工作＞

下面，非易失性存儲(chǔ)器的工作例，參照?qǐng)D30進(jìn)行。

本實(shí)施方式的存儲(chǔ)器單元具有misfet結(jié)構(gòu)，并且是以該misfet的柵電極內(nèi)的陷阱性絕緣膜的電荷存儲(chǔ)狀態(tài)為存儲(chǔ)信息，將此作為晶體管的閾值而讀出的存儲(chǔ)器單元。所謂陷阱性絕緣膜，是指能夠存儲(chǔ)電荷的絕緣膜，作為例子，可舉出氮化硅膜等。通過電荷向這種電荷存儲(chǔ)區(qū)域的注入、自電荷存儲(chǔ)區(qū)域的電荷放出，從而使misfet的閾值偏移，作為存儲(chǔ)元件進(jìn)行工作。作為使用陷阱性絕緣膜的非易失性半導(dǎo)體存儲(chǔ)器件，像本實(shí)施方式的存儲(chǔ)器單元那樣，包括分裂柵型的monos存儲(chǔ)器。

圖30為示出在本實(shí)施方式的“寫入”、“擦除”及“讀出”時(shí)、對(duì)選擇存儲(chǔ)器單元的各部位施加電壓的條件的例子。在圖30的表中記載了：分別在“寫入”、“擦除”及“讀出”時(shí)，對(duì)圖29所示的存儲(chǔ)器單元mc的存儲(chǔ)器柵電極mg施加的電壓vmg，對(duì)源極區(qū)域施加的電壓vs，對(duì)控制柵電極cg施加的電壓vcg，對(duì)漏區(qū)域施加的電壓vd，及對(duì)半導(dǎo)體襯底sb的上表面的阱pw2施加的基極電壓vb。這里所說的選擇存儲(chǔ)器單元，是指作為進(jìn)行“寫入”、”擦除”或“讀出”的對(duì)象而選擇的存儲(chǔ)器單元。

需要說明的是，在圖29所示的非易失性存儲(chǔ)器的例子中，存儲(chǔ)器柵電極mg的右側(cè)的活性區(qū)域?yàn)樵礃O區(qū)域、控制柵電極cg的左側(cè)的活性區(qū)域?yàn)槁O區(qū)域。另外，圖30的表所示的為電壓的施加條件優(yōu)選的例子，并不限于此，可根據(jù)需要進(jìn)行各種變更。另外，本實(shí)施方式中，將向作為存儲(chǔ)器晶體管的ono膜on中的電荷存儲(chǔ)部即氮化硅膜nt1注入電子的注入定義為“寫入”，將空穴(hole：空穴)的注入定義為“擦除”。

另外，在圖30的表中，a欄對(duì)應(yīng)于寫入方法為ssi方式、并且擦除方法為btbt方式的情況，b欄對(duì)應(yīng)于寫入方法為ssi方式、并且擦除方法為fn方式的情況，c欄對(duì)應(yīng)于寫入方法為fn方式、并且擦除方法為btbt方式的情況，d欄對(duì)應(yīng)于寫入方法為fn方式、并且擦除方法為fn方式的情況。

關(guān)于ssi方式，可將其視為通過向氮化硅膜nt1中注入熱電子從而進(jìn)行存儲(chǔ)器單元的寫入的工作法，關(guān)于btbt方式，可將其視為通過向氮化硅膜nt1中注入熱空穴從而進(jìn)行存儲(chǔ)器單元的擦除的工作法，關(guān)于fn方式，可將其視為通過電子或空穴的隧穿而進(jìn)行寫入或擦除的工作法。關(guān)于fn方式，以其他表述的話、關(guān)于fn方式的寫入，可將其視為利用fn隧道效應(yīng)向氮化硅膜nt1中注入電子從而進(jìn)行存儲(chǔ)器單元的寫入的工作方式，關(guān)于fn方式的擦除，可將其視為利用fn隧道效應(yīng)向氮化硅膜nt1中注入空穴從而進(jìn)行存儲(chǔ)器單元的擦除的工作方式。以下，進(jìn)行具體說明。

關(guān)于寫入方式，包括利用被稱為所謂的ssi(sourcesideinjection：源極側(cè)注入)方式的源極側(cè)注入而進(jìn)行熱電子注入從而進(jìn)行寫入的寫入方式(熱電子注入寫入方式)，和利用被稱為所謂的fn方式的fn(fowlernordheim)隧穿而進(jìn)行寫入的寫入方式(隧穿寫入方式)。

關(guān)于ssi方式的寫入，將例如圖30的表的a欄或b欄的“寫入工作電壓”所示的電壓(vmg＝10v、vs＝5v、vcg＝1v、vd＝0.5v、vb＝0v)施加到進(jìn)行寫入的選擇存儲(chǔ)器單元的各部位，通過向選擇存儲(chǔ)器單元的ono膜on中的氮化硅膜nt1中注入電子，由此進(jìn)行寫入。

此時(shí)，熱電子在2個(gè)柵電極(存儲(chǔ)器柵電極mg及控制柵電極cg)間之下的溝道區(qū)域(源、漏間)產(chǎn)生，并且熱電子被注入到存儲(chǔ)器柵電極mg之下的ono膜on中的電荷存儲(chǔ)部即氮化硅膜nt1中。被注入的熱電子(電子)被ono膜on中的氮化硅膜nt1中的陷阱能級(jí)所捕獲，其結(jié)果，存儲(chǔ)器晶體管的閾值電壓上升。即，存儲(chǔ)器晶體管變成寫入狀態(tài)。

關(guān)于fn方式的寫入，將例如圖30的表的c欄或d欄的“寫入工作電壓”所示的電壓(vmg＝－12v、vs＝0v、vcg＝0v、vd＝0v、vb＝0v)施加到進(jìn)行寫入的選擇存儲(chǔ)器單元的各部位，在選擇存儲(chǔ)器單元中，使電子從存儲(chǔ)器柵電極mg進(jìn)行隧穿從而注入ono膜on中的氮化硅膜nt1，由此進(jìn)行寫入。此時(shí)，電子從存儲(chǔ)器柵電極mg通過fn隧穿(fn隧道效應(yīng))從而將氧化硅膜ox2隧穿、由此注入到ono膜on中，被ono膜on中的氮化硅膜nt1中的陷阱能級(jí)所捕獲，其結(jié)果，存儲(chǔ)器晶體管的閾值電壓上升。即，存儲(chǔ)器晶體管變成寫入狀態(tài)。

需要說明的是，在fn方式的寫入中，使電子從半導(dǎo)體襯底sb進(jìn)行隧穿，從而注入ono膜on中的氮化硅膜nt1、由此能夠進(jìn)行寫入，這種情況下，可以將寫入工作電壓設(shè)為將例如圖30的表的c欄或d欄的“寫入工作電壓”的正負(fù)進(jìn)行反轉(zhuǎn)的寫入工作電壓。

關(guān)于擦除方法，包括通過利用被稱為所謂的btbt方式的btbt(band-to-bandtunneling：帶間隧穿現(xiàn)象)的熱空穴注入從而進(jìn)行擦除的擦除方式(熱空穴注入擦除方式)，和利用被稱為所謂的fn方式的fn(fowlernordheim)隧穿進(jìn)行擦除的擦除方式(隧穿擦除方式)。

關(guān)于btbt方式的擦除，通過將利用btbt而產(chǎn)生的空穴(空穴)注入電荷存儲(chǔ)部(ono膜on中的氮化硅膜nt1)，從而進(jìn)行擦除。將例如圖30的表的a欄或c欄的“擦除工作電壓”所示的電壓(vmg＝－6v、vs＝6v、vcg＝0v、vd＝open、vb＝0v)施加到進(jìn)行擦除的選擇存儲(chǔ)器單元的各部位。由此，利用btbt現(xiàn)象產(chǎn)生空穴，并通過電場(chǎng)加速由此向選擇存儲(chǔ)器單元的ono膜on中的氮化硅膜nt1中注入空穴，由此使存儲(chǔ)器晶體管的閾值電壓降低。即，存儲(chǔ)器晶體管變成擦除狀態(tài)。

關(guān)于fn方式的擦除，將例如圖30的表的b欄或d欄的“擦除工作電壓”所示的電壓(vmg＝12v、vs＝0v、vcg＝0v、vd＝0v、vb＝0v)施加到進(jìn)行擦除的選擇存儲(chǔ)器單元的各部位，在選擇存儲(chǔ)器單元中，使空穴從存儲(chǔ)器柵電極mg進(jìn)行隧穿從而注入ono膜on中的氮化硅膜nt1，由此進(jìn)行擦除。此時(shí)，空穴通過fn隧穿(fn隧道效應(yīng))而自存儲(chǔ)器柵電極mg將氧化硅膜ox2隧穿，從而注入ono膜on中，被ono膜on中的氮化硅膜nt1中的陷阱能級(jí)所捕獲，其結(jié)果，存儲(chǔ)器晶體管的閾值電壓降低。即，存儲(chǔ)器晶體管變成擦除狀態(tài)。

需要說明的是，在fn方式的擦除中，也可以使空穴從半導(dǎo)體襯底sb隧穿從而注入ono膜on中的氮化硅膜nt1，由此進(jìn)行擦除，這種情況下，可以將擦除工作電壓設(shè)為將例如圖30的表的b欄或d欄的“擦除工作電壓”的正負(fù)進(jìn)行反轉(zhuǎn)而得到的擦除工作電壓。

在讀出時(shí)，將例如圖30的表的a欄、b欄、c欄或d欄的“讀出工作電壓”所示的電壓施加到進(jìn)行讀出的選擇存儲(chǔ)器單元的各部位。通過將施加到讀出時(shí)的存儲(chǔ)器柵電極mg的電壓vmg設(shè)為在寫入狀態(tài)下的存儲(chǔ)器晶體管的閾值電壓和擦除狀態(tài)下的閾值電壓之間的值，從而可以對(duì)寫入狀態(tài)和擦除狀態(tài)進(jìn)行判別。

＜關(guān)于本實(shí)施方式的效果＞

以下，使用圖62至圖68對(duì)比較例的半導(dǎo)體器件的問題點(diǎn)進(jìn)行說明，使用圖29等對(duì)本實(shí)施方式的半導(dǎo)體器件及其制造方法的效果進(jìn)行說明。圖62至圖68為比較例的半導(dǎo)體器件的制造工序中的剖面圖，并且是與圖20至圖28同樣地示出了邏輯電路區(qū)域ln及存儲(chǔ)器單元mc的剖面圖。

與在i/o區(qū)域或存儲(chǔ)器單元區(qū)域形成的晶體管相比，構(gòu)成邏輯電路的晶體管以較低的電壓驅(qū)動(dòng)，因此不要求高耐壓性能。因此，與在i/o區(qū)域或存儲(chǔ)器單元區(qū)域中所形成的高耐壓晶體管相比，對(duì)于構(gòu)成邏輯電路的低耐壓misfet而言，發(fā)生源漏區(qū)域間的穿通(punchthrough)的可能性低，并且在漏極區(qū)域和柵電極之間的漏電流也難以發(fā)生。因而，對(duì)于低耐壓misfet而言，通過縮小源漏區(qū)域間的間隔，能夠較容易地實(shí)現(xiàn)元件的集成度的提高、低功耗化及高速工作化。

為形成這種低耐壓misfet而將源漏區(qū)域間的距離縮小，有在形成構(gòu)成源漏區(qū)域的擴(kuò)散層時(shí)、減小用作離子注入的掩膜的側(cè)壁的寬度的方法。但是，由于存儲(chǔ)器單元等的高耐壓misfet與低耐壓misfet相比要求高耐壓，因此需要確保增大源漏區(qū)域的間隔，因此需要增大與柵電極(例如，控制柵電極等)鄰接的側(cè)壁的寬度。即，為了實(shí)現(xiàn)高耐壓misfet的充分的耐壓性能，并且使低耐壓misfet的源漏區(qū)域的間隔變窄，需要在半導(dǎo)體襯底上形成具有不同寬度的多種側(cè)壁。以下，對(duì)形成這種側(cè)壁的比較例的半導(dǎo)體器件的制造方法進(jìn)行說明。

首先，如圖62所示，在進(jìn)行與使用圖1至圖12而說明了的工序同樣的工序從而形成各種的柵電極之后，形成覆蓋各種柵電極的側(cè)壁的偏置隔離膜(未圖示)，和半導(dǎo)體襯底sb的主表面的擴(kuò)展區(qū)域ex2及ex4。接下來，利用cvd法等在半導(dǎo)體襯底sb上依次形成氮化硅膜nta及氧化硅膜oxa。這里，邏輯電路區(qū)域ln的柵電極g2彼此之間的距離為例如108至128nm。另外，氮化硅膜nta的膜厚為20nm，氧化硅膜oxa的膜厚為26nm。因而，通過形成氮化硅膜nta及氧化硅膜oxa，柵電極g2彼此之間不會(huì)被完全埋入。

下面，如圖63所示，進(jìn)行回蝕刻從而將氧化硅膜oxa加工為側(cè)壁狀，使氮化硅膜nta的上表面露出。下面，如圖64所示，利用光致抗蝕膜pra覆蓋存儲(chǔ)器單元區(qū)域hm，除去邏輯電路區(qū)域ln的氧化硅膜oxa。下面，如圖65所示，在除去光致抗蝕膜pra之后，通過選擇性地進(jìn)行回蝕刻，除去從氧化硅膜oxa露出的氮化硅膜nta，由此使半導(dǎo)體襯底sb的主表面露出。

由此，在柵電極g2的側(cè)壁形成由氮化硅膜nta形成的側(cè)壁swa、在包括控制柵電極cg、存儲(chǔ)器柵電極mg及ono膜on在內(nèi)的圖案的側(cè)壁形成由氮化硅膜nta及氧化硅膜oxa形成的側(cè)壁swb。側(cè)壁swa的寬度為氮化硅膜nta的寬度即26nm，側(cè)壁swb的寬度為將氮化硅膜nta及氧化硅膜oxa各自的膜厚相加而得的46nm。

由此，可以形成具有2種不同寬度的側(cè)壁swa、swb。圖示中雖然省略了，但之后，以側(cè)壁swa、swb等為掩膜進(jìn)行離子注入，從而形成擴(kuò)散層，由此形成具有柵電極g2的低耐壓misfet，和具有控制柵電極cg及存儲(chǔ)器柵電極mg的存儲(chǔ)器單元。

這里，根據(jù)半導(dǎo)體器件的微細(xì)化的要求等，構(gòu)成邏輯電路的多個(gè)低耐壓misfet的柵電極彼此的間隔具有比i/o區(qū)域或存儲(chǔ)器單元區(qū)域所形成的多個(gè)高耐壓晶體管的柵電極彼此的間隔更縮小的趨勢(shì)。對(duì)于要求這樣的高集成度的低耐壓misfet的柵電極彼此的間隔而言，隨著半導(dǎo)體器件的微細(xì)化，會(huì)變得更小。圖62至圖65中，對(duì)邏輯電路區(qū)域的柵電極彼此的間隔較大的情況進(jìn)行了說明，以下，作為比較例的半導(dǎo)體器件的制造方法，對(duì)在邏輯電路區(qū)域的柵電極彼此的間隔更小的情況下所產(chǎn)生的問題點(diǎn)進(jìn)行說明。這里，邏輯電路區(qū)域的柵電極間的距離為90nm。

這種情況下，如圖66所示，通過進(jìn)行利用圖62而說明了的工序，形成覆蓋柵電極g2、控制柵電極cg及存儲(chǔ)器柵電極mg的氮化硅膜nta及氧化硅膜oxa的話，邏輯電路區(qū)域ln的柵電極g2彼此之間完全被氮化硅膜nta及氧化硅膜oxa埋入。即，氮化硅膜nta及氧化硅膜oxa的合計(jì)膜厚為46nm，柵電極g2間的距離為90nm，因此沿相對(duì)的柵電極g2的側(cè)壁各自而分別形成的氧化硅膜oxa彼此接觸。

下面，如圖67所示，通過進(jìn)行與使用圖63而說明了的工序同樣的工序，將氧化硅膜oxa進(jìn)行回蝕刻。接下來，利用光致抗蝕膜pra覆蓋存儲(chǔ)器單元區(qū)域hm。

下面，如圖68所示，通過進(jìn)行與使用圖64而說明了的工序同樣的工序，以光致抗蝕膜pra為掩膜進(jìn)行蝕刻，從而除去邏輯電路區(qū)域ln的氧化硅膜oxa。但是，對(duì)于柵電極g2間埋入的氧化硅膜oxa，以除去未將柵電極g2間埋入的側(cè)壁狀的氧化硅膜oxa這樣的大小的蝕刻量下，不能將柵電極g2間埋入的氧化硅膜oxa除去，而有可能殘留在柵電極g2彼此之間。

這種情況下，在其后，即便進(jìn)行使用圖65而說明了的氮化硅膜nta的除去工序，也不能除去殘留在柵電極g2間的氧化硅膜oxa之下的氮化硅膜nta，在其后的離子注入工序中，不能在柵電極g2間的半導(dǎo)體襯底sb的主表面上形成所要求的擴(kuò)散層。因而，產(chǎn)生半導(dǎo)體器件的可靠性降低的問題。

另外，若為了通過蝕刻而完全除去圖68所示的柵電極g2間的氧化硅膜oxa而增加蝕刻量，則未埋入柵電極g2間的氧化硅膜oxa所覆蓋的氮化硅膜nta由于該蝕刻而被過度蝕刻，柵電極g2的側(cè)壁的一部分的氮化硅膜nta的膜厚變小。因而，在柵電極g2兩側(cè)分別形成的側(cè)壁的寬度方面產(chǎn)生偏差，產(chǎn)生半導(dǎo)體器件的可靠性降低的問題。

另外，若為了通過蝕刻而完全除去圖68所示的柵電極g2間的氧化硅膜oxa而增加蝕刻量，則未埋入柵電極g2間的氧化硅膜oxa所覆蓋的氮化硅膜nta由于該蝕刻而被過度蝕刻，半導(dǎo)體襯底sb的主表面有時(shí)露出。之后，若進(jìn)行使用圖65而說明了的氮化硅膜nta的除去工序，則露出著的半導(dǎo)體襯底sb的主表面后退，另外，該主表面受到損傷。若半導(dǎo)體襯底sb的主表面后退，易于發(fā)生源漏區(qū)域間的穿通，會(huì)產(chǎn)生misfet的耐壓降低的問題。

這種問題的產(chǎn)生是由于、僅利用使用圖62而說明了的工序中形成的氮化硅膜nta及氧化硅膜oxa而形成高耐壓misfet的側(cè)壁swb(參照?qǐng)D65)。需要說明的是，偏置隔離膜(未圖示)的膜厚(寬度)對(duì)于上述柵電極g2間被埋入的問題而言，小至可以忽略的程度。

這里，本實(shí)施方式中，在使用圖20而說明了的工序中形成氮化硅膜nt3及氧化硅膜ox4之后，將邏輯電路區(qū)域ln的氧化硅膜ox4除去，從而形成包括其后形成的氧化硅膜ox5(參照?qǐng)D23)、氧化硅膜ox4和氮化硅膜nt3在內(nèi)的側(cè)壁sw2(參照?qǐng)D24)。因此，在相鄰的柵電極g2彼此之間，氧化硅膜ox4、ox5及氮化硅膜nt3沒有同時(shí)形成。即，合計(jì)膜厚(a+b+c)為46nm的絕緣膜在柵電極g2間的寬度90nm的區(qū)域中沒有在一個(gè)時(shí)間形成。因而，能夠防止如圖68所示的比較例那樣產(chǎn)生不能適當(dāng)除去柵電極g2彼此之間的絕緣膜的問題。

即，本實(shí)施方式中，在側(cè)壁sw1、sw2的形成工序中沒有僅利用首先形成的氮化硅膜nt3及氧化硅膜ox4(參照?qǐng)D20)而形成高耐壓misfet的側(cè)壁sw2，在氮化硅膜nt3及氧化硅膜ox4成膜后，除去邏輯電路區(qū)域ln的氧化硅膜ox4。并且，其后形成氧化硅膜ox5，并通過氧化硅膜ox4、ox5及氮化硅膜nt3這3個(gè)膜的合計(jì)膜厚，來確保側(cè)壁sw2的必要寬度。

因此，在側(cè)壁sw1、sw2的形成工序中，首先形成的氮化硅膜nt3及氧化硅膜ox4的合計(jì)膜厚需要滿足側(cè)壁sw2的該寬度。因而，在sw2的形成工序的最初，形成氮化硅膜nt3及氧化硅膜ox4了的時(shí)候，能夠防止柵電極g2彼此之間被埋入。

因而，不會(huì)發(fā)生使用圖68的比較例而說明了的絕緣膜的除去不良，因此在使用圖24而說明了的工序之后進(jìn)行的離子注入工序中，能夠在邏輯電路區(qū)域ln中形成要求的擴(kuò)散層。另外，能夠防止在柵電極g2的橫向上的側(cè)壁sw1的寬度上產(chǎn)生偏差。另外，可以防止在氧化硅膜ox4的除去工序(參照?qǐng)D22)中氮化硅膜nt3的一部分被過度除去、在氮化硅膜nt3的除去工序(參照?qǐng)D24)中半導(dǎo)體襯底sb的主表面發(fā)生后退。因而，能夠提高半導(dǎo)體器件的可靠性。

另外，通過形成具有不同寬度的側(cè)壁sw1、sw2，能夠確保高耐壓misfet的耐壓，并且能夠使低耐壓misfet的源漏區(qū)域彼此的間隔變窄，因此能夠?qū)崿F(xiàn)低耐壓misfet的集成度的提高、低功耗化及高速工作化。

另外，以下，對(duì)本實(shí)施方式的其他效果進(jìn)行說明。

本實(shí)施方式中，圖29所示的側(cè)壁sw2的外側(cè)的側(cè)壁即側(cè)壁sw2的側(cè)壁，并且包括控制柵電極cg及存儲(chǔ)器柵電極mg在內(nèi)的圖案?jìng)?cè)的側(cè)壁的相反側(cè)的側(cè)壁，由氧化硅構(gòu)成。即，在側(cè)壁sw2內(nèi)，在側(cè)壁sw2的外側(cè)的側(cè)壁側(cè)形成了氧化硅膜ox4、ox5。另外，在側(cè)壁sw1的外側(cè)的側(cè)壁，形成了氧化硅膜ox5。

氧化硅膜與氮化硅膜相比，在側(cè)壁sw2的形成工序之后的各種工序中易于被除掉。即，氧化硅膜ox5、ox4可以通過例如在硅化物層s1(參照?qǐng)D26)形成之后進(jìn)行的將未反應(yīng)的金屬膜除去的濕式蝕刻工序或清潔工序等的工序而被除掉。特別地，關(guān)于使用圖25而說明了的離子注入工序中受到損傷的氧化硅膜ox5、ox4，易于通過上述濕式蝕刻工序或清潔工序等而被除掉。

因而，該離子注入工序之后，為了除掉氧化硅膜ox5、ox4，使側(cè)壁sw1、sw2各自的寬度變小。這種情況下，在源漏區(qū)域的上表面上形成接觸孔ch及接觸插塞cp(參照?qǐng)D28)的區(qū)域變大。因而，即便使邏輯電路區(qū)域ln的柵電極g2彼此之間、及包括存儲(chǔ)器單元區(qū)域hm的控制柵電極cg及存儲(chǔ)器柵電極mg在內(nèi)的圖案彼此之間各自的間隔分別變小，也能夠防止發(fā)生由接觸孔形成時(shí)的不開口等而導(dǎo)致的接觸插塞cp的連接不良。因而，能夠使半導(dǎo)體器件微細(xì)化。

另外，本實(shí)施方式中，在使用圖21而說明了的氧化硅膜ox4的回蝕刻工序中，由于可將膜種不同于氧化硅膜ox4的氮化硅膜nt3用作蝕刻阻擋膜，因此可實(shí)現(xiàn)精度高的蝕刻。另外，在使用圖24而說明了的氧化硅膜ox5的回蝕刻工序中，由于能夠?qū)⒌枘t3用作蝕刻阻擋膜，因此可實(shí)現(xiàn)精度高的蝕刻。另外，在使用圖24而說明了的氮化硅膜nt3的回蝕刻工序中，由于能夠?qū)⒀趸枘x3的一部分(圖29參照)用作蝕刻阻擋膜，因此可實(shí)現(xiàn)精度高的蝕刻。

即，能夠防止由于過度的蝕刻、而導(dǎo)致半導(dǎo)體襯底sb的主表面暴露于蝕刻，半導(dǎo)體襯底sb的主表面發(fā)生后退的現(xiàn)象。即，能夠防止misfet的耐壓的降低。

另外，例如，在偏置隔離膜的一部分由與ono膜相同的材料的氮化硅膜構(gòu)成的情況下，存儲(chǔ)器柵電極之下的ono膜中的氮化硅膜的側(cè)壁可考慮與構(gòu)成偏置隔離膜的該氮化硅膜接觸。這種情況下，該氮化硅膜由于具有電荷存儲(chǔ)功能，寫入工作時(shí)所產(chǎn)生的熱電子在存儲(chǔ)器柵電極的端部附近有可能被由氮化硅膜形成的偏置隔離膜所捕獲。并且，在重復(fù)寫入工作的過程中，偏置隔離膜中電子進(jìn)一步存儲(chǔ)，存儲(chǔ)器柵電極的端部附近的閾值電壓有可能上升。這種閾值電壓的上升會(huì)導(dǎo)致漏電流的變化量相對(duì)于柵電壓的變化之比即跨導(dǎo)的劣化及讀出電流的減少。

與此相對(duì)，對(duì)于構(gòu)成圖29所示的monos型存儲(chǔ)器的存儲(chǔ)器單元mc的存儲(chǔ)器柵電極mg之下的ono膜on的側(cè)壁而言，其并非與氮化硅膜相接、而是與構(gòu)成偏置隔離膜os1的氧化硅膜ox3相接。因而，能夠防止以存儲(chǔ)器單元mc的寫入工作時(shí)電荷在偏置隔離膜os1內(nèi)存儲(chǔ)為起因的、構(gòu)成存儲(chǔ)器單元mc的misfet的閾值電壓異常上升。

＜變型例1＞

以下，對(duì)本實(shí)施方式的變型例1的半導(dǎo)體器件的制造工序，使用圖31至圖43進(jìn)行說明。圖31至圖43為本變型例的半導(dǎo)體器件的制造工序中的剖面圖。圖31至圖37為與圖1同樣地示出了邏輯電路區(qū)域lp、ln、i/o區(qū)域hv及存儲(chǔ)器單元區(qū)域hm的剖面圖。圖38至圖43為與圖20同樣地示出了邏輯電路區(qū)域ln及存儲(chǔ)器單元區(qū)域hm的剖面圖。

這里，對(duì)利用后柵極工藝形成金屬柵電極的情況進(jìn)行說明。另外，這里，使用圖34至圖37，對(duì)形成偏置隔離膜的第二的方法進(jìn)行說明。在形成偏置隔離膜之后的工序的說明中所使用的圖38至圖43中，為了使圖便于理解，將實(shí)際上具有層疊結(jié)構(gòu)的偏置隔離膜os2(參照?qǐng)D37)以1個(gè)膜的方式示出。

另外，圖38至圖43中，將邏輯電路區(qū)域lp及i/o區(qū)域hv中的制造工序的說明省略，而僅將邏輯電路區(qū)域ln及存儲(chǔ)器單元區(qū)域hm進(jìn)行圖示。邏輯電路區(qū)域lp中的制造工序按與邏輯電路區(qū)域ln同樣的方式進(jìn)行，i/o區(qū)域hv中的制造工序按與存儲(chǔ)器單元區(qū)域hm同樣的方式進(jìn)行。但是，在邏輯電路區(qū)域lp及i/o區(qū)域hv的制造工序中，對(duì)于為了形成構(gòu)成源漏區(qū)域的擴(kuò)散層而進(jìn)行的離子注入工序而言，與邏輯電路區(qū)域ln及存儲(chǔ)器單元區(qū)域hm不同，注入p型雜質(zhì)。另外，圖38至圖43中，示出了在邏輯電路區(qū)域ln并排2個(gè)misfet而形成的情況下的剖面圖。

需要說明的是，在圖38至圖43所示的邏輯電路區(qū)域ln中，當(dāng)忽略偏置隔離膜os2的膜厚的情況下，相鄰的虛擬柵電極dg2彼此之間的距離為例如90nm。當(dāng)考慮偏置隔離膜os2的膜厚的情況下，將相鄰的虛擬柵電極dg2的相對(duì)的側(cè)壁分別覆蓋的偏置隔離膜os2彼此之間的距離為90nm。

首先，如圖31所示，在進(jìn)行使用圖1至圖3而說明了的工序之后，通過進(jìn)行與使用圖4及圖5而說明了的工序相同的工序，得到與圖4及圖5所示結(jié)構(gòu)相同的結(jié)構(gòu)。下面，如圖32所示，通過進(jìn)行與使用圖6及圖7而說明了的工序相同的工序，得到與圖7所示結(jié)構(gòu)相同的結(jié)構(gòu)。

下面，如圖33所示，利用光刻技術(shù)及干式蝕刻法，通過將邏輯電路區(qū)域lp、ln的絕緣膜if3、多晶硅膜ps1及絕緣膜if1進(jìn)行圖案化，從而形成由邏輯電路區(qū)域lp的多晶硅膜ps1形成的虛擬柵電極dg1，和由邏輯電路區(qū)域ln的多晶硅膜ps1形成的虛擬柵電極dg2。虛擬柵電極dg1、dg2為可以在后面的工序除去除去從而置換為金屬柵電極的模擬柵電極。

下面，如圖34所示，進(jìn)行與使用圖13及圖14而說明了的工序相同的工序，接下來，將光致抗蝕膜pr2除去之后，在半導(dǎo)體襯底sb的主表面上利用例如cvd法形成氮化硅膜nt4。氮化硅膜nt4的膜厚為例如5nm。

下面，如圖35所示，進(jìn)行與使用圖16而說明了的工序相同的工序之后，在氮化硅膜nt4上利用例如cvd法形成氮化硅膜nt5。即，通過在半導(dǎo)體襯底sb的主表面上依次形成的氮化硅膜nt4、nt5而將半導(dǎo)體襯底sb的主表面覆蓋。氮化硅膜nt5的膜厚為例如5nm。

下面，如圖36所示，通過進(jìn)行回蝕刻，將由氮化硅膜nt4、nt5形成的層疊膜的一部分除去，由此使半導(dǎo)體襯底sb的主表面及絕緣膜if3的上表面露出。由此，在虛擬柵電極dg1、dg2，和柵電極g3，和包括控制柵電極cg及存儲(chǔ)器柵電極mg的圖案的各自的側(cè)壁上分別保留為側(cè)壁狀的該層疊膜構(gòu)成偏置隔離膜os2。

下面，如圖37所示，通過進(jìn)行與使用圖18及圖19而說明了的工序同樣的工序，形成擴(kuò)展區(qū)域ex1。

下面，如圖38所示，通過進(jìn)行與使用圖20至圖26而說明了的工序同樣的工序，形成源漏區(qū)域。但是，邏輯電路區(qū)域lp、ln中形成了模擬的虛擬柵電極dg1(未圖示)、dg2，因此還沒有形成misfet。接下來，通過利用例如cmp法對(duì)層間絕緣膜il2、硅化物層s1及絕緣膜if3進(jìn)行研磨，由此使虛擬柵電極dg1、dg2、控制柵電極cg及存儲(chǔ)器柵電極mg的各自的上表面分別露出。

下面，如圖39所示，在形成對(duì)i/o區(qū)域hv的柵電極g3(未圖示)以及存儲(chǔ)器單元區(qū)域hm的控制柵電極cg及存儲(chǔ)器柵電極mg的上表面進(jìn)行保護(hù)的絕緣膜(未圖示)之后，通過進(jìn)行例如濕式蝕刻，將虛擬柵電極dg1(未圖示)、dg2及絕緣膜if1除去。在除去了虛擬柵電極dg1、dg2的區(qū)域中分別形成槽。這里，對(duì)將絕緣膜if1除去進(jìn)行了說明，但絕緣膜if1也可以保留。

下面，如圖40所示，在半導(dǎo)體襯底sb的主表面上利用例如cvd法形成絕緣膜hk之后，利用例如濺射形成金屬膜mf。絕緣膜hk及金屬膜mf由于使用例如圖11而說明了的材料相同的材料形成。通過該成膜工序，上述槽完全被絕緣膜hk及金屬膜mf埋入。

下面，如圖41所示，利用例如cmp法將層間絕緣膜il2上的剩余的絕緣膜hk及金屬膜mf除去，使層間絕緣膜il2的上表面露出。由此，形成由殘留在上述槽內(nèi)的絕緣膜hk形成的柵極絕緣膜gf2，并且形成由殘留在上述槽內(nèi)的金屬膜mf形成的金屬柵電極即柵電極g2。接下來，在半導(dǎo)體襯底sb的主表面上，利用例如cvd法，形成由例如氧化硅膜等形成的絕緣膜if5。之后，利用光刻技術(shù)及干式蝕刻法，將i/o區(qū)域hv(未圖示)和存儲(chǔ)器單元區(qū)域hm的絕緣膜if5除去。此時(shí)，柵電極g2的上表面被絕緣膜if5覆蓋。

下面，如圖42所示，利用周知的硅化物自對(duì)準(zhǔn)工藝，在控制柵電極cg及存儲(chǔ)器柵電極mg的各自的上表面上分別形成硅化物層s2。硅化物層s2的形成方法與使用圖26而說明了的方法相同。該硅化物自對(duì)準(zhǔn)工藝中，進(jìn)行利用濕式蝕刻將未反應(yīng)的金屬膜除去的工序，但此時(shí)，柵電極g1(未圖示)、g2被絕緣膜if5保護(hù)，因此沒有被除去。

下面，如圖43所示，在層間絕緣膜il2上利用例如cvd法，形成由例如氧化硅膜形成的層間絕緣膜il3。之后，利用cmp法等對(duì)層間絕緣膜il3的上表面進(jìn)行平坦化。接下來，通過進(jìn)行與使用圖27及圖28而說明了的工序同樣的工序，形成貫通層間絕緣膜il2、il3的多個(gè)接觸孔ch，和將上述接觸孔ch埋入的接觸插塞cp。

通過以上，完成本變型例的半導(dǎo)體器件。在利用后柵極工藝而形成金屬柵的情況下，可將使用圖8至圖12而說明了的工序省略，并且可使半導(dǎo)體器件的制造工序簡(jiǎn)化。

這里，圖44中，將邏輯電路區(qū)域ln的misfetq2，和存儲(chǔ)器單元區(qū)域hm的存儲(chǔ)器單元mc放大表示。即，圖44為對(duì)圖43的一部分放大表示的剖面圖。圖44中，具體示出了ono膜on的層疊結(jié)構(gòu)及偏置隔離膜os2的層疊結(jié)構(gòu)。另外，圖44中，省略了硅化物層s1、s2，層間絕緣膜il2、il3，接觸孔ch及接觸插塞cp的圖示。如圖44所示，構(gòu)成偏置隔離膜os2的氮化硅膜nt4與構(gòu)成ono膜on的氮化硅膜nt1的側(cè)壁相接。

以下，對(duì)本變型例的效果進(jìn)行說明。本變型例中，進(jìn)行使用圖20至圖24而說明了的本實(shí)施方式的側(cè)壁sw1、sw2的形成工序。因此，在側(cè)壁sw1、sw2的形成工序中，相鄰的柵電極g2彼此之間不會(huì)被用于形成側(cè)壁sw1的絕緣膜完全埋入。

因此，在邏輯電路區(qū)域ln中，能夠形成要求的擴(kuò)散層。另外，能夠防止在柵電極g2的橫向上的側(cè)壁sw1的寬度方面產(chǎn)生偏差。另外，能夠防止在氧化硅膜ox4的除去工序(參照?qǐng)D22)中，氮化硅膜nt3的一部分被過度除去，在氮化硅膜nt3的除去工序(參照?qǐng)D24)中半導(dǎo)體襯底sb的主表面發(fā)生后退。因而可提高半導(dǎo)體器件的可靠性。另外，通過形成具有不同寬度的側(cè)壁sw1、sw2，能夠確保高耐壓misfet的耐壓，并且能夠使低耐壓misfet的源漏區(qū)域彼此的間隔變窄，因此能夠?qū)崿F(xiàn)低耐壓misfet的集成度的提高、低功耗化及高速工作化。

另外，這里，圖44所示的側(cè)壁sw1的外側(cè)的側(cè)壁由氧化硅膜ox5構(gòu)成，側(cè)壁sw2的外側(cè)的側(cè)壁由氧化硅膜ox5、ox4構(gòu)成。

因而，該離子注入工序之后，為了除掉氧化硅膜ox5、ox4，使側(cè)壁sw1、sw2各自的寬度分別變小。這種情況下，在源漏區(qū)域的上表面上形成接觸孔ch及接觸插塞cp(參照?qǐng)D28)的區(qū)域變大。因而，即便使邏輯電路區(qū)域ln的柵電極g2彼此之間、及包括存儲(chǔ)器單元區(qū)域hm的控制柵電極cg及存儲(chǔ)器柵電極mg的圖案彼此之間各自的間隔分別變小，也能夠防止發(fā)生由接觸孔形成時(shí)的不開口等而導(dǎo)致的接觸插塞cp的連接不良。因而，能夠使半導(dǎo)體器件微細(xì)化。

另外，圖45中示出了在不形成monos存儲(chǔ)器的情況下的本變型例的半導(dǎo)體器件的剖面圖。即，這種情況下，在不設(shè)置存儲(chǔ)器單元區(qū)域hm的情況下，進(jìn)行使用圖30至圖37而說明了的工序。圖45中，示出了邏輯電路區(qū)域ln的misfetq2，和在使用圖31至圖43而說明了的工序中、對(duì)i/o區(qū)域hv實(shí)施相對(duì)于存儲(chǔ)器單元區(qū)域hm所進(jìn)行了的工序從而形成的高耐壓的misfetq3。

如圖45所示，i/o區(qū)域hv的misfetq3具有作為n型的半導(dǎo)體區(qū)域的擴(kuò)展區(qū)域ex3及擴(kuò)散層df3，和柵極絕緣膜gf3上的柵電極g3。另外，與圖44示出的將包括控制柵電極cg及存儲(chǔ)器柵電極mg的圖案覆蓋的側(cè)壁的膜相同地，在柵電極g3的側(cè)壁隔著偏置隔離膜os2而形成側(cè)壁sw2。

圖45所示結(jié)構(gòu)的情況下，由于不存在monos型的存儲(chǔ)器單元，因此構(gòu)成ono膜的電荷存儲(chǔ)膜即氮化硅膜不與構(gòu)成偏置隔離膜os2的氮化硅膜nt4相接觸。因此，在半導(dǎo)體器件的寫入工作時(shí)，不會(huì)發(fā)生電荷在偏置隔離膜os2內(nèi)存儲(chǔ)的狀況。即，關(guān)于僅由氮化硅膜nt4、nt5形成的偏置隔離膜os2的本變型例，在應(yīng)用于不形成monos型的存儲(chǔ)器單元的半導(dǎo)體器件的情況下，可獲得能夠防止半導(dǎo)體器件的誤工作的優(yōu)點(diǎn)。

需要說明的是，本變型例中，在將虛擬柵電極置換為金屬柵電極的后柵極工藝之中，使用在除去虛擬柵電極之后、形成作為high-k膜的絕緣膜hk(參照?qǐng)D40)的方法。但是，也可以這樣，在構(gòu)成虛擬柵電極的多晶硅膜ps1(參照?qǐng)D31)的形成前、在邏輯電路區(qū)域形成絕緣膜hk，將該絕緣膜hk保留為圖43所示的柵極絕緣膜gf1(未圖示)、gf2的一部分。這種情況下，例如，可考慮這樣的方法，即在使用圖2而說明了的工序之后，在半導(dǎo)體襯底sb的主表面上形成絕緣膜hk，接下來，將邏輯電路區(qū)域lp、ln以外的區(qū)域的絕緣膜hk除去的方法。對(duì)此而言，在下述的本實(shí)施方式的變型例2、以及后述的實(shí)施方式2及實(shí)施方式2的變型例1中，也是同樣。

＜變型例2＞

以下，關(guān)于本實(shí)施方式的變型例2的半導(dǎo)體器件的制造工序，使用圖46至圖51進(jìn)行說明。圖46至圖51為本變型例的半導(dǎo)體器件的制造工序中的剖面圖。圖46至圖50與圖1同樣，為示出邏輯電路區(qū)域lp、ln、i/o區(qū)域hv及存儲(chǔ)器單元區(qū)域hm的剖面圖。圖51與圖20同樣，為示出邏輯電路區(qū)域ln及存儲(chǔ)器單元區(qū)域hm的剖面圖。

這里，對(duì)利用后柵極工藝形成金屬柵電極的情況進(jìn)行說明。另外，這里，使用圖46至圖50，對(duì)形成偏置隔離膜的第三的方法進(jìn)行說明。在形成偏置隔離膜之后的工序的說明中所使用的圖51中，為了使圖便于理解，將實(shí)際上具有層疊結(jié)構(gòu)的偏置隔離膜os3、os4(參照?qǐng)D50)各自分別以1個(gè)膜的方式示出。

另外，圖51中，將邏輯電路區(qū)域lp及i/o區(qū)域hv中的制造工序的說明省略，而僅將邏輯電路區(qū)域ln及存儲(chǔ)器單元區(qū)域hm進(jìn)行圖示。邏輯電路區(qū)域lp中的制造工序按與邏輯電路區(qū)域ln同樣的方式進(jìn)行，i/o區(qū)域hv中的制造工序按與存儲(chǔ)器單元區(qū)域hm同樣的方式進(jìn)行。但是，在邏輯電路區(qū)域lp及i/o區(qū)域hv的制造工序中，對(duì)于為了形成構(gòu)成源漏區(qū)域的擴(kuò)散層而進(jìn)行的離子注入工序而言，與邏輯電路區(qū)域ln及存儲(chǔ)器單元區(qū)域hm不同，注入p型雜質(zhì)。另外，圖51中，示出了在邏輯電路區(qū)域ln并排2個(gè)misfet而形成的情況下的剖面圖。

需要說明的是，在圖51所示的邏輯電路區(qū)域ln中，當(dāng)忽略偏置隔離膜os3的膜厚的情況下，相鄰的柵電極g2彼此之間的距離為例如90nm。當(dāng)考慮偏置隔離膜os3的膜厚的情況下，分別覆蓋相鄰的柵電極g2的相對(duì)的側(cè)壁各自的偏置隔離膜os3彼此之間的距離為90nm。

首先，圖46所示，在進(jìn)行使用圖1至圖3及圖31至圖33而說明了的工序之后，進(jìn)行與使用圖13及圖14而說明了的工序同樣的工序，接下來，在虛擬柵電極dg1、dg2、柵電極g3、和由控制柵電極cg及存儲(chǔ)器柵電極mg形成的圖案各自的兩側(cè)的側(cè)壁上分別形成側(cè)壁狀的氧化硅膜ox6。即，在半導(dǎo)體襯底sb上，利用例如cvd法形成氧化硅膜ox6之后，通過進(jìn)行回蝕刻而將氧化硅膜ox6的一部分除去，由此使半導(dǎo)體襯底sb的主表面及絕緣膜if3的上表面露出。通過該工序，將氧化硅膜ox6加工成側(cè)壁狀。氧化硅膜ox6的膜厚為例如5nm。

下面，如圖47所示，在形成覆蓋i/o區(qū)域hv及存儲(chǔ)器單元區(qū)域hm的光致抗蝕膜pr6之后，通過進(jìn)行濕式蝕刻，從而將從光致抗蝕膜pr6露出的邏輯電路區(qū)域lp、ln的氧化硅膜ox6除去。

下面，如圖48所示，在除去光致抗蝕膜pr6之后，在半導(dǎo)體襯底sb上，利用例如cvd法形成氮化硅膜nt6。由此，半導(dǎo)體襯底sb的主表面、虛擬柵電極dg1、dg2、柵電極g3、和包括控制柵電極cg及存儲(chǔ)器柵電極mg的圖案被氮化硅膜nt6覆蓋。氮化硅膜nt6的膜厚為例如5nm。

下面，如圖49所示，在進(jìn)行使用圖16而說明了的擴(kuò)展區(qū)域ex2的形成工序之后，將光致抗蝕膜pr3(圖16參照)除去，接下來，在半導(dǎo)體襯底sb上利用例如cvd法形成氮化硅膜nt7。由此，氮化硅膜nt6被氮化硅膜nt7覆蓋。氮化硅膜nt7的膜厚為例如5nm。

下面，如圖50所示，通過對(duì)由氮化硅膜nt6、nt7形成的層疊膜進(jìn)行回蝕刻，使半導(dǎo)體襯底sb的主表面及絕緣膜if3的上表面露出。由此，形成由該層疊膜形成的偏置隔離膜os3，和包括該層疊膜及氧化硅膜ox6的偏置隔離膜os4。

即，在邏輯電路區(qū)域lp、ln的虛擬柵電極dg1、dg2的各自的側(cè)壁，分別形成由氮化硅膜nt6、nt7形成的偏置隔離膜os3。另外，在i/o區(qū)域hv及存儲(chǔ)器單元區(qū)域hm中，在柵電極g3的側(cè)壁、和包括控制柵電極cg及存儲(chǔ)器柵電極mg的圖案的側(cè)壁的各自分別形成由氧化硅膜ox6、氮化硅膜nt6及nt7形成的偏置隔離膜os4。偏置隔離膜os3由于不包括氧化硅膜ox6，因此其寬度比偏置隔離膜os4的寬度更小。

接下來，進(jìn)行使用圖18而說明了的擴(kuò)展區(qū)域ex1的形成工序之后，按使用圖19所說明的那樣，除去光致抗蝕膜pr4(參照?qǐng)D18)。由此，獲得圖50所示的結(jié)構(gòu)。

下面，如圖51所示，通過進(jìn)行與使用圖20至圖26及圖38至圖43而說明了的工序同樣的工序，完成本變型例的半導(dǎo)體器件。即，通過后柵極工藝，將虛擬柵電極dg1、dg2置換為金屬柵電極，從而形成包括金屬柵電極的misfetq2，和包括高耐壓misfet的存儲(chǔ)器單元mc。

這里，圖52中將圖51的misfetq2及存儲(chǔ)器單元mc放大表示。即，圖52為對(duì)圖51的一部分進(jìn)行放大表示的剖面圖。圖52中，具體示出了ono膜on的層疊結(jié)構(gòu)、偏置隔離膜os3及os4的層疊結(jié)構(gòu)。另外，圖52中，省略的硅化物層s1、s2，層間絕緣膜il2、il3，接觸孔ch及接觸插塞cp的圖示。

如圖52所示，構(gòu)成偏置隔離膜os4的氧化硅膜ox6與構(gòu)成ono膜on的氮化硅膜nt1的側(cè)壁相接，而沒有與氮化硅膜相接。另外，在包括控制柵電極cg、ono膜on及存儲(chǔ)器柵電極mg的圖案的側(cè)壁依次形成有偏置隔離膜os4及側(cè)壁sw2。換言之，該圖案的側(cè)壁隔著偏置隔離膜os4而形成有側(cè)壁sw2。

本變型例中，能夠獲得與使用圖31至圖44而說明了的變型例1同樣的效果。此外，能夠獲得由于氮化硅膜不與ono膜相接而產(chǎn)生的效果。即，構(gòu)成ono膜on的氮化硅膜nt1的側(cè)壁僅與覆蓋該側(cè)壁的氧化硅膜ox6相接，因此能夠防止以存儲(chǔ)器單元mc的寫入工作時(shí)，電荷在ono膜on的附近的偏置隔離膜os4內(nèi)存儲(chǔ)為起因的、構(gòu)成存儲(chǔ)器單元mc的misfet的閾值電壓異常上升。

(實(shí)施方式2)

以下，使用圖53至圖55對(duì)本實(shí)施方式2的半導(dǎo)體器件的制造方法進(jìn)行說明。這里，在使用圖34至圖37、利用形成上述偏置隔離膜的第二的方法的情況下，對(duì)作為側(cè)壁的一部分的外側(cè)的部分由氮化硅膜形成的情況進(jìn)行說明。圖53至圖55中，為了使圖便于理解，將偏置隔離膜os2以1個(gè)膜的方式示出。本實(shí)施方式與上述實(shí)施方式1的變型例1的主要區(qū)別在與，代替氧化硅膜ox5(圖23參照)而形成了氮化硅膜。

圖53至圖55中，將邏輯電路區(qū)域lp及i/o區(qū)域hv中的制造工序的說明省略，而僅將邏輯電路區(qū)域ln及存儲(chǔ)器單元區(qū)域hm進(jìn)行圖示。邏輯電路區(qū)域lp中的制造工序按與邏輯電路區(qū)域ln同樣的方式進(jìn)行，i/o區(qū)域hv中的制造工序按與存儲(chǔ)器單元區(qū)域hm同樣的方式進(jìn)行。但是，在邏輯電路區(qū)域lp及i/o區(qū)域hv的制造工序中，對(duì)于為了形成構(gòu)成源漏區(qū)域的擴(kuò)散層而進(jìn)行的離子注入工序而言，與邏輯電路區(qū)域ln及存儲(chǔ)器單元區(qū)域hm不同，注入p型雜質(zhì)。另外，圖53至圖55中，示出了在邏輯電路區(qū)域ln并排2個(gè)misfet而形成的情況下的剖面圖。

需要說明的是，在邏輯電路區(qū)域ln中，當(dāng)忽略偏置隔離膜os2的膜厚的情況下，相鄰的虛擬柵電極dg2彼此之間的距離為例如90nm。當(dāng)考慮偏置隔離膜os2的膜厚的情況下，分別覆蓋相鄰的虛擬柵電極dg2的相對(duì)的側(cè)壁各自的偏置隔離膜os2彼此之間的距離為90nm。

本變型例中，首先如圖53所示，通過進(jìn)行與使用圖1至圖3及圖31至圖37而說明了的工序同樣的工序，形成虛擬柵電極dg1、dg2，柵電極g3，控制柵電極cg及存儲(chǔ)器柵電極mg和偏置隔離膜os2。之后，通過進(jìn)行與使用圖20至圖22而說明了的工序同樣的工序，形成氮化硅膜nt3和側(cè)壁狀的氧化硅膜ox4。之后，除去光致抗蝕膜pr5(參照?qǐng)D22)之后，在半導(dǎo)體襯底sb的主表面上利用例如cvd法，形成氮化硅膜nt8。由此，氮化硅膜nt3及氧化硅膜ox4被氮化硅膜nt8覆蓋。

這里，氮化硅膜nt3的膜厚a為例如10nm，氧化硅膜ox4的膜厚b為例如20nm，氮化硅膜nt8的膜厚c為例如16nm。因而，在使用圖20而說明了的工序中，在形成了氮化硅膜nt3及氧化硅膜ox4的時(shí)候，由于氮化硅膜nt3及氧化硅膜ox4的合計(jì)膜厚為30nm，相鄰的虛擬柵電極dg2彼此之間的具有90nm的寬度的區(qū)域不會(huì)被完全埋入。

下面，如圖54所示，通過進(jìn)行回蝕刻，分別將氮化硅膜nt8，nt3各自的一部分除去。由此，使半導(dǎo)體襯底sb的主表面和絕緣膜if3的上表面露出。通過該回蝕刻，在邏輯電路區(qū)域ln，形成覆蓋虛擬柵電極dg2的側(cè)壁的由氮化硅膜nt3、nt8形成的側(cè)壁sw3。另外，通過該回蝕刻，在存儲(chǔ)器單元區(qū)域hm，形成覆蓋包括控制柵電極cg、ono膜on及存儲(chǔ)器柵電極mg的圖案的側(cè)壁的氮化硅膜nt3，由氧化硅膜ox4及氮化硅膜nt8形成的側(cè)壁sw4。

側(cè)壁sw3的寬度與氮化硅膜nt3、nt8的合計(jì)膜厚大小相同，即26nm。側(cè)壁sw4的寬度與氮化硅膜nt3、氧化硅膜ox4及氮化硅膜nt8的合計(jì)膜厚大小相同，即46nm。通過這種方式，可形成具有2種不同寬度的側(cè)壁sw3、sw4。

下面，如圖55所示，通過進(jìn)行使用圖25、圖26及圖38至圖43而說明了的工序，從而完成本實(shí)施方式的半導(dǎo)體器件。本實(shí)施方式中，通過進(jìn)行使用圖22而說明了的工序同樣的工序，在形成氮化硅膜nt3及氧化硅膜ox4時(shí)，可防止虛擬柵電極dg2彼此之間被完全埋入。因而，由于不會(huì)發(fā)生使用圖68的比較例而說明的、絕緣膜的除去不良，因此在使用圖54而說明了的工序之后進(jìn)行的離子注入工序中，可在邏輯電路區(qū)域ln中，形成所要求的擴(kuò)散層。

另外，能夠防止在柵電極g2的橫向上的側(cè)壁sw3的寬度方面產(chǎn)生偏差。另外，能夠防止在氧化硅膜ox4的除去工序(參照?qǐng)D22)中氮化硅膜nt3的一部分被過度除去，在氮化硅膜nt3的除去工序(參照?qǐng)D54)中半導(dǎo)體襯底sb的主表面發(fā)生后退。因而，可提高半導(dǎo)體器件的可靠性。

另外，通過形成具有不同寬度的側(cè)壁sw3、sw4，能夠確保高耐壓misfet的耐壓，并且能夠使低耐壓misfet的源漏區(qū)域彼此的間隔變窄，因此能夠?qū)崿F(xiàn)低耐壓misfet的集成度的提高、低功耗化及高速工作化。

這里，將對(duì)通過上述制造工序所形成的misfetq2及存儲(chǔ)器單元mc進(jìn)行放大的剖面圖示于圖56。即，圖56為對(duì)圖55的一部分放大而示出的剖面圖。圖56中，具體地示出了ono膜on的層疊結(jié)構(gòu)及偏置隔離膜os2的層疊結(jié)構(gòu)。另外，圖56中，省略硅化物層s1、s2，層間絕緣膜il2、il3及接觸插塞cp的圖示。如圖56所示，在邏輯電路區(qū)域ln中，在包括絕緣膜hk及金屬膜mf的層疊膜的側(cè)壁，隔著由氮化硅膜nt4、nt5形成的偏置隔離膜os2，形成由氮化硅膜nt3、nt8形成的側(cè)壁sw3。

例如，當(dāng)邏輯電路區(qū)域中所形成的低耐壓的misfet的柵極絕緣膜包含high-k膜的情況下，或該misfet的柵電極為金屬柵電極的情況下，或產(chǎn)生以下的問題。即，會(huì)產(chǎn)生如下問題，關(guān)于high-k膜及金屬柵電極，在其附近形成包括氧化硅膜的偏置隔離膜或側(cè)壁的情況下，該氧化硅膜內(nèi)的氧向high-k膜或金屬柵電極移動(dòng)，從而與high-k膜或金屬柵電極的材料反應(yīng)，由此該misfet的特性發(fā)生變動(dòng)，元件的可靠性降低。

與此相對(duì)，本實(shí)施方式中，如圖56所示，與作為high-k膜的絕緣膜hk、構(gòu)成金屬柵電極的金屬膜mf鄰接的偏置隔離膜os2僅由氮化硅膜nt4、nt5形成。另外，將由絕緣膜hk及金屬膜mf形成的層疊膜的側(cè)壁覆蓋的側(cè)壁sw3僅由氮化硅膜nt3、nt8形成。即，偏置隔離膜os2及側(cè)壁sw3中不含氧化硅膜。因此，能夠防止氧自偏置隔離膜os2及側(cè)壁sw3向絕緣膜hk及金屬膜mf而浸入，因此能夠防止以氧和絕緣膜hk或金屬膜mf發(fā)生反應(yīng)為起因的、元件的特性發(fā)生變動(dòng)。因而，能夠提高半導(dǎo)體器件的可靠性。

另外，圖57示出了沒有形成monos存儲(chǔ)器時(shí)的本實(shí)施方式的半導(dǎo)體器件的剖面圖。即，這種情況下，在不設(shè)置存儲(chǔ)器單元區(qū)域hm的情況下，進(jìn)行使用圖53至圖55而說明了的工序。圖57中，示出了邏輯電路區(qū)域ln的misfetq2，和在使用圖53至圖55而說明了的工序中、對(duì)i/o區(qū)域hv實(shí)施相對(duì)于存儲(chǔ)器單元區(qū)域hm所進(jìn)行了的工序從而形成的高耐壓的misfetq3。與圖56所示的覆蓋包括控制柵電極cg及存儲(chǔ)器柵電極mg的圖案的側(cè)壁的膜相同，在圖57所示柵電極g3的側(cè)壁隔著偏置隔離膜os2而形成側(cè)壁sw4。

這種情況下，與使用圖45而說明了的結(jié)構(gòu)同樣，由于不存在monos型的存儲(chǔ)器單元，因此可獲得能夠如下優(yōu)點(diǎn)，即能夠防止以僅由氮化硅膜nt4、nt5形成偏置隔離膜os2為起因的、半導(dǎo)體器件的誤工作。

＜變型例1＞

以下，對(duì)本實(shí)施方式的變型例1的半導(dǎo)體器件的制造工序，使用圖58進(jìn)行說明。圖58為本變型例的半導(dǎo)體器件的制造工序中的剖面圖。圖58與圖20同樣，為示出了邏輯電路區(qū)域ln及存儲(chǔ)器單元區(qū)域hm的剖面圖。

這里，對(duì)利用后柵極工藝形成金屬柵電極的情況進(jìn)行說明。另外，這里，對(duì)將使用圖46至圖50對(duì)形成上述偏置隔離膜的第三的方法，和使用圖53及圖54而說明了的、外側(cè)的部分形成由氮化硅膜形成的側(cè)壁的方法這兩種方法進(jìn)行組合的情況進(jìn)行說明。在形成偏置隔離膜之后的工序的說明中所用的圖58中，為了使圖便于理解，將實(shí)際上具有層疊結(jié)構(gòu)的偏置隔離膜os3、os4(參照?qǐng)D50)分別以1個(gè)膜的方式示出。

另外，圖51中，將邏輯電路區(qū)域lp及i/o區(qū)域hv(參照?qǐng)D1)中的制造工序的說明省略，而僅將邏輯電路區(qū)域ln及存儲(chǔ)器單元區(qū)域hm進(jìn)行圖示。

本變型例中，如圖58所示，通過進(jìn)行與使用圖1至圖3、圖31至圖33而說明了的工序同樣的工序，而形成各種柵電極之后，通過進(jìn)行與使用圖46至圖50而說明了的工序同樣的工序，形成偏置隔離膜os3、os4。之后，在進(jìn)行與使用圖20至圖22而說明了的工序同樣的工序之后，通過進(jìn)行與使用圖53至圖55而說明了的工序同樣的工序，完成本變型例的半導(dǎo)體器件。

本變型例中，通過進(jìn)行與使用圖22說明了的工序同樣的工序，而形成氮化硅膜nt3及氧化硅膜ox4時(shí)，能夠防止虛擬柵電極dg2彼此之間被完全埋入。因而，不會(huì)發(fā)生使用圖68的比較例而說明了的絕緣膜的除去不良，因此在使用圖54而說明了的工序之后進(jìn)行的離子注入工序中，能夠在邏輯電路區(qū)域ln中形成要求的擴(kuò)散層。。

另外，能夠防止在柵電極g2的橫向上的側(cè)壁sw3的寬度上產(chǎn)生偏差。另外，可以防止在氧化硅膜ox4的除去工序(參照?qǐng)D22)中氮化硅膜nt3的一部分被過度除去，在氮化硅膜nt3的除去工序(參照?qǐng)D54)中半導(dǎo)體襯底sb的主表面發(fā)生后退。因而，能夠提高半導(dǎo)體器件的可靠性。

另外，通過形成具有不同寬度的側(cè)壁sw3、sw4，能夠確保高耐壓misfet的耐壓，并且能夠使低耐壓misfet的源漏區(qū)域彼此的間隔變窄，因此能夠?qū)崿F(xiàn)低耐壓misfet的集成度的提高、低功耗化及高速工作化。

這里，將對(duì)通過上述制造工序所形成的misfetq2及存儲(chǔ)器單元mc進(jìn)行放大的剖面圖示于圖圖59。即，圖59為對(duì)圖58的一部分放大而示出的剖面圖。圖59中，具體地示出了ono膜on的層疊結(jié)構(gòu)及偏置隔離膜os3、os4的層疊結(jié)構(gòu)。另外，圖59中，省略硅化物層s1、s2，層間絕緣膜il2、il3及接觸插塞cp的圖示。如圖59所示，在邏輯電路區(qū)域ln中，在包括絕緣膜hk及金屬膜mf的層疊膜的側(cè)壁，隔著由氮化硅膜nt6、nt7形成的偏置隔離膜os3，形成由氮化硅膜nt3、nt8形成的側(cè)壁sw3。

即，與作為high-k膜的絕緣膜hk、構(gòu)成金屬柵電極的金屬膜mf鄰接的偏置隔離膜os3僅由氮化硅膜nt6、nt7形成。另外，將由絕緣膜hk及金屬膜mf形成的層疊膜的側(cè)壁覆蓋的側(cè)壁sw3僅由氮化硅膜nt3、nt8形成。即，偏置隔離膜os3及側(cè)壁sw3中不含氧化硅膜。因此，能夠防止氧自偏置隔離膜os3及側(cè)壁sw3向絕緣膜hk及金屬膜mf而浸入，因此能夠防止以氧和絕緣膜hk或金屬膜mf發(fā)生反應(yīng)為起因的、元件的特性發(fā)生變動(dòng)。因而，能夠提高半導(dǎo)體器件的可靠性。

另外，如圖59所示，構(gòu)成ono膜on的氮化硅膜nt1的側(cè)壁與構(gòu)成偏置隔離膜os4的氧化硅膜ox6相接，其并非與氮化硅膜相接。因而，能夠獲得由于氮化硅膜不與ono膜相接而產(chǎn)生的效果。即，構(gòu)成ono膜on的氮化硅膜nt1的側(cè)壁僅與覆蓋該側(cè)壁的氧化硅膜ox6相接，因此能夠防止以存儲(chǔ)器單元mc的寫入工作時(shí)，電荷在ono膜on的附近的偏置隔離膜os4內(nèi)存儲(chǔ)為起因的，構(gòu)成存儲(chǔ)器單元mc的misfet的閾值電壓異常上升。

＜變型例2＞

以下，關(guān)于本實(shí)施方式的變型例2的半導(dǎo)體器件的制造工序，使用圖60進(jìn)行說明。圖60為本變型例的半導(dǎo)體器件的制造工序中的剖面圖。圖60與圖20同樣，為示出邏輯電路區(qū)域ln及存儲(chǔ)器單元區(qū)域hm的剖面圖。

這里，對(duì)利用先柵極工藝形成金屬柵電極的情況進(jìn)行說明。另外，這里，對(duì)將使用圖13至圖19而形成上述偏置隔離膜的第一方法，和使用圖53及圖54而說明了的，外側(cè)的部分形成由氮化硅膜形成的側(cè)壁的方法這兩種方法進(jìn)行組合的情況進(jìn)行說明。

在形成偏置隔離膜之后的工序的說明中所用的圖60中，為了使圖便于理解，將實(shí)際上具有層疊結(jié)構(gòu)的偏置隔離膜os1(圖19參照)以1個(gè)膜的方式示出。另外，圖60中，將邏輯電路區(qū)域lp及i/o區(qū)域hv(參照?qǐng)D1)中的制造工序的說明省略，而僅將邏輯電路區(qū)域ln及存儲(chǔ)器單元區(qū)域hm進(jìn)行圖示。

本變型例中，如圖60所示，通過進(jìn)行與使用圖1至圖19而說明了的工序同樣的工序，從而各種柵電極及偏置隔離膜os1之后，通過進(jìn)行與使用圖20至圖22、圖53及圖54而說明了的工序同樣的工序，從而形成側(cè)壁sw3、sw4。接下來，通過進(jìn)行與使用圖25至圖28而說明了的工序，從而完成圖60所示的本變型例的半導(dǎo)體器件。

本變型例中，通過進(jìn)行與使用圖22而說明了的工序同樣的工序，從而形成氮化硅膜nt3及氧化硅膜ox4時(shí)，能夠防止虛擬柵電極dg2彼此之間被完全埋入。因而，不會(huì)發(fā)生使用圖68的比較例而說明了的絕緣膜的除去不良，因此在使用圖54而說明了的工序之后進(jìn)行的離子注入工序中，能夠在邏輯電路區(qū)域ln中形成要求的擴(kuò)散層。

另外，能夠防止在柵電極g2的橫向上的側(cè)壁sw3的寬度上產(chǎn)生偏差。另外，可以防止在氧化硅膜ox4的除去工序(參照?qǐng)D22)中氮化硅膜nt3的一部分被過度除去，在氮化硅膜nt3的除去工序(參照?qǐng)D54)中半導(dǎo)體襯底sb的主表面發(fā)生后退。因而，能夠提高半導(dǎo)體器件的可靠性。

另外，通過形成具有不同寬度的側(cè)壁sw3、sw4，能夠確保高耐壓misfet的耐壓，并且能夠使低耐壓misfet的源漏區(qū)域彼此的間隔變窄，因此能夠?qū)崿F(xiàn)低耐壓misfet的集成度的提高、低功耗化及高速工作化。

這里，將對(duì)通過上述制造工序所形成的misfetq2及存儲(chǔ)器單元mc進(jìn)行放大的剖面圖示于圖61。即，圖61為對(duì)圖60的一部分放大而示出的剖面圖。圖61中，具體地示出了ono膜on的層疊結(jié)構(gòu)及偏置隔離膜os1的層疊結(jié)構(gòu)。另外，圖61中，省略硅化物層s1，層間絕緣膜il2及接觸插塞cp的圖示。

這里，能夠獲得由于氮化硅膜不與ono膜相接而產(chǎn)生的效果。即，構(gòu)成ono膜on的氮化硅膜nt1的側(cè)壁僅與覆蓋該側(cè)壁的氧化硅膜ox3相接，因此能夠防止以存儲(chǔ)器單元mc的寫入工作時(shí)，電荷在ono膜on的附近的偏置隔離膜os1內(nèi)存儲(chǔ)為起因的，構(gòu)成存儲(chǔ)器單元mc的misfet的閾值電壓異常上升。

另外，在使用圖54而說明了的氮化硅膜nt3的回蝕刻工序中，由于可將膜種不同于氮化硅膜nt3的氧化硅膜ox3的一部分(圖61參照)用作蝕刻阻擋膜，因此可實(shí)現(xiàn)精度高的蝕刻。

以上，基于實(shí)施方式具體說明了本發(fā)明人所研發(fā)的發(fā)明，但本發(fā)明并不限定于所述實(shí)施方式，當(dāng)然能夠在不脫離其主旨的范圍內(nèi)進(jìn)行各種變更。

例如，在上述實(shí)施方式1、2的邏輯電路區(qū)域中，就形成包括high-k膜的柵極絕緣膜和金屬柵進(jìn)行了說明，但柵極絕緣膜也可以不包括high-k膜，柵電極也可以僅由多晶硅形成形成。但是，這種情況下，在上述實(shí)施方式2中使用圖56而說明了的結(jié)構(gòu)中，不能獲得防止氧向high-k膜及金屬柵電極浸入的效果。

不含high-k膜的柵極絕緣膜、和多晶硅柵電極可例如利用使用圖31至圖33而說明了的虛擬柵電極的形成方法來形成。之后，通過進(jìn)行使用圖13至圖28而說明了的工序，從而完成半導(dǎo)體器件。