本發(fā)明涉及半導(dǎo)體制造技術(shù)領(lǐng)域，更具體地說，本發(fā)明涉及一種測(cè)試結(jié)構(gòu)及測(cè)試方法。

背景技術(shù)：

隨著集成電路工藝的發(fā)展，半導(dǎo)體工藝尺寸越來越小，也越來越復(fù)雜。很多工藝整合的工藝窗口越來越小，如接觸孔中插塞與多晶硅的短路問題，其受到對(duì)準(zhǔn)精度以及插塞和多晶硅關(guān)鍵尺寸等的影響，是28nm以下研發(fā)工藝的難點(diǎn)問題之一。

目前，工藝在這方面的控制包括通過光學(xué)的方法來檢測(cè)兩個(gè)結(jié)構(gòu)對(duì)準(zhǔn)的偏差值來實(shí)現(xiàn)插塞與多晶硅的對(duì)準(zhǔn)，確保形成在正確的位置，但是由于光學(xué)本身的受到分辨率大小的限制，當(dāng)器件尺寸不斷縮小時(shí)，這種方法就不能滿足工藝精確控制的要求。

特別是在28nm以下技術(shù)節(jié)點(diǎn)，晶圓邊緣的單個(gè)比特(SB)失效情況嚴(yán)重。因此，必須要提出一種新的方法來解決這一問題。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明的目的在于，提供一種能夠測(cè)試結(jié)構(gòu)及測(cè)試方法，實(shí)現(xiàn)對(duì)共享插塞與多晶硅短路問題進(jìn)行在線監(jiān)控，從而為良率提升做出貢獻(xiàn)。

為了解決上述技術(shù)問題，本發(fā)明提供一種測(cè)試結(jié)構(gòu)，包括：交替排列的第一區(qū)域和第二區(qū)域，設(shè)置在第一區(qū)域和第二區(qū)域上的第一功能層和第二功能層，設(shè)置在所述第一功能層上兩端的共享插塞，所述共享插塞與第一功能層和第一區(qū)域共同連接，設(shè)置在所述第二功能層上中間的且與所述第二功能層連接的一檢測(cè)插塞，所述第一功能層和第二功能層相鄰。

可選的，對(duì)于所述的測(cè)試結(jié)構(gòu)，所述第一區(qū)域?yàn)镻MOS區(qū)域，所述第二區(qū)域?yàn)镹MOS區(qū)域。

可選的，對(duì)于所述的測(cè)試結(jié)構(gòu)，所述第一區(qū)域包括交錯(cuò)排列的第一阱區(qū)，所述第二區(qū)域包括并行排列的第二阱區(qū)，所述第一阱區(qū)和第二阱區(qū)平行排布。

可選的，對(duì)于所述的測(cè)試結(jié)構(gòu)，所述第一功能層在第一區(qū)域和第二區(qū)域的排列方向上設(shè)置在一個(gè)第一阱區(qū)，第二阱區(qū)和另一個(gè)第一阱區(qū)上；所述第二功能層在第一區(qū)域和第二區(qū)域的排列方向上設(shè)置在一個(gè)第一阱區(qū)，第二阱區(qū)和另一個(gè)第一阱區(qū)上。

可選的，對(duì)于所述的測(cè)試結(jié)構(gòu)，多個(gè)第一功能層和相同數(shù)量的第二功能層共同設(shè)置在相同的第一阱區(qū)上。

可選的，對(duì)于所述的測(cè)試結(jié)構(gòu)，所述共享插塞連接所述第一功能層和第一阱區(qū)。

可選的，對(duì)于所述的測(cè)試結(jié)構(gòu)，所述第一功能層和第二功能層為多晶硅材質(zhì)。

本發(fā)明還提供一種測(cè)試方法，包括：

提供如上所述的測(cè)試結(jié)構(gòu)；

對(duì)所述測(cè)試結(jié)構(gòu)進(jìn)行電子束掃描；

檢測(cè)所述檢測(cè)插塞的襯度以判斷所述檢測(cè)插塞所在的第二功能層是否與所述共享插塞發(fā)生短路。

可選的，對(duì)于所述的測(cè)試方法，若所述檢測(cè)插塞的襯度與所述共享插塞的襯度一致，則判斷所述檢測(cè)插塞所在的第二功能層與所述共享插塞發(fā)生短路。

可選的，對(duì)于所述的測(cè)試方法，若所述檢測(cè)插塞的襯度與所述共享插塞的襯度不一致，則判斷所述檢測(cè)插塞所在的第二功能層與所述共享插塞沒有發(fā)生短路。

相比現(xiàn)有技術(shù)，本發(fā)明發(fā)明提供的一種測(cè)試結(jié)構(gòu)，包括：交替排列的第一區(qū)域和第二區(qū)域，設(shè)置在第一區(qū)域和第二區(qū)域上的第一功能層和第二功能層，設(shè)置在所述第一功能層上兩端的共享插塞，所述共享插塞與第一功能層和第一區(qū)域共同連接，設(shè)置在所述第二功能層上中間的且與所述第二功能層連接的一檢測(cè)插塞，所述第一功能層和第二功能層相鄰。利用該測(cè)試結(jié)構(gòu)進(jìn)行測(cè)試時(shí)，能有效地監(jiān)控共享插塞與多晶硅之間短路的問題，避免后續(xù)造成的良率損失，為半導(dǎo)體良率提升提供保障。

附圖說明

圖1為一種晶圓邊緣單個(gè)比特失效的檢測(cè)示意圖；

圖2為一種半導(dǎo)體結(jié)構(gòu)的示意圖；

圖3為本發(fā)明一實(shí)施例中的測(cè)試結(jié)構(gòu)的示意圖；

圖4為本發(fā)明一實(shí)施例中沿圖3中A-A’的剖視圖；

圖5為本發(fā)明一實(shí)施例中測(cè)試方法的流程圖；

圖6位本發(fā)明一實(shí)施例中的測(cè)試結(jié)構(gòu)出現(xiàn)異常時(shí)的示意圖；

圖7為本發(fā)明一實(shí)施例中沿圖6中B-B’的剖視圖。

具體實(shí)施方式

下面將結(jié)合示意圖對(duì)本發(fā)明的麥克風(fēng)及其制作方法進(jìn)行更詳細(xì)的描述，其中表示了本發(fā)明的優(yōu)選實(shí)施例，應(yīng)該理解本領(lǐng)域技術(shù)人員可以修改在此描述的本發(fā)明，而仍然實(shí)現(xiàn)本發(fā)明的有利效果。因此，下列描述應(yīng)當(dāng)被理解為對(duì)于本領(lǐng)域技術(shù)人員的廣泛知道，而并不作為對(duì)本發(fā)明的限制。

在下列段落中參照附圖以舉例方式更具體地描述本發(fā)明。根據(jù)下面說明和權(quán)利要求書，本發(fā)明的優(yōu)點(diǎn)和特征將更清楚。需說明的是，附圖均采用非常簡(jiǎn)化的形式且均使用非精準(zhǔn)的比例，僅用以方便、明晰地輔助說明本發(fā)明實(shí)施例的目的。

請(qǐng)參考圖1所示，晶圓邊緣區(qū)域的芯片單元1遭受嚴(yán)重的單個(gè)比特失效問題。發(fā)明人在經(jīng)物理失效分析(PFA)檢測(cè)后發(fā)現(xiàn)，失效原因是共享插塞與多晶硅層發(fā)生短路所致。然而，針對(duì)這一電性失效問題，光學(xué)檢查沒有足夠的精度進(jìn)行在線監(jiān)控。同時(shí)，請(qǐng)參考圖2，由于共享插塞2在常規(guī)半導(dǎo)體結(jié)構(gòu)(例如靜態(tài)隨機(jī)存取存儲(chǔ)器，SRAM)中，其一端均會(huì)與一多晶硅層3相連，當(dāng)其另一端與另一多晶硅層3發(fā)生短路時(shí)(如圖中雙箭頭的示意)，不會(huì)有電位的變化，所以無法對(duì)其進(jìn)行電性缺陷的監(jiān)控。

請(qǐng)繼續(xù)參考圖2，以SRAM結(jié)構(gòu)為例，其包括多個(gè)并行交替分布的PMOS區(qū)和NMOS區(qū)，共享插塞2形成在PMOS區(qū)中，且在PMOS區(qū)中每個(gè)多晶硅層3都與共享插塞2連接。基于這種情況，發(fā)明人認(rèn)為可以通過改變多晶硅層3和共享插塞2的起始連接關(guān)系，使得PMOS區(qū)中部分多晶硅層3不與共享插塞2連接，為了實(shí)現(xiàn)這一目的，可以使得每個(gè)PMOS區(qū)中的多晶硅層3沿點(diǎn)劃線處斷開，并且進(jìn)一步反向延伸。如此一來，就會(huì)出現(xiàn)部分多晶硅層兩端與共享插塞2相連接，而部分多晶硅層不與共享插塞2相連接。那么當(dāng)不與共享插塞2相連接的多晶硅層發(fā)生于共享插塞的短路時(shí)，這一多晶硅層的電位就會(huì)出現(xiàn)變化，從而可以被檢測(cè)到。

因此，本發(fā)明提供如下一種測(cè)試結(jié)構(gòu)，請(qǐng)參考圖3和圖4，本發(fā)明的測(cè)試結(jié)構(gòu)，包括：交替排列的第一區(qū)域100和第二區(qū)域200，設(shè)置在第一區(qū)域100和第二區(qū)域200上的第一功能層11和第二功能層12，設(shè)置在所述第一功能層11上兩端的共享插塞10，所述共享插塞10與第一功能層11和第一區(qū)域100共同連接，設(shè)置在所述第二功能層12上中間的且與所述第二功能層12連接的一檢測(cè)插塞13，所述第一功能層11和第二功能層12相鄰。

在本發(fā)明的一個(gè)實(shí)施例中，所述第一區(qū)域100為PMOS區(qū)域，所述第二區(qū)域200為NMOS區(qū)域。所述第一區(qū)域100和第二區(qū)域200可以按照現(xiàn)有任意方法制備完成，例如是在襯底上經(jīng)過對(duì)應(yīng)的離子注入形成，本發(fā)明對(duì)此不做限制。

請(qǐng)繼續(xù)參考圖3，所述第一區(qū)域100包括交錯(cuò)排列的第一阱區(qū)15，所述第二區(qū)域200包括并行排列的第二阱區(qū)14，所述第一阱區(qū)15和第二阱區(qū)14平行排布。其中，所述第一阱區(qū)15為N阱，所述第二阱區(qū)14為P阱，所述第一阱區(qū)15和第二阱區(qū)14可以按照現(xiàn)有技術(shù)中制備對(duì)應(yīng)器件的方法來完成(例如SRAM)。具體在本實(shí)施例中即為第一阱區(qū)15呈兩列，且交錯(cuò)排布，而第二阱區(qū)14呈兩個(gè)長(zhǎng)條狀排布。

如圖4可以看出，所述共享插塞10連接所述第一功能層11和第一阱區(qū)15。而所述檢測(cè)插塞13則位于第二功能層12上。

請(qǐng)繼續(xù)參考圖3，所述第一功能層11在第一區(qū)域100和第二區(qū)域200的排列方向上設(shè)置在一個(gè)第一阱區(qū)15，第二阱區(qū)14和另一個(gè)第一阱區(qū)15上，即是橫跨了第二阱區(qū)14和部分第一阱區(qū)15；所述第二功能層12在第一區(qū)域100和第二區(qū)域200的排列方向上設(shè)置在一個(gè)第一阱區(qū)15，第二阱區(qū)14和另一個(gè)第一阱區(qū)14上，即是橫跨了第二阱區(qū)14和部分第一阱區(qū)15。可見，在排除插塞的情況下，第一功能層11和第二功能層12的設(shè)計(jì)基本一致。

進(jìn)一步的，在本發(fā)明中使得多個(gè)第一功能層11和相同數(shù)量的第二功能層12共同設(shè)置在相同的第一阱區(qū)15上。如圖3所示，分別具有2個(gè)第一功能層11和2個(gè)第二功能層12設(shè)置在相同的第一阱區(qū)15上，這樣可以使得每個(gè)第二功能層12都可以檢測(cè)到是否與共享插塞10發(fā)生短路，便于提高檢測(cè)效率。并且，可以是按照“第一功能層11-第二功能層12-第二功能層12-第一功能層11”的排列次序排布，以避免相鄰第一功能層11的共享插塞10的干擾。很顯然，第一功能層11和第二功能層12的數(shù)量還可以是其他，本發(fā)明在此不進(jìn)行列舉。

對(duì)于本實(shí)施例的SRAM結(jié)構(gòu)而言，所述第一功能層11和第二功能層12可以為多晶硅材質(zhì)。其中，在所述第一功能層11和第二功能層12于第一區(qū)域100和第二區(qū)域200之間，還存在著介質(zhì)層16，以實(shí)現(xiàn)電隔離。

下面對(duì)本發(fā)明的測(cè)試方法進(jìn)行詳細(xì)說明，請(qǐng)參考圖5，包括：

步驟S11，提供如上所述的測(cè)試結(jié)構(gòu)；

步驟S12，對(duì)所述測(cè)試結(jié)構(gòu)進(jìn)行電子束掃描；

步驟S13，檢測(cè)所述檢測(cè)插塞13的襯度以判斷所述檢測(cè)插塞13所在的第二功能層12是否與所述共享插塞10發(fā)生短路。

具體的，若所述檢測(cè)插塞13的襯度與所述共享插塞10的襯度一致，則判斷所述檢測(cè)插塞13所在的第二功能層12與所述共享插塞10發(fā)生短路。若所述檢測(cè)插塞13的襯度與所述共享插塞10的襯度不一致，則判斷所述檢測(cè)插塞13所在的第二功能層12與所述共享插塞10沒有發(fā)生短路。

下面結(jié)合圖3-圖4，圖6-圖7進(jìn)行說明。

如圖3中，并不存在第二功能層12與共享插塞10發(fā)生短路的情況，可參照?qǐng)D4的剖面圖，第二功能層12與共享插塞10之間有著間隔。當(dāng)電子束掃描進(jìn)行時(shí)，第一阱區(qū)15(N阱)激發(fā)出電子，傳遞至共享插塞10，但是檢測(cè)插塞13并沒有渠道接收被第一阱區(qū)15激發(fā)的電子，那么共享插塞10和檢測(cè)插塞13就會(huì)反應(yīng)出不同的襯度(VC)，具體表現(xiàn)是共享插塞10明亮，而檢測(cè)插塞13暗淡。

當(dāng)發(fā)生如圖6所示的結(jié)構(gòu)時(shí)，即共享插塞10與第二功能層12短路，請(qǐng)參考圖7，可見第二功能層12與共享插塞10發(fā)生接觸，當(dāng)電子束掃描進(jìn)行時(shí)，第一阱區(qū)15(N阱)激發(fā)出電子，傳遞至共享插塞10，但是此時(shí)檢測(cè)插塞13則也能夠接收到被第一阱區(qū)15激發(fā)的電子，因此共享插塞10和檢測(cè)插塞13就會(huì)反應(yīng)出基本一致的襯度(VC)，具體表現(xiàn)是共享插塞10和檢測(cè)插塞13都是明亮。就能夠很明顯的得知這一明亮的檢測(cè)插塞13所在的第二功能層12與共享插塞發(fā)生了短路。

本發(fā)明發(fā)明提供的一種測(cè)試結(jié)構(gòu)，包括：交替排列的第一區(qū)域和第二區(qū)域，設(shè)置在第一區(qū)域和第二區(qū)域上的第一功能層和第二功能層，設(shè)置在所述第一功能層上兩端的共享插塞，所述共享插塞與第一功能層和第一區(qū)域共同連接，設(shè)置在所述第二功能層上中間的且與所述第二功能層連接的一檢測(cè)插塞，所述第一功能層和第二功能層相鄰。利用該測(cè)試結(jié)構(gòu)進(jìn)行測(cè)試時(shí)，能有效地監(jiān)控共享插塞與多晶硅之間短路的問題，避免后續(xù)造成的良率損失，為半導(dǎo)體良率提升提供保障。

可以理解的是，雖然本發(fā)明已以較佳實(shí)施例披露如上，然而上述實(shí)施例并非用以限定本發(fā)明。對(duì)于任何熟悉本領(lǐng)域的技術(shù)人員而言，在不脫離本發(fā)明技術(shù)方案范圍情況下，都可利用上述揭示的技術(shù)內(nèi)容對(duì)本發(fā)明技術(shù)方案作出許多可能的變動(dòng)和修飾，或修改為等同變化的等效實(shí)施例。因此，凡是未脫離本發(fā)明技術(shù)方案的內(nèi)容，依據(jù)本發(fā)明的技術(shù)實(shí)質(zhì)對(duì)以上實(shí)施例所做的任何簡(jiǎn)單修改、等同變化及修飾，均仍屬于本發(fā)明技術(shù)方案保護(hù)的范圍內(nèi)。