本發(fā)明涉及半導(dǎo)體器件領(lǐng)域及其制造方法。此外，本發(fā)明還涉及包含鍺(Ge)作為通道材料的晶體管及其制造方法。發(fā)明背景由于金屬氧化物半導(dǎo)體(MOS)器件的不斷規(guī)?；?，常規(guī)的SiO2/多晶硅結(jié)構(gòu)被高k電介質(zhì)和金屬柵堆疊所替代。但是，將這種高k/金屬柵整合到MOS器件中還引起諸如平帶偏移和閾值電壓增加等嚴(yán)重挑戰(zhàn)。此外，對于低于1納米等效氧化物厚度(EOT)Si基金屬氧化物半導(dǎo)體場效應(yīng)晶體管(MOSFET)，偏壓溫度不穩(wěn)定性(BTI)是限制器件可靠性的最關(guān)鍵問題之一。由于BTI所導(dǎo)致的MOSFET非理想行為基本上是由半導(dǎo)體通道與柵電介質(zhì)層之間的界面處以及柵電介質(zhì)層內(nèi)部的缺陷所決定的。與此同時，在未來裝置技術(shù)節(jié)點中，正考慮使用高遷移率通道材料來進(jìn)一步強(qiáng)化器件性能。鍺(Ge)對于此類高遷移率n型MOSFET是具有吸引力的通道材料。在電子器件會議(IEDM)，2014年IEEE國際，第34.4.1至34.4.4頁，G.Groeseneken等人的《用于超越硅器件的先進(jìn)柵堆疊的BTI可靠性：挑戰(zhàn)與機(jī)遇(BTIreliabilityofadvancedgatestacksforBeyond-Silicondevices:challengesandopportunities)》中，回顧了基于Si和(Si)Ge的低于1納米等效氧化物厚度(EOT)MOSFET器件中的BTI。文章揭示了對于pMOS和nMOS這兩種器件，具有柵堆疊(其在Ge通道層與高k柵電介質(zhì)層之間包含較厚(1nm或更厚)的硅(Si)鈍化層(Ge/Si蓋層/SiO2/HfO2))的Ge基器件的BTI可靠性的改善。對于pMOSGe/Si蓋層/SiO2/HfO2器件，NBTI可靠性是良好至優(yōu)秀的，而對于nMOSGe/Si蓋層/SiO2/HfO2器件，PBTI可靠性是足夠的。另一方面，Pourtois等人通過模擬顯示，Si鈍化層需要減薄成數(shù)納米的層(ML)，以獲得對于Ge的高電子遷移率。存在對于如下晶體管的需求，其相比于現(xiàn)有技術(shù)晶體管具有更好的性能和遷移率，還具有足夠的BTI可靠性。技術(shù)實現(xiàn)要素：本發(fā)明的特定實施方式的目的是提供具有高性能、高遷移率和優(yōu)異的BTI可靠性的晶體管。本發(fā)明的特定實施方式的另一個目的是提供用于制造具有高性能、高遷移率和優(yōu)異的BTI可靠性的晶體管的方法。通過根據(jù)本發(fā)明實施方式的裝置和方法實現(xiàn)了上述目的。在所附的獨立權(quán)利要求和從屬權(quán)利要求中列出了本發(fā)明的具體和優(yōu)選的方面。從屬權(quán)利要求的特征可以與獨立權(quán)利要求的特征以及其他獨立權(quán)利要求的特征適當(dāng)?shù)叵嘟Y(jié)合，并且不僅僅是權(quán)利要求所明確闡述的。本發(fā)明的第一個方面涉及場效應(yīng)晶體管(FET)。FET包括：有源區(qū)，其包含鍺(Ge)；以及有源區(qū)上的柵堆疊。柵堆疊包括：包含Si的鈍化層；鈍化層上的界面電介質(zhì)層，其包含SiOx，其中x是大于0的整數(shù)；界面電介質(zhì)層上的電介質(zhì)包覆層，其包含形成界面偶極的材料；電介質(zhì)包覆層上的高k電介質(zhì)層；高k電介質(zhì)層上的柵電極層。根據(jù)本文的FET的優(yōu)勢在于，其具有優(yōu)異的遷移率和BTI可靠性性質(zhì)。更具體來說，F(xiàn)ET具有優(yōu)異的電子遷移率和PBTI可靠性。根據(jù)本文實施方式的FET的優(yōu)勢在于，相比于現(xiàn)有技術(shù)FET器件，其具有改善的亞閾值斜率(SS)。根據(jù)本發(fā)明第一個方面的實施方式，電介質(zhì)包覆層與界面電介質(zhì)層和高k電介質(zhì)層物理接觸。因而，電介質(zhì)包覆層被夾在界面電介質(zhì)層和高k電介質(zhì)層之間。根據(jù)本發(fā)明第一個方面的實施方式，形成界面偶極的材料包括如下材料，該材料不依賴于電介質(zhì)包覆層的厚度，誘發(fā)閾值電壓的負(fù)偏移。更具體來說，形成界面偶極的材料選自以下任意材料：鑭(La)、釔(Y)、鎂(Mg)、鉺(Er)、鏑(Dy)、釓(Gd)或者其他稀土材料。根據(jù)本發(fā)明第一個方面的實施方式，電介質(zhì)包覆層是過渡金屬氧化物層或者過渡金屬硅酸鹽層。根據(jù)本發(fā)明第一個方面的實施方式，電介質(zhì)包覆層是原子層沉積(ALD)層或者物理氣相沉積(PVD)層。PVD電介質(zhì)包覆層優(yōu)選包括LaxOz，其中，x、z是大于0的整數(shù)。ALD電介質(zhì)包覆層優(yōu)選包括LaxOz或LaxSiyOz，其中，x、y和z是大于0的整數(shù)。根據(jù)本文實施方式的FET的優(yōu)勢在于，其與三維(3D)器件整合是相容的。根據(jù)本文的實施方式，PVD或ALD電介質(zhì)包覆層包括La2O3。對于非常薄的層，氧甚至可以更少，例如，LaO。根據(jù)本文的實施方式，ALD電介質(zhì)包覆層包括LaSiO或LaSiO2。La2Si7是LaxSiyOz的另一種可能的晶體結(jié)構(gòu)。根據(jù)本發(fā)明第一個方面的實施方式，鈍化層的厚度是1-8單層。根據(jù)本發(fā)明第一個方面的實施方式，高k材料選自以下任意材料：HfOx、HfSiOx、HfSiON、LaOx、ZrOx、ZrSiOx、TaOx、AlOx，或其任意組合。根據(jù)本發(fā)明第一個方面的實施方式，柵電極包括選自下組的金屬：TiN、TiAl、TaN、TaC、TiC、Ti、Ta、Mo、Ru或W。根據(jù)本發(fā)明第一個方面的實施方式，界面電介質(zhì)層包括SiO2，以及電介質(zhì)包覆層包括La2O3或LaSiO或LaSiO2；根據(jù)本發(fā)明第一個方面的實施方式，F(xiàn)ET是FinFET或者GAAFET。本發(fā)明的第二個方面涉及場效應(yīng)晶體管(FET)的制造方法，該方法包括如下步驟：提供包含鍺(Ge)的有源區(qū)；在有源區(qū)上提供柵堆疊，其包括：在有源區(qū)上提供包含Si的鈍化層；在鈍化層上提供界面電介質(zhì)層，所述界面電介質(zhì)層包含SiOx，其中，x是大于0的整數(shù)；在界面電介質(zhì)層上提供電介質(zhì)包覆層，所述電介質(zhì)包覆層包括形成界面偶極的材料；在電介質(zhì)包覆層上提供高k電介質(zhì)層；在高k電介質(zhì)層上提供柵電極層。根據(jù)本發(fā)明第二個方面的實施方式，通過物理氣相沉積(PVD)或通過原子層沉積(ALD)來提供電介質(zhì)包覆層。根據(jù)本發(fā)明第二個方面的實施方式，提供鈍化層包括提供厚度為1-8單層的鈍化層。根據(jù)本發(fā)明第二個方面的實施方式，通過鈍化層的部分氧化，形成界面電介質(zhì)層。根據(jù)本發(fā)明第二個方面的實施方式，所述方法還包括在提供高k電介質(zhì)層之后，進(jìn)行激光退火。根據(jù)本發(fā)明第二個方面的實施方式，所述制造方法是后柵極制造方法(gate-lastmanufacturingmethod)。根據(jù)本文實施方式的FET的優(yōu)勢在于，其具有高遷移率和良好的BTI可靠性，更具體來說，其具有高電子遷移率和良好的PBTI可靠性。根據(jù)本文實施方式的FET的優(yōu)勢在于，其可用于三維(3D)器件整合。根據(jù)本發(fā)明實施方式的FET的優(yōu)勢在于，其具有低閾值電壓。附圖說明現(xiàn)將參照附圖進(jìn)一步以示例的方式描述本發(fā)明。所有附圖旨在描述本發(fā)明的一些方面和特定實施方式。出于清楚原因，附圖以簡化方式顯示。沒有顯示出所有替代方式和選項，因此，本發(fā)明不限于所給出的附圖內(nèi)容。在不同附圖中，相同附圖標(biāo)記用于表示相同部件。所有附圖旨在描述本文的一些方面和實施方式。所述附圖僅為示意性而不具限制性。圖1示意性顯示根據(jù)本發(fā)明第一個方面的FET。圖2A-C顯示根據(jù)本文實施方式的柵堆疊的HR-TEM圖像，所述柵堆疊包括鈍化層和以不同沉積時間形成的電介質(zhì)包覆層。圖3顯示根據(jù)本文實施方式的FET的柵堆疊的HR-TEM圖像。圖4顯示根據(jù)本文實施方式的鈍化層的亞閾值斜率(SS)的實驗結(jié)果。圖5顯示根據(jù)本文實施方式的電子遷移率和PBTI與鈍化層的剛沉積厚度的關(guān)系的實驗結(jié)果。圖6A-B示意性顯示根據(jù)本發(fā)明實施方式的包括鈍化層的FET的能帶圖。圖7顯示根據(jù)本文實施方式的包含電介質(zhì)包覆層的FET的源電流-柵電壓的實驗結(jié)果，所述電介質(zhì)包覆層包含La。圖8A-C示意性顯示根據(jù)本發(fā)明實施方式的包括柵堆疊的FET的能帶圖。圖9A-B顯示根據(jù)本文實施方式獲得的電容等效厚度(CET)(圖9A)以及ALD和PVD沉積電介質(zhì)包覆層的平帶電壓VFB(圖9B)的實驗結(jié)果。圖10顯示根據(jù)本發(fā)明實施方式的ALD沉積電介質(zhì)包覆層的實驗結(jié)果。圖11顯示根據(jù)本文實施方式的包含電介質(zhì)包覆層的FET的有效氧化物俘獲密度與氧化物上的電場的關(guān)系的實驗結(jié)果，所述電介質(zhì)包覆層包含La。圖12A-B示意性顯示根據(jù)本文實施方式的鈍化層和界面電介質(zhì)層的制造。圖13顯示根據(jù)本文實施方式的柵堆疊的能量色散X射線光譜(ESD)測量結(jié)果。圖14顯示根據(jù)本文實施方式的柵堆疊的C-V曲線。圖15顯示根據(jù)本文實施方式的FET的PBTI可靠性實驗結(jié)果。示意性實施方式的詳述將就具體實施方式并參照某些附圖對本發(fā)明進(jìn)行描述，但本發(fā)明并不受此限制，其僅受限于權(quán)利要求。所述附圖僅為示意性而不具限制性。在附圖中，為達(dá)到說明的目的，可能放大一些元件的尺寸而未按比例繪制。所述尺寸和相對尺寸不與本發(fā)明實際付諸實踐的情況相對應(yīng)。此外，在說明書和權(quán)利要求書中，術(shù)語“頂部”等用于描述目的，而不一定用于描述相對位置。應(yīng)理解，在合適的情況下，如此使用的術(shù)語可互換使用，并且本文所述的特定實施方式能夠按照本文所述或說明的方向以外的其它方向進(jìn)行操作。應(yīng)注意，權(quán)利要求書中使用的術(shù)語“包括”不應(yīng)解釋為被限制為其后列出的手段，其不排除其它元件或步驟。因此應(yīng)將其解釋為詳細(xì)說明存在所提到的所述特征、整數(shù)、步驟或組分，但不排除存在或添加一個或多個其它特征、整數(shù)、步驟或組分或其組合。因此，“包含裝置A和B的器件”表述的范圍不應(yīng)限于僅由組件A和B組成的器件。其表示就本發(fā)明而言，器件僅有的相關(guān)組件是A和B。說明書中提及的“一個實施方式”或“一種實施方式”表示就實施方式描述的具體特征、結(jié)構(gòu)或性質(zhì)包括在本發(fā)明的至少一個實施方式中。因此，在說明書中各種地方出現(xiàn)的短語“在一個實施方式中”或“在一種實施方式中”不一定全部都涉及同一個實施方式，但可能如此。此外，具體的特性、結(jié)構(gòu)或特征在一個或多個實施方式中可以任何合適的方式組合，其通過本發(fā)明的描述對本領(lǐng)域普通技術(shù)人員是顯而易見的。類似地，應(yīng)理解的是，在對示例性特定實施方式的描述中，為達(dá)到簡化說明和有助于理解本發(fā)明各個方面中的一個或多個方面的目的，有時將本發(fā)明的各種特征在單個實施方式、附圖或其描述中組合在一起。然而，這種進(jìn)行說明的方法不應(yīng)解釋為反映本發(fā)明需要比各權(quán)利要求中明確陳述的更多的特征的意圖。相反，如所附權(quán)利要求書所反映，發(fā)明方面在于少于單個之前說明的實施方式的所有特征。因此，將詳細(xì)說明書之前的權(quán)利要求書明確結(jié)合到該詳細(xì)說明書中，其中各權(quán)利要求獨自作為本發(fā)明獨立的實施方式。此外，本領(lǐng)域技術(shù)人員應(yīng)理解，盡管本文所述的一些實施方式包括其它實施方式所包括的一些特征但不包括其它特征，不同實施方式的特征的組合意在處于本發(fā)明的范圍內(nèi)，形成不同的實施方式。例如，在所附權(quán)利要求書中，可以任何組合使用任何要求保護(hù)的實施方式。在本文提供的描述中列出大量具體細(xì)節(jié)。然而應(yīng)理解，特定實施方式的實踐可不具有這些特定細(xì)節(jié)。在其它情況中，沒有詳細(xì)描述眾所周知的方法、結(jié)構(gòu)和技術(shù)，以免使本發(fā)明的描述難以理解?，F(xiàn)在通過對若干特定實施方式的詳細(xì)描述來描述本發(fā)明。很明顯，可根據(jù)本領(lǐng)域技術(shù)人員的知識構(gòu)建其他特定實施方式，而不背離受到所附權(quán)利要求書的限定的本發(fā)明的技術(shù)教示。本文所用術(shù)語“高k電介質(zhì)”或者“高k材料”指的是具有如下電介質(zhì)常數(shù)k的電介質(zhì)材料，其高于SiO2的電介質(zhì)常數(shù)，即k>3.9(SiO2的電介質(zhì)常數(shù)也常四舍五入到4)。為了獲得與用薄得多的SiO2層所能獲得的相同等效電容，高k電介質(zhì)材料比SiO2實現(xiàn)了更大的物理厚度。本文所用術(shù)語“k值”指的是電介質(zhì)材料的電介質(zhì)常數(shù)，并且當(dāng)分別描述具有高k值和低k值的電介質(zhì)材料時，可以表述為高k值或低k值。如圖1示意性所示，F(xiàn)ET包括半導(dǎo)體基材100，其包括有源區(qū)，所述有源區(qū)包含鍺(Ge)。術(shù)語“基材”用于總體限定感興趣的層或部分下方的層的元件。此外，“基材”也可以是任意其他基底，在其上形成了層，例如玻璃層或者金屬層。因此，基材可以是晶片，例如，坯晶片或者可以是施加到另一基底材料上的層，例如，在下方層上外延性生長的層。半導(dǎo)體基材可以是例如Ge基材或者絕緣體上的鍺(GOI)基材。半導(dǎo)體基材可以是例如包含Ge層的硅(Si)基基材。半導(dǎo)體基材包含Ge的部分作為FET的有源區(qū)。因而，半導(dǎo)體基材包含Ge的部分可以是例如作為FET的通道區(qū)域和/或FET的源區(qū)域和/或漏區(qū)域。本文下面將進(jìn)一步描述n型摻雜的Ge基半導(dǎo)體器件。FET還包括半導(dǎo)體基材100上的柵堆疊110，更具體來說，是在FET的含GE通道層上的柵堆疊110。柵堆疊110包括如下層堆疊：鈍化層101、界面電介質(zhì)層102、電介質(zhì)包覆層103、高k電介質(zhì)層104和金屬層105。優(yōu)選地，采用所謂的后柵極或者替代柵極(RMG)工藝來制造FET。這意味著在FET器件的制造過程中，首先制造虛擬柵或者犧牲柵，之后用最終柵堆疊替換。因而，在虛擬柵去除和預(yù)清潔之后提供鈍化層。還可以采用所謂的先柵極工藝來制造FET，這意味著在形成柵堆疊之后進(jìn)行退火/摻雜步驟。鈍化層101包括Si。可以采用外延沉積技術(shù)，例如氣相外延生長(VPE)來提供鈍化層101。優(yōu)選地，鈍化層101僅僅數(shù)個單層厚，更具體來說，1-8個單層，這等效于約1埃至約厚度(1個單層的Si等于0.13125nm)，更優(yōu)選是1-5個單層。應(yīng)注意的是，剛沉積的Si層的厚度大于FET中的鈍化層101的最終厚度，如圖12A-B示意性所示。通過在鈍化層的外延沉積之后進(jìn)行氧化步驟，部分的剛沉積的Si層發(fā)生氧化(例如，采用干燥臭氧氧化)，從而在鈍化層上形成SiO2的界面層。(會形成鈍化層的)剛沉積的Si層從而被部分消耗掉，改性成為SiO2。圖12A顯示在沉積了鈍化層(即，剛沉積層)之后的中間柵堆疊。圖12B顯示在剛沉積層的氧化之后的中間柵堆疊，從而形成鈍化層101和界面電介質(zhì)層102。圖2A-C顯示柵堆疊的高分辨率透射電子顯微鏡(HR-TEM)圖像，所述柵堆疊包括：Si鈍化層101、SiO2層102、HfO2層104、以及TiN金屬層105，其中，Si鈍化層101是由1100秒(圖2A)、1650秒(圖2B)和3500秒(圖2C)的不同Si沉積時間形成的。對于不同的沉積時間(以及在氧化步驟之后)，觀察到1.1nm的SiO2層。對于1100秒的沉積時間(圖2A)，觀察到0.4nm厚的剩余Si層。通過將SiO2厚度(界面層厚度)換算成Si厚度(鈍化層厚度)，估算了初始生長或者剛沉積的Si厚度，表明0.9nm厚的剛沉積的Si層產(chǎn)生0.4nm厚的剩余Si鈍化層，這約為3個單層。對于圖2B，Si鈍化層約為6個單層，這等效于約0.8nm，以及對于圖2C，Si鈍化層約為12個單層，這等效于約1.8nm。圖3顯示根據(jù)本發(fā)明實施方式的柵堆疊的HR-TEM圖像。柵堆疊包括：Si鈍化層101、SiO2層102、LaSiO層、HfO2層104、以及TiN金屬層105。剛沉積的Si厚度是0.9nm，以及PVD剛沉積的La層為0.5nm。在Si鈍化層沉積之后，發(fā)生部分氧化，從而形成SiO2界面電介質(zhì)層，以及在沉積了PVDLa層之后，發(fā)生與下方層的擴(kuò)散，從而在SiO2上形成LaSiO層。優(yōu)選使得剩余鈍化層薄至數(shù)個單層，更優(yōu)選為1-8個單層，更優(yōu)選1-5個單層，從而獲得高的Ge電子遷移率。由此，得益于Si鈍化層的量子化和有限的物理厚度，電子分布在Ge通道中。因此，最佳的Si厚度是1-8個單層，更優(yōu)選為1-5個單層。根據(jù)一些實施方式，可以通過減小高k電介質(zhì)層104的厚度和通過在具有最佳Si厚度的柵堆疊上進(jìn)行H2燒結(jié)退火，來進(jìn)一步改進(jìn)Ge的電子遷移率。圖4顯示對于不同厚度的鈍化層101，亞閾值斜率(SS)的增加。當(dāng)Si鈍化層的厚度從1.6nm下降到0.8nm時，亞閾值斜率改善了26％(參見插圖)。通過使用更薄的Si鈍化層，導(dǎo)通電流I導(dǎo)通和電子遷移率都顯示出明顯增加。這種增加可以通過量子化驅(qū)動電子分布進(jìn)行定性解釋，由于量子化驅(qū)動電子分布，更多的電子分布在了Ge通道中。圖5顯示電子遷移率和PBTI與鈍化層的剛沉積厚度的關(guān)系的實驗結(jié)果。圖6示意性解釋了對于厚的鈍化層(圖6A)和具有根據(jù)本發(fā)明實施方式的厚度的鈍化層(圖6B)，該關(guān)系背后的物理原理。當(dāng)使用厚的Si鈍化層時(比根據(jù)本發(fā)明的1-8個單層更厚的情況)，電子傾向于位于Si層中，這導(dǎo)致較低的電子遷移率。但是，發(fā)現(xiàn)高k電介質(zhì)層中有限部分的缺陷水平，導(dǎo)致更好的PBTI可靠性。對于根據(jù)本文實施方式的Si鈍化層，電子開始位于Ge通道層中，產(chǎn)生較高的電子遷移率。但是，發(fā)現(xiàn)高k電介質(zhì)層中較小的缺陷水平，導(dǎo)致較差的PBTI可靠性(相比于較高的Si層而言)。此外，由于通過在高k電介質(zhì)層104和界面電介質(zhì)層102之間產(chǎn)生界面偶極，高k電介質(zhì)層104中的缺陷水平有力地退耦(decouple)，改善了PBTI可靠性。只有當(dāng)界面電介質(zhì)層含有足夠低密度的電子俘獲點位時(即，例如由此與包含GeOz>0的界面層不相容時)，才可獲得該優(yōu)點。作為替代，鈍化層還可包括例如SiON和其上對應(yīng)的氮化SiO2層作為鈍化層氧化之后的界面電介質(zhì)層。總結(jié)來說，超薄的鈍化層顯示出改進(jìn)的電子遷移率和改進(jìn)的PBTI的優(yōu)勢。FET還包括電介質(zhì)包覆層103，其包括形成界面偶極的材料，這是用于誘發(fā)界面電介質(zhì)層和高k電介質(zhì)層之間的界面偶極的材料。這意味著包含形成界面偶極的材料的電介質(zhì)包覆層103引起負(fù)Vth偏移，這不依賴于電介質(zhì)包覆層的厚度。形成界面偶極的材料可包括La、Mg、Sc、Y、Sr、Er、Dy、Gd。優(yōu)選地，電介質(zhì)包覆層103與下方的界面電介質(zhì)層102物理接觸?？梢圆捎贸练e技術(shù)，例如物理氣相沉積(PVD)或者原子層沉積(ALD)來形成剛沉積的電介質(zhì)包覆層。對于采用PVD技術(shù)沉積電介質(zhì)包覆層的FET，在之后的溫度步驟過程中，會發(fā)生例如La擴(kuò)散進(jìn)入下方的包含SiO2的界面電介質(zhì)層，從而最終的電介質(zhì)包覆層(因此在完整的柵堆疊加工之后)包括LaxSiyOz(x,y,z>0)。由于這種擴(kuò)散過程，界面電介質(zhì)層的厚度會減小。所以在電介質(zhì)包覆層沉積之后的界面電介質(zhì)層的厚度會小于在電介質(zhì)包覆層沉積之前的界面電介質(zhì)層的厚度。能量色散X射線光譜(ESD)測量(圖13)揭示了對于La的情況，在柵堆疊110的完整器件加工之后，在減小的界面電介質(zhì)層(SiO2層)上形成LaSiO。在柵堆疊中整合包含形成界面偶極的材料的電介質(zhì)包覆層的優(yōu)點在于，相比于沒有該電介質(zhì)包覆層的柵堆疊，F(xiàn)ET的閾值電壓下降。這如圖7中的實驗結(jié)果所示，比較了PVD剛沉積的La層(厚度為0.3nm、0.5nm)與沒有包含形成界面偶極的材料(即，沒有La)的電介質(zhì)層的柵堆疊。發(fā)現(xiàn)對于包括包含La的電介質(zhì)包覆層的柵堆疊，閾值電壓下降。通過在柵堆疊中結(jié)合La，還抑制了C-V曲線中的頻散(參見對于沒有La的柵堆疊的C-V曲線114偏移到具有La的柵堆疊的C-V曲線115，如圖14中的箭頭所示)，這表明了鈍化層和界面電介質(zhì)層之間的界面處的界面質(zhì)量的改善。由于結(jié)合了包含形成界面偶極的材料的電介質(zhì)包覆層，改善了PBTI可靠性，這是由于通道區(qū)域中的明顯不重合電子和高k電介質(zhì)層中的缺陷水平所導(dǎo)致的。除此之外，還顯示即使是在更薄的Tinv情況下，由于結(jié)合了形成界面偶極的材料所導(dǎo)致的界面質(zhì)量改善，維持了電子遷移率。圖8A-C解釋了改善的PBTI和高電子遷移率的結(jié)合優(yōu)勢。圖中顯示根據(jù)本文的柵堆疊的不同能帶圖，所述柵堆疊包括：(a)厚的鈍化層(即，在氧化之后的鈍化層的厚度超過0.6nm)，(b)薄的鈍化層，即1-8個單層，以及(c)薄的鈍化層和在高k電介質(zhì)層和界面電介質(zhì)層之間的具有形成界面偶極的材料的電介質(zhì)包覆層。對于能帶圖，假定在高k電介質(zhì)層中的缺陷水平具有局部化能量分布。當(dāng)形成界面偶極時，在界面處的能量水平發(fā)生突然變化，導(dǎo)致高k電介質(zhì)層中對于通道區(qū)域中的電子而言相同但是明顯不重合的缺陷。形成界面偶極導(dǎo)致明顯的閾值電壓(Vth)偏移，而Vth偏移顯示出不連續(xù)的厚度依賴性。為了改善PBTI可靠性，界面偶極需要是引起負(fù)Vth和平帶電壓(VFB)偏移的那種。此外，通過形成界面偶極，降低了由電子隧穿主導(dǎo)的柵極漏電流。柵-通道電容顯示出閾值電壓Vth的明顯下降(對于剛沉積的0.5nmLaPVD層為0.95V)，這是由于La誘發(fā)的偶極和柵極反轉(zhuǎn)厚度(Tinv)的下降所導(dǎo)致的，這是得益于形成具有比界面SiO2電介質(zhì)層更高的k值的LaSiO。提取的等效氧化物厚度(EOT)為1.05nm，在+0.6V的Vth提取的Tinv是1.60nm。總結(jié)來說，實現(xiàn)了如下實驗結(jié)果，對于根據(jù)本文實施方式的包含柵堆疊的FET，在降低的Tinv情況下，當(dāng)在125℃下運行10年時，最大Vov增加到高至0.28V，這與0.5V-VDD器件的PBTI可靠性目標(biāo)相差不遠(yuǎn)。柵堆疊110Tinv(nm)1.5(Vth+0.6V)μ(cm2/Vs)約175Vth(V)約0.3PBTIVov(V)0.28由于添加了包含La的電介質(zhì)包覆層和誘發(fā)形成界面偶極，改善了PBTI可靠性。如圖8C的能帶圖所示，界面偶極改變了給定過載電壓(這是施加的柵電壓與閾值電壓之差)下，高k電介質(zhì)層中對于通道區(qū)域中的電子具有可及性的缺陷的數(shù)量。通過(在高k電介質(zhì)層沉積和金屬柵沉積步驟之間進(jìn)行的)激光退火可以獲得進(jìn)一步的改進(jìn)。當(dāng)沒有包含La的電介質(zhì)包覆層時，激光退火沒有引起PBTI的明顯改變，PBTI可靠性的額外改善是與LaSiO層中的缺陷鈍化相關(guān)。由于Ge工藝的低熱預(yù)算(因為這是后柵極制造方法)，相比于例如先柵極SiCMOS工藝，存在較少的La擴(kuò)散。因此，為了使得形成界面偶極最大化，立即在界面電介質(zhì)層的頂部上沉積La。ALD沉積的電介質(zhì)包覆層的優(yōu)點是與子1x技術(shù)節(jié)點(sub-1xtechnologynode)相容，其中節(jié)距變得非常小(小于10nm)，并且變得難以用常規(guī)氣相沉積技術(shù)來沉積層。因而，此類FET與例如三維(3D)裝置(例如，F(xiàn)inFET或全柵(GAA)FET)是相容的。已知ALD是所謂的保形層，這意味著層的沉積會符合其上沉積了層的表面的輪廓(而對于PVD沉積層則不是這種情況)。對于包括ALD電介質(zhì)包覆層的FET，這種ALD電介質(zhì)包覆層包括LaxOz或LaxSiyOz，其中，x,y,z>0。換言之，剛沉積的電介質(zhì)包覆層是LaxOz或LaxSiyOz，并且在最終柵堆疊中保留有這種層材料，對于PVD電介質(zhì)包覆層，剛沉積的電介質(zhì)包覆層是La(并在最終柵堆疊中變成LaSiO層)。ALD電介質(zhì)包覆層還具有進(jìn)一步優(yōu)勢：電介質(zhì)包覆層與下方的界面電介質(zhì)層不會發(fā)生擴(kuò)散。從而可以更精確地控制柵堆疊。此外，對于ALD沉積的電介質(zhì)包覆層103，觀察到相比于沒有電介質(zhì)包覆層103的柵堆疊，高k電介質(zhì)層104更薄。這可能是因為抑制了ALD的生長。圖9A-B顯示獲得的電容等效厚度(CET)(圖9A)以及ALDLa2O3沉積電介質(zhì)包覆層(圓圈)和PVDLa沉積電介質(zhì)包覆層(方塊)的平帶電壓VFB(圖9B)的實驗結(jié)果?？梢钥闯?，對于CET和VFB這兩者，PVD沉積層看上去都是有利的。LaSiO的形成解釋了CET的降低，以及長程偶極的形成解釋了VFB的明顯偏移。另一方面，對于ALDLa2O3沉積的電介質(zhì)包覆層，觀察到CET的單調(diào)增加，表明沒有形成LaSiO。La2O3/SiO2界面確定了VFB的偏移。圖10顯示ALD沉積的La2O3電介質(zhì)包覆層和ALD沉積的LaSiO電介質(zhì)包覆層的實驗結(jié)果。通過插入La2O3和LaSiO觀察到明顯的VFB偏移(參見圖10上方的VFB與CET關(guān)系)，這歸結(jié)于形成La誘發(fā)的界面偶極。對于LaSiO中的不同La組成，富含La的LaSiO顯示更大的VFB偏移，這與偶極解釋相一致。界面偶極的作用(價值)還參見柵極漏電流(Jg，圖10的下方圖)。對于較厚的柵電介質(zhì)，柵極漏電流較低。但是，發(fā)現(xiàn)對于不同的La2O3和LaSiO厚度的Jg趨勢低于沒有任何La的參比。這解釋為界面偶極(如圖8C所示，使得高k柵電介質(zhì)的能帶圖發(fā)生偏移)增加了對于來自Ge通道的電子隧穿的阻擋。因此，一旦在高k電介質(zhì)層和界面電介質(zhì)層之間的界面處(高k/SiO2)形成界面偶極，可以觀察到柵極漏電流降低的優(yōu)勢。圖11顯示有效氧化物俘獲密度與氧化物上的電場的關(guān)系的實驗結(jié)果。這是從C-V滯后測量估算的，顯示合理Eox(約為3.5MV/cm)下的較低值。對于ALDLa2O3和LaSiO情況下觀察到的較為陡峭的電壓加速，表明了高k中的缺陷水平與通道中的電子的能量不重合。FET還包括高k電介質(zhì)層104。高k電介質(zhì)層可以包括例如HfOx、HfSiOx、HfSiON、LaOx、ZrOx、ZrSiOx、TaOx、AlOx或者任意組合，并且可以根據(jù)本領(lǐng)域技術(shù)人員眾所周知的技術(shù)(例如PVD或ALD)形成。根據(jù)一些實施方式，可以在沉積高k電介質(zhì)層104之后進(jìn)行激光退火。發(fā)現(xiàn)750攝氏度的退火明顯進(jìn)一步改善了PBTI可靠性。還觀察到閾值電壓的進(jìn)一步降低。對于1.5nm的Tinv和0.95nm的EOT，10年獲得的最大過載電壓Vov是0.28V，這接近0.5Vdd操作的目標(biāo)。FET還包括柵金屬層105。柵金屬層可以包括例如TiN、TiAl、TaN、TaC、TiC、Ti、Ta、Mo、Ru或W，并且可以根據(jù)本領(lǐng)域技術(shù)人員眾所周知的技術(shù)(例如PVD或ALD)形成。可以采用替代金屬柵極(RMG)高k后流(high-klastflow)來制造Si鈍化的GenFET。在去除虛擬柵和預(yù)清潔之后，在350攝氏度(℃)，用Si3H8前體在Ge通道上外延性生長Si薄層。然后在300°進(jìn)行干燥O3氧化，在此之后在Si包覆層上形成SiO2界面層(IL)。在SiO2界面層(IL)上形成0.3-0.5nm的PVDLa。然后在750℃進(jìn)行激光退火。之后，在堆疊上沉積約為2-4nm的ALDHfO2。用5nm的ALDTiN和W，在HfO2層上形成最終金屬柵極。在標(biāo)準(zhǔn)后段制程(BEOL)之后，可以進(jìn)行H2燒結(jié)退火(400℃，20分鐘)，使得Si/SiO2界面中的缺陷(即懸空鍵)鈍化。根據(jù)本發(fā)明實施方式的FET可以包括平坦或水平FET以及垂直(即三維)FET，例如FinFET或者全柵(GAA)FET。在垂直器件的情況下，可以看到，無論是通過PVD或者通過ALD形成電介質(zhì)包覆層，會形成與垂直器件的垂直結(jié)構(gòu)共形的LAD層，即符合下方層的形狀。例如，對于FinFET，在翼的側(cè)壁還會看到通過ALD提供的電介質(zhì)包覆層，而PVD電介質(zhì)包覆層則不是這種情況。當(dāng)前第1頁1 2 3