本發(fā)明總的來說涉及半導體領(lǐng)域，并且更具體地，涉及半導體結(jié)構(gòu)和相關(guān)制造方法。

背景技術(shù)：

在平面金屬氧化物半導體場效應晶體管(mosfet)的尺寸縮小方面存在許多挑戰(zhàn)。例如，閾值擺幅退化、漏致勢壘降低效應(dibl)、器件特性波動及漏電都是由3-d器件結(jié)構(gòu)所要解決的問題。鰭式場效晶體管(finfet)是可用于納米級互補金屬氧化物半導體(cmos)和高密度內(nèi)存應用的3-d器件結(jié)構(gòu)。具有橫向雙擴散金屬氧化物半導體(ldmos)結(jié)構(gòu)的finfet可提供高擊穿電壓(例如，在漏極和源極端之間)。例如，通過載流子(例如，電子)流通路徑通過檢測區(qū)域時，將達到高擊穿電壓。

技術(shù)實現(xiàn)要素：

本公開的實施例提供了一種半導體結(jié)構(gòu)。該半導體結(jié)構(gòu)包括襯底；柵極結(jié)構(gòu)，形成在襯底上方；源極區(qū)和漏極區(qū)，在柵極結(jié)構(gòu)的任一側(cè)形成在襯底中，源極區(qū)和漏極區(qū)均具有第一導電類型；以及場板，在柵極結(jié)構(gòu)和漏極區(qū)之間形成在襯底上方，其中，場板連接到襯底的源極區(qū)或塊狀電極。

本公開的實施例提供了一種半導體結(jié)構(gòu)。該半導體結(jié)構(gòu)包括：襯底；柵極結(jié)構(gòu)，形成在襯底上方；源極區(qū)和漏極區(qū)，在柵極結(jié)構(gòu)的任一側(cè)形成在襯底中；以及場板，在柵極結(jié)構(gòu)和漏極區(qū)之間形成在襯底上方，其中，柵極結(jié)構(gòu)和場板之間的距離范圍為大約0到大約200nm。

本公開的實施例還提供了一種用于制造半導體結(jié)構(gòu)的方法。該方法包括：提供襯底；在襯底上方形成柵極結(jié)構(gòu)；至少部分地在襯底上方形成場板；在柵極結(jié)構(gòu)的任一側(cè)上在襯底中形成源極區(qū)和漏極區(qū)；以及將場板連接到襯底的源極區(qū)或塊狀電極。

附圖說明

當結(jié)合附圖進行閱讀時，根據(jù)下面詳細的描述可以更好地理解本發(fā)明。應該強調(diào)的是，根據(jù)工業(yè)中的標準實踐，各種部件沒有被按比例繪制并且僅僅用于說明的目的。實際上，為了清楚的討論，各種部件的尺寸可以被任意增加或減少。

圖1至圖8是根據(jù)本公開的一個示例性實施例的示出處于不同制造階段的高壓半導體器件的截面圖；以及

圖9至圖16是根據(jù)本公開的另一個示例性實施例的示出處于不同制造階段的高壓半導體器件的截面圖。

具體實施方式

以下公開內(nèi)容提供了許多不同的實施例或?qū)嵗詫崿F(xiàn)本發(fā)明的不同特征。以下將描述組件和布置的具體實例以簡化本發(fā)明。當然，這些僅僅是實例而不旨在限制。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接觸的實施例，也可以包括形成在第一部件和第二部件之間的附加部件使得第一部件和第二部件不直接接觸的實施例。而且，本發(fā)明在各個實例中可以重復參考數(shù)字和/或字母。該重復是出于簡明和清楚的目的，而其本身并未指示所討論的各個實施例和/或配置之間的關(guān)系。

而且，為便于描述，在此可以使用諸如“在...之下”、“在...下方”、“下部”、“在...之上”、“上部”等的空間相對術(shù)語，以描述如圖所示的一個元件或部件與另一個(或另一些)元件或部件的關(guān)系。除了圖中所示的方位外，空間相對位置術(shù)語旨在包括器件在使用或操作中的不同方位。裝置可以以其他方式定向(旋轉(zhuǎn)90度或在其他方位上)，并且本文使用的空間相對描述符可以同樣地作相應的解釋。

盡管提出本發(fā)明寬泛范圍的數(shù)值范圍和參數(shù)設(shè)定是近似值，在特定實例中的數(shù)值設(shè)定被盡可能精確地報告。任何數(shù)值，然而，固有地包含某些必然誤差，該誤差由各自的測試測量結(jié)果中發(fā)現(xiàn)的標準偏差產(chǎn)生。同樣，正如此處使用的術(shù)語“約”一般指在給定值或范圍的10％、5％、1％或0.5％內(nèi)。或者，術(shù)語“約”意思是在本領(lǐng)域普通的技術(shù)人員可以考慮到的可接受的平均標準誤差內(nèi)。除了在操作/工作實例中，或者除非明確指出，否則應該理解，通過術(shù)語“大約”修改所有示例中的所有的數(shù)值范圍、數(shù)量、值和百分比(諸如用于本文所公開的材料的數(shù)量、持續(xù)時間、溫度、操作條件、比率大小等)。因此，除非有相反規(guī)定，本發(fā)明和所附權(quán)利要求所記載的數(shù)值參數(shù)設(shè)定是可以根據(jù)要求改變的近似值。至少，每個數(shù)值參數(shù)應該至少被解釋為根據(jù)被報告的有效數(shù)字的數(shù)目，并應用普通的四舍五入技術(shù)。此處范圍可以表示為從一個端點到另一個端點或在兩個端點之間。此處公開的所有范圍包括端點，除非另有說明。

圖1至圖8示出了根據(jù)本公開的一個示例性實施例的展示處于不同制造階段的用于高壓運行的n型橫向雙擴散mos(ldmos)finfet器件100的一系列截面圖。也可以相似方式通過改變各層的摻雜類型制造p型finfet。各圖描繪了縱向截面圖。盡管這些截面圖展示了整個制造方法中的各種結(jié)構(gòu)特征，但是應理解可采用多種變化。本方法僅為示例，并非作為本公開的限制。

應注意的是圖1至圖8已經(jīng)過簡化，以便更好地理解本公開。此外，高壓n型ldmosfinfet器件100可配置為具有多個pmos和nmos晶體管(制造用于在不同電壓電平下運行)的片上系統(tǒng)(soc)器件。pmos和nmos晶體管可提供包括邏輯/存儲器件和輸入/輸出器件的低壓功能、以及包括電源管理器件的高壓功能。例如，提供低壓功能的晶體管可通過標準cmos技術(shù)具有1.1v的工作(或漏極)電壓，或者通過標準cmos技術(shù)中的特殊(輸入/輸出)晶體管具有1.8/2.5/3.3v的電壓。此外，提供中/高電壓功能的晶體管可具有5v或以上(例如，20-35v)的工作(或漏極)電壓。應理解，高壓n型ldmosfinfet器件100也可包括電阻器、電容器、電感器、二極管和其他通常在集成電路中使用的合適的微電子器件。

參考圖1，提供了半導體襯底202。襯底202可包括諸如硅晶圓的半導體晶圓?？蛇x地，襯底202可包括諸如鍺的其他元素型半導體。襯底202也可包括諸如碳化硅、砷化鎵、砷化銦和磷化銦等的化合物半導體。此外，襯底202可包括諸如硅鍺、碳化硅鍺、鎵砷磷和鎵銦磷的合金半導體。在一個實施例中，襯底202包括覆蓋塊狀半導體的外延層(epi層)。此外，襯底202可包括絕緣體上半導體(soi)結(jié)構(gòu)。例如，襯底202可包括通過諸如注氧隔離(simox)的工藝形成的埋氧(box)層。在不同實施例中，襯底202可包括隱埋層，諸如n型隱埋層(nbl)、p型隱埋層(pbl)和/或包括埋氧(box)層的隱埋介電層。

在一些實例中，半導體襯底202也可包括多個堆疊或粘附在一起的晶圓或管芯。半導體襯底202可包括由硅錠切割而成的晶圓，和/或任何其他類型的半導體/非半導體和/或在下層襯底上形成的沉積或生長(例如，外延)層。在本實施例中，在高壓n型ldmosfinfet器件中，襯底202包括p型硅襯底(p襯底)。為了形成互補式ldmosfinfet器件，可將n型隱埋層(即，深n阱(dnw))深埋入p襯底202的高壓p型ldmosfinfet器件的有源區(qū)下方。

可在襯底202上形成諸如淺溝槽隔離(sti)或包括隔離部件的硅局部氧化物(locos)的隔離部件結(jié)構(gòu)204以便限定及電隔離各有源區(qū)。作為一個示例，sti部件的形成可包括在襯底中干蝕刻溝槽，并以諸如氧化硅、氮化硅或氮氧化硅的絕緣材料填充溝槽。填充的溝槽可具有多層結(jié)構(gòu)，例如使用氮化硅或氧化硅填充的熱氧化物襯墊層。在進一步實施例中，sti結(jié)構(gòu)可使用如下加工程序制造，諸如：生成墊氧化層、形成低壓化學汽相沉積(lpcvd)氮化層、使用光刻膠和掩模圖案化sti開口、在襯底中蝕刻溝槽、可選地生成熱氧化物溝槽襯墊以改善溝槽界面、使用cvd氧化物填充溝槽、使用化學機械拋光(cmp)回蝕刻和平坦化、以及使用氮化汽提工藝除去氮化硅。

參考圖2，在半導體襯底202上形成半導體鰭片205。半導體鰭片205在隔離部件結(jié)構(gòu)204之間橫向延伸。

在圖3中，在p襯底202和半導體鰭片205的各區(qū)域內(nèi)通過本領(lǐng)域已知的離子注入或擴散技術(shù)形成p阱區(qū)(pw)206。例如，p阱掩模用于在光刻工藝或其他合適的工藝中圖案化光刻膠層，以便覆蓋半導體鰭片205的第一部分。示例性的光刻工藝可包括光刻膠涂布、軟烘、掩模對準、曝光、曝光后烘烤、顯影和硬烘的處理步驟?？蛇M行利用諸如硼的p型摻雜劑的離子注入(即p型穿通注入)以便在襯底202中形成p阱(pw)206。通過這種方式，可阻止一些離子進入鰭片205，而其他離子分散至隔離部件結(jié)構(gòu)204并且注入隔離部件結(jié)構(gòu)204的上表面下方的鰭片205以形成所述p阱區(qū)(pw)206。

在圖4中，在p襯底202和半導體鰭片205的各區(qū)域內(nèi)通過與上述形成p阱區(qū)206相似的離子注入或擴散技術(shù)形成n阱區(qū)(nw)208。例如，n阱掩模用于在光刻工藝或其他合適的工藝中圖案化光刻膠層，以便覆蓋半導體鰭片205的第二部分。示例性光刻工藝可包括光刻膠涂布、軟烘、掩模對準、曝光、曝光后烘烤、顯影和硬烘的處理步驟。可進行利用諸如砷或磷的n型摻雜劑的離子注入以便在襯底202中形成n阱(nw)208。通過這種方式，可阻止一些離子進入鰭片205，而其他離子分散至隔離部件結(jié)構(gòu)204并且注入隔離部件結(jié)構(gòu)204的上表面下方的鰭片205中以形成n阱區(qū)(nw)208。

在圖5中，在半導體鰭片205上形成并圖案化柵極介電層502a-505a。柵極介電層502a-505a可包括氧化硅層?？蛇x地，柵極介電層502a-505a可選地包括高k介電材料、氮氧化硅、其他合適材料或它們的組合。高k材料可從金屬氧化物、金屬氮化物、金屬硅化物、過渡金屬氧化物、過渡金屬氮化物、過渡金屬硅化物、金屬氮氧化物、金屬鋁酸鹽、硅酸鋯、鋁酸鋯、氧化鉿或它們的組合中選擇。此外，柵極介電層502a-505a可具有多層結(jié)構(gòu)，諸如一個氧化硅層和另一個高k材料層。此外，可使用化學汽相沉積(cvd)、物理汽相沉積(pvd)、原子層沉積(ald)、熱氧化、其他合適工藝或它們的組合形成柵極介電層502a-505a。

在圖6中，分別在柵極介電層502a-505a上形成柵極電極502b-505b。柵極電極502b-505b可包括摻雜多晶硅(或多晶硅)?？蛇x地，柵極電極502b-505b可包括諸如al、cu、w、ti、ta、tin、tan、nisi、cosi的金屬、其他合適的導電材料或它們的組合。此外，柵極電極502b-505b可通過cvd、pvd、電鍍或其他合適的工藝形成。同樣，柵極電極502b-505b可具有多層結(jié)構(gòu)，并且可采用不同工藝相結(jié)合的多步驟工藝形成。在示例性實施例中，柵極介電層503a和柵極電極503b共同形成半導體鰭片205上的有源柵極結(jié)構(gòu)503。

類似地，柵極介電層504a和柵極電極504b共同形成半導體鰭片205上的柵極結(jié)構(gòu)504。特別是，柵極結(jié)構(gòu)504可臨近于有源柵極結(jié)構(gòu)503設(shè)置在n阱區(qū)208上，并且可以作為場板使用以增強器件擊穿電壓。關(guān)于場板的功能的詳細描述將在以下段落中進行說明。此外，柵極介電層502b和柵極電極502a共同形成覆蓋半導體鰭片205的一個側(cè)壁的柵極結(jié)構(gòu)502，并且柵極介電層505b和柵極電極505a共同形成覆蓋半導體鰭片205的另一側(cè)壁的柵極結(jié)構(gòu)505。柵極結(jié)構(gòu)502和505被認定為偽柵極結(jié)構(gòu)，并且包括與有源柵極結(jié)構(gòu)503和場板504不同的非金屬材料。在一些實施例中，場板504可與有源柵極結(jié)構(gòu)503及偽柵極結(jié)構(gòu)502和505共面。在一些實施例中，可省略柵極結(jié)構(gòu)502和505。

柵極結(jié)構(gòu)502-505可進一步包括側(cè)壁間隔件(未示出)。側(cè)壁間隔件可在柵極結(jié)構(gòu)502-505的兩個側(cè)壁上形成。側(cè)壁間隔件可包括諸如氧化硅的介電材料?？蛇x地，側(cè)壁間隔件可選地包括氮化硅、碳化硅、氮氧化硅或它們的組合。在一些實施例中，側(cè)壁間隔件可具有多層結(jié)構(gòu)。側(cè)壁間隔件可通過本領(lǐng)域已知的沉積或蝕刻(各向異性蝕刻技術(shù))技術(shù)形成。

在圖7中，在p阱206中形成源極區(qū)702，并在n阱208中形成漏極區(qū)704，其中源極區(qū)702和漏極區(qū)704為n型(指n+或重摻雜區(qū))。n型源極區(qū)702和n型漏極區(qū)704可定位在有源柵極結(jié)構(gòu)503的兩側(cè)并從兩側(cè)插入。在一些實施例中，源極區(qū)702可包括與有源柵極結(jié)構(gòu)503的一個側(cè)壁間隔件相鄰或基本自對準的邊緣。漏極區(qū)704可包括遠離有源柵極結(jié)構(gòu)503的另一側(cè)壁間隔件的外邊緣的邊緣。在本實施例中，源極區(qū)702和漏極區(qū)704包括諸如p或as的n型摻雜劑。源極區(qū)702和漏極區(qū)704可通過諸如離子注入、擴散或沉積的方法形成?？焖贌嵬嘶?rta)工藝可用于激活注入的摻雜劑。在不同實施例中，源極區(qū)702和漏極區(qū)704可具有通過多流程注入形成的不同摻雜分布。

然后，可在襯底202上方形成多個圖案化的介電層和導電層，以便形成配置為連接襯底202中的各p型和n型摻雜區(qū)(如源極區(qū)702、漏極區(qū)704和柵極電極503b)的多層互連件。然而，為清楚起見，關(guān)于多層互連件的詳情沒有描述。如圖8a所示，場板504可與源極區(qū)702相連，其中場板504和源極區(qū)702之間的連接示意性地示出?？蛇x地，在一些實施例中，場板504可連接到半導體襯底202的塊狀電極802，如圖8b所示。圖8a和圖8b的場板504的結(jié)構(gòu)可提供電場屏蔽能力，以防高電場在漏極區(qū)704處的高電壓導致器件損壞。也可降低有源柵極結(jié)構(gòu)503和漏極區(qū)704之間的寄生電容cgd，從而增加高開關(guān)頻率應用下的工作帶寬。

在一些實施例中，場板504可連接到有源柵極結(jié)構(gòu)503，以便獲得較低的導通電阻rdson，如圖8c所示。偽柵極結(jié)構(gòu)505可連接到漏極區(qū)704，并且偽柵極結(jié)構(gòu)502可為浮置的，如圖8a至圖8c所示。然而，這不是本公開的限制。在一些實施例中，偽柵極結(jié)構(gòu)505可為浮置的。在一些實施例中，偽柵極結(jié)構(gòu)502可連接到源極區(qū)702。在一些實施例中，偽柵極結(jié)構(gòu)502可連接到半導體襯底202的塊狀電極802。

有源柵極結(jié)構(gòu)503和場板504之間的非零距離s1可以盡可能縮小。例如，距離s1可為大約80nm。然而，這不是本公開的限制。在一些實施例中，距離s1的范圍可為大約0到大約200nm。在一些實施例中，距離s1的范圍可為大約0到大約1um。在一些實施例中，n阱區(qū)208可基本與有源柵極結(jié)構(gòu)503在一端自對準。但是，在一些實施例中，n阱區(qū)208可與有源柵極結(jié)構(gòu)503在一端至少部分地重疊。在一些實施例中，柵極長度lg可大于或等于p阱區(qū)206和有源柵極結(jié)構(gòu)503之間的重疊部分lch。例如，柵極長度lg可為大約240nm，重疊部分lch可為大約135nm。此外，n阱區(qū)208和p阱區(qū)206之間的距離n可為大約105nm。但是，這不是本公開的限制。在一些實施例中，柵極長度lg的范圍可為大約1nm到大約500nm，重疊部分lch的范圍可為大約1nm到大約500nm。n阱區(qū)208和p阱區(qū)206之間的距離n的范圍可為大約0到大約500nm。在一些實施例中，n阱區(qū)208的左邊緣和場板504的右邊緣之間的距離b可為大約200nm。此外，場板504的右邊緣到漏極區(qū)704之間的距離s2可為200nm。在一些實施例中，距離b的范圍可為大約1nm到大約1um，并且距離s2的范圍可為大約1nm到大約1um。

圖9至圖16示出了根據(jù)本公開的另一個示例性實施例的展示處于不同制造階段的用于高壓運行的n型橫向雙擴散mos(ldmos)finfet器件900的一系列截面圖。也可以相似方式通過改變各層的摻雜類型制造p型finfet。各圖描繪了縱向截面圖。盡管這些截面圖展示了整個制造方法中的各種結(jié)構(gòu)特征，但是應理解可采用多種變化。本方法僅為示例，并非作為本公開的限制。

應注意的是圖9至圖16已經(jīng)過簡化，以便更好地理解本公開。此外，高壓n型ldmosfinfet器件900可配置為具有多個pmos和nmos晶體管(制造用于在不同電壓電平下運行)的片上系統(tǒng)(soc)器件。pmos和nmos晶體管可提供包括邏輯/存儲器件和輸入/輸出器件的低壓功能、以及包括電源管理器件的高壓功能。例如，提供低壓功能的晶體管可通過標準cmos技術(shù)具有1.1v的工作(或漏極)電壓，或者通過標準cmos技術(shù)中的特殊(輸入/輸出)晶體管具有1.8/2.5/3.3v的電壓。此外，提供中/高電壓功能的晶體管可具有5v或以上(例如，20-35v)的工作(或漏極)電壓。應理解，高壓n型ldmosfinfet器件100也可包括電阻器、電容器、電感器、二極管和其他通常在集成電路中使用的合適的微電子器件。

參考圖9，提供了半導體襯底902。襯底902可包括與半導體襯底202相似的半導體晶圓。可在襯底902上形成諸如淺溝槽隔離(sti)或包括隔離部件的硅局部氧化物(locos)的隔離部件結(jié)構(gòu)904，以便限定及電隔離各有源區(qū)，其與隔離部件結(jié)構(gòu)204相似。

參考圖10，在半導體襯底902上形成半導體鰭片905a和905b。半導體鰭片905a和905b在隔離部件結(jié)構(gòu)904之間橫向延伸。

在圖11中，在p襯底902和半導體鰭片905a的各區(qū)域內(nèi)通過本領(lǐng)域已知的離子注入或擴散技術(shù)形成p阱區(qū)(pw)906。

在圖12中，在p襯底902以及半導體鰭片905a和905b的各區(qū)域內(nèi)通過與上述形成n阱區(qū)208及p阱區(qū)206和906相似的離子注入或擴散技術(shù)形成n阱區(qū)(nw)908。

在圖13中，在半導體鰭片905a和905b上形成并圖案化柵極介電層1302a-1306a。柵極介電層1302a-1306a可包括氧化硅層?？蛇x地，柵極介電層1302a-1306a可選地包括高k介電材料、氮氧化硅、其他合適材料或它們的組合。高k材料可從金屬氧化物、金屬氮化物、金屬硅化物、過渡金屬氧化物、過渡金屬氮化物、過渡金屬硅化物、金屬氮氧化物、金屬鋁酸鹽、硅酸鋯、鋁酸鋯、氧化鉿或它們的組合中選擇。此外，柵極介電層1302a-1306a可具有多層結(jié)構(gòu)，如一個氧化硅層和另一個高k材料層。此外，可使用化學汽相沉積(cvd)、物理汽相沉積(pvd)、原子層沉積(ald)、熱氧化、其他合適工藝或它們的組合形成柵極介電層1302a-1306a。

在圖14中，分別在柵極介電層1302a-1306a上形成柵極電極1302b-1306b。柵極電極1302b-1306b可包括摻雜的多晶硅(或多晶硅)?？蛇x地，柵極電極1302b-1306b可包括諸如al、cu、w、ti、ta、tin、tan、nisi、cosi的金屬、其他合適的導電材料或它們的組合。此外，柵極電極1302b-1306b可通過cvd、pvd、電鍍或其他合適的工藝形成。同樣，柵極電極1302b-1306b可具有多層結(jié)構(gòu)，并且可采用不同工藝相結(jié)合的多步驟工藝形成。在示例性實施例中，柵極介電層1303a和柵極電極1303b共同形成半導體鰭片905a上的有源柵極結(jié)構(gòu)1303。

此外，柵極介電層1304a和柵極電極1304b共同形成覆蓋半導體鰭片905a的側(cè)壁的柵極結(jié)構(gòu)1304。特別是，柵極結(jié)構(gòu)1304可臨近于有源柵極結(jié)構(gòu)1303設(shè)置在n阱區(qū)908和隔離部件結(jié)構(gòu)904上，并且可以作為場板使用以增強器件擊穿電壓，與上述柵極結(jié)構(gòu)504相似。此外，柵極介電層1302b和柵極電極1302a共同形成覆蓋半導體鰭片905a的另一側(cè)壁的柵極結(jié)構(gòu)1302。此外，柵極介電層1305b和柵極電極1305a共同形成覆蓋半導體鰭片905b的側(cè)壁的柵極結(jié)構(gòu)1305，并且柵極介電層1306b和柵極電極1306a共同形成覆蓋半導體鰭片905b的另一側(cè)壁的柵極結(jié)構(gòu)1306。柵極結(jié)構(gòu)1302、1305和1306被認定為偽柵極結(jié)構(gòu)，并且可以包括與有源柵極結(jié)構(gòu)1303和場板1304的材料不同的非金屬材料。在一些實施例中，場板1304可與有源柵極結(jié)構(gòu)1303及偽柵極結(jié)構(gòu)1302、1305和1306共面。在一些實施例中，可省略柵極結(jié)構(gòu)1302、1305和1306。

柵極結(jié)構(gòu)1302-1306可進一步包括側(cè)壁間隔件(未示出)。側(cè)壁間隔件可在柵極結(jié)構(gòu)1302-1305的兩側(cè)上形成。側(cè)壁間隔件可包括諸如氧化硅的介電材料?？蛇x地，側(cè)壁間隔件可選地包括氮化硅、碳化硅、氮氧化硅或它們的組合。在一些實施例中，側(cè)壁間隔件可具有多層結(jié)構(gòu)。側(cè)壁間隔件可通過本領(lǐng)域已知的沉積和蝕刻(各向異性蝕刻技術(shù))技術(shù)形成。

在圖15中，在p阱906中形成源極區(qū)1502，并在n阱908中形成漏極區(qū)1504，其中源極區(qū)1502和漏極區(qū)1504為n型(指n+或重摻雜區(qū))。n型源極區(qū)1502和n型漏極區(qū)1504可定位在有源柵極結(jié)構(gòu)1303的兩側(cè)并由其插入。在一些實施例中，源極區(qū)1502可包括與有源柵極結(jié)構(gòu)1303的一個側(cè)壁間隔件相鄰或基本自對準的邊緣。漏極區(qū)1504可包括遠離有源柵極結(jié)構(gòu)1303的另一側(cè)壁間隔件的外邊緣的邊緣。在本實施例中，源極區(qū)1502和漏極區(qū)1504包括諸如p或as的n型摻雜劑。源極區(qū)1502和漏極區(qū)1504可通過諸如離子注入、擴散或沉積的方法形成?？焖贌嵬嘶?rta)工藝可用于激活注入的摻雜劑。在不同實施例中，源極區(qū)702和漏極區(qū)704可具有通過多工藝注入形成的不同摻雜分布。

然后，可在襯底902的上方形成多個圖案化的介電層和導電層(與高壓n型ldmosfinfet器件100相似)，以便形成配置為連接襯底902中的各p型和n型摻雜區(qū)(如源極區(qū)1502、漏極區(qū)1504和柵極電極1303b)的多層互連件。然而，關(guān)于多層互連件的詳情沒有描述。如圖16a所示，場板1304可與源極區(qū)1502相連，其中場板1304和源極區(qū)1502之間的連接示意性示出。可選地，在一些實施例中，場板1304可連接到半導體襯底主體902的塊狀電極1602，如圖16b所示。圖16a和圖16b的場板1304的結(jié)構(gòu)可提供電場屏蔽能力，以防高電場在漏極區(qū)1504處的高電壓導致器件損壞。也可降低位于有源柵極結(jié)構(gòu)1303和漏極區(qū)1304之間的寄生電容cgd，從而增加高開關(guān)頻率應用下的工作帶寬。

在一些實施例中，場板1304可連接到有源柵極結(jié)構(gòu)1303，以便獲得較低的導通電阻rdson，如圖16c所示。偽柵極結(jié)構(gòu)1305和1306可連接到漏極區(qū)1504，并且偽柵極結(jié)構(gòu)1302可為浮置的，如圖16a至圖16c所示。然而，這不是本公開的限制。在一些實施例中，偽柵極結(jié)構(gòu)1305和/或偽柵極結(jié)構(gòu)1306可為浮置的。在一些實施例中，偽柵極結(jié)構(gòu)1302可連接到源極區(qū)1502。在一些實施例中，偽柵極結(jié)構(gòu)1302可連接到半導體襯底主體902的塊狀電極1602。

有源柵極結(jié)構(gòu)1303和場板1304之間的非零距離s1’可以盡可能縮小。例如，距離s1’可為大約80nm。然而，這不是本公開的限制。在一些實施例中，距離s1’的范圍可為大約0到大約200nm。在一些實施例中，距離s1’的范圍可為大約0到大約1um。在一些實施例中，n阱區(qū)908可基本與有源柵極結(jié)構(gòu)1303在一端自對準。然而，在一些實施例中，n阱區(qū)908可與有源柵極結(jié)構(gòu)1303在一端至少部分地重疊。在一些實施例中，柵極長度lg’可大于或等于p阱區(qū)906和有源柵極結(jié)構(gòu)1303之間的重疊部分lch’。例如，柵極長度lg'可為大約240nm，重疊部分lch'可為大約135nm。此外，n阱區(qū)908和p阱區(qū)906之間的距離n’可為大約105nm。然而，這不是本公開的限制。在一些實施例中，柵極長度lg’的范圍可為大約1nm到大約500nm，并且重疊部分lch’的范圍可為大約1nm到大約500nm。n阱區(qū)908和p阱區(qū)906之間的距離n’的范圍可為大約0到大約500nm。在一些實施例中，n阱區(qū)908的左邊緣和n阱區(qū)908中的隔離部件結(jié)構(gòu)904之間的距離b’可為大約200nm，并且n阱區(qū)908中的隔離部件結(jié)構(gòu)904的寬度s2’可為200nm。在一些實施例中，距離b’的范圍可為大約1nm到大約1um，距離s2’的范圍可為大約1nm到大約1um。

形成所公開的場板結(jié)構(gòu)的工藝可與形成柵極結(jié)構(gòu)(包括有源柵極和偽柵極)的標準hv工藝結(jié)合。因此，在形成場板結(jié)構(gòu)時無需特別的額外的掩模。通過適當?shù)貙霭褰Y(jié)構(gòu)連接到源極區(qū)或塊狀電極，可有效降低導通狀態(tài)工作下的柵極電荷，并且在導通和關(guān)閉狀態(tài)下均能在有源柵極結(jié)構(gòu)和漏極區(qū)之間獲得較低的寄生電容。此外，還可通過將場板結(jié)構(gòu)可選地連接到有源柵極結(jié)構(gòu)來獲得較低的導通電阻。

本公開的實施例提供了一種半導體結(jié)構(gòu)。該半導體結(jié)構(gòu)包括襯底；柵極結(jié)構(gòu)，形成在襯底上方；源極區(qū)和漏極區(qū)，在柵極結(jié)構(gòu)的任一側(cè)形成在襯底中，源極區(qū)和漏極區(qū)均具有第一導電類型；以及場板，在柵極結(jié)構(gòu)和漏極區(qū)之間形成在襯底上方，其中，場板連接到襯底的源極區(qū)或塊狀電極。

根據(jù)本公開的實施例，半導體結(jié)構(gòu)進一步包括半導體鰭片，并且柵極結(jié)構(gòu)形成在半導體鰭片上方。

根據(jù)本公開的實施例，柵極結(jié)構(gòu)和場板之間的距離范圍為大約0到大約200nm。

根據(jù)本公開的實施例，具有第一導電類型的阱區(qū)形成在襯底中并且與柵極結(jié)構(gòu)的邊緣基本自對準，并且漏極設(shè)置在阱區(qū)內(nèi)。

根據(jù)本公開的實施例，具有第一導電類型的阱區(qū)形成在襯底中以至少部分地重疊柵極結(jié)構(gòu)，并且漏極設(shè)置在阱區(qū)內(nèi)。

根據(jù)本公開的實施例，場板包括摻雜的多晶硅(或多晶硅)。

根據(jù)本公開的實施例，場板包括金屬。

根據(jù)本公開的實施例，隔離部件結(jié)構(gòu)形成在柵極結(jié)構(gòu)和漏極區(qū)之間。

根據(jù)本公開的實施例，半導體結(jié)構(gòu)為高壓器件。

本公開的實施例提供了一種半導體結(jié)構(gòu)。該半導體結(jié)構(gòu)包括：襯底；柵極結(jié)構(gòu)，形成在襯底上方；源極區(qū)和漏極區(qū)，在柵極結(jié)構(gòu)的任一側(cè)形成在襯底中；以及場板，在柵極結(jié)構(gòu)和漏極區(qū)之間形成在襯底上方，其中，柵極結(jié)構(gòu)和場板之間的距離范圍為大約0到大約200nm。

根據(jù)本公開的實施例，半導體結(jié)構(gòu)進一步包括半導體鰭片，并且柵極結(jié)構(gòu)形成在半導體鰭片上方。

根據(jù)本公開的實施例，場板連接到襯底的源極區(qū)或塊狀電極。

根據(jù)本公開的實施例，場板連接到柵極結(jié)構(gòu)。

根據(jù)本公開的實施例，場板包括摻雜的多晶硅(或多晶硅)。

根據(jù)本公開的實施例，場板包括金屬。

根據(jù)本公開的實施例，場板與柵極結(jié)構(gòu)共面。

根據(jù)本公開的實施例，進一步包括連接到漏極區(qū)的偽柵極結(jié)構(gòu)。

根據(jù)本公開的實施例，偽柵極結(jié)構(gòu)與場板共面。

本公開的實施例還提供了一種用于制造半導體結(jié)構(gòu)的方法。該方法包括：提供襯底；在襯底上方形成柵極結(jié)構(gòu)；至少部分地在襯底上方形成場板；在柵極結(jié)構(gòu)的任一側(cè)上在襯底中形成源極區(qū)和漏極區(qū)；以及將場板連接到襯底的源極區(qū)或塊狀電極。

根據(jù)本公開的實施例，進一步包括：在襯底上方形成半導體鰭片。

以上論述了若干實施例的特征，使得本領(lǐng)域技術(shù)人員可以更好地理解本發(fā)明的各方面。本領(lǐng)域技術(shù)人員應該理解，他們可以容易地使用本發(fā)明作為基礎(chǔ)來設(shè)計或修改用于實施與本文所介紹的實施例相同的目的和/或?qū)崿F(xiàn)相同優(yōu)點的其他工藝和結(jié)構(gòu)。本領(lǐng)域技術(shù)人員也應該意識到，這種等同構(gòu)造并不背離本發(fā)明的精神和范圍，并且在不背離本發(fā)明的精神和范圍的情況下，本文中他們可以做出多種變化、替換以及改變。