本發(fā)明大體上涉及集成電路封裝，并且更具體來說涉及用于保護集成電路免受攻擊的方法和器件。

背景技術：

在許多諸如智能卡的嵌入式器件中使用的集成電路(ic)可以包含秘密的安全密鑰并執(zhí)行秘密數(shù)據(jù)。ic需要確保免受來自外部的攻擊。

集成電路可能容易受到集成電路器件(諸如芯片、半導體器件等)的物理結(jié)構上的攻擊。

用于制造集成電路的微電子技術依賴于基于層的制造工藝。在這個工藝中，材料被沉積并蝕刻以形成對應于晶體管、導線和層到層的互連(也稱為通孔)的堆疊幾何形狀。因為這個層的工藝依賴于硅襯底以創(chuàng)造晶體管，所以第一層通常被用于蝕刻并沉積涉及晶體管創(chuàng)造的材料。

存在不同類型的對集成電路的依賴于集成電路的物理修改的攻擊。這些攻擊致力于獲取存儲在集成電路中的信息和/或?qū)⒓呻娐返牟僮魈卣鞲淖優(yōu)榭梢员还粽呃玫钠渌卣鳌?/p>

ic可能遭到正面攻擊。因為ic制造工藝的內(nèi)在結(jié)構，執(zhí)行從正面侵入式攻擊的攻擊者容易進入的第一層是金屬互連層。這些金屬互連層真正地形成攻擊者可能試圖探測、修改或強迫為特定值的敏感資源，因為這些金屬互連層負責將有價值的信息從晶體管傳輸至晶體管。

正面攻擊可以由打開封裝的ic器件和使用外部探針從ic器件記錄電信號組成。為了抵擋正面攻擊，熟知的是使用保護屏障以防止這些攻擊。保護屏障可以是被動式或主動式的。

被動式保護屏障可以被用于防止查看電路并使攻擊更耗時。在不影響器件的操作的情況下，被動式保護屏障可以被移除。被動式保護屏障通常由多層電路中的金屬互連的上層構成。然而，在被動式保護屏障中未檢測到保護屏障中的破壞。

主動式保護屏障類似于被動式保護屏障。然而，主動式保護屏障中的破壞可以禁用集成電路。理論上，繞過主動保護屏障是可能的，但是這是復雜和耗時的，同時被限制于在攻擊下的集成電路的少量區(qū)域。

用于保護ic正面的保護屏障通常由頂部金屬層上的金屬結(jié)構組成以防止正面侵入式攻擊。這些結(jié)構包括設計攻擊者需要剪斷以訪問敏感信息的致密網(wǎng)。因為器件的微觀性質(zhì)，對于攻擊者來說，這種操作涉及額外成本。

然而，稱為“背面攻擊”的新形式攻擊正在出現(xiàn)，攻擊不是通過ic的正表面進行，而是經(jīng)由ic的背表面通過硅襯底進行。試圖從硅襯底向上訪問有價值結(jié)構的背面侵入式入侵近來公開在“breakingandenteringthroughthesilicon，clemenshelfmeierandal.，ccs2013”中。背面攻擊構成一系列威脅。

普通的屏蔽技術不適用于防止這些類型的攻擊。

背面攻擊被詳述為對倒裝芯片器件進行電路修改或者在多層堆疊ic器件的下金屬層上進行電路修改。這些技術通常與諸如晶片減薄、激光切割和加熱、聚焦離子束(fib)技術的侵入式攻擊組合使用。

因為ic器件設計包括幾個層，所以背面攻擊試圖到達下金屬層，例如經(jīng)由背表面而不是從正表面穿過許多互連層。

傳統(tǒng)使用的傳統(tǒng)主動保護屏障被布置在ic器件的正表面上并不適用于防止經(jīng)由襯底通過背表面的攻擊。

因此，需要改進方法和器件，以保護集成電路免受背面攻擊。

技術實現(xiàn)要素：

為了解決這些和其他問題，提供一種用于保護集成電路(ic)器件免受攻擊的系統(tǒng)，所述ic器件包括具有正表面和背表面的襯底，所述ic器件進一步包括布置在襯底的正表面上的正面部分并包括疊層，所述層中的至少一層包括具有傳輸數(shù)據(jù)的導線的數(shù)據(jù)層，所述正面部分具有正表面，其中所述系統(tǒng)包括布置在位于所述數(shù)據(jù)層以下的層中的內(nèi)部屏障以及包括配置為檢查所述內(nèi)部屏障的至少一個部分的完整性的驗證電路。

所述內(nèi)部屏障可以包括網(wǎng)線，所述網(wǎng)被布置在其中布置有所述內(nèi)部屏障的層的空白區(qū)中。

所述內(nèi)部屏障被布置在位于所述襯底的之上的層中。

所述襯底包括摻雜區(qū)，并且所述內(nèi)部屏障被布置在所述摻雜區(qū)中的至少一些中。

所述襯底包括摻雜區(qū)中的阱，并且所述內(nèi)部屏障被布置在所述阱中的至少一些中。

所述正面部分包括標準單元，且所述內(nèi)部屏障被分區(qū)域地布置在標準單元之間。

所述內(nèi)部屏障被實施在標準單元中。

在某些實施例中，所述驗證電路可以連接至所述內(nèi)部屏障的布線部分的輸出，并且所述驗證電路可包括用于計算發(fā)送通過所述布線部分的目標值的計算單元和包括檢查從所述布線部分接收的值和所述目標值之間是否滿足條件的比較單元。

所述計算單元被配置為實施保護操作以計算所述目標值。

所述集成電路器件包括晶體管和一組輔助晶體管，每個輔助晶體管被耦接至一個或多個晶體管，所述系統(tǒng)進一步包括配置為響應于所述攻擊的檢測而激活輔助晶體管的晶體管控制單元。

所述輔助晶體管的至少一些被用于所述內(nèi)部屏障的布線部分。

還提供一種用于保護集成電路器件免受攻擊的方法，所述ic器件包括具有正表面和背表面的襯底，所述ic器件進一步包括布置在襯底的正表面上的正面部分并且包括疊層，所述層中的至少一層包括具有傳輸數(shù)據(jù)的導線的數(shù)據(jù)層，所述正面部分具有正表面，內(nèi)部屏障被布置在位于所述數(shù)據(jù)層以下的層中，其中所述方法包括計算發(fā)送通過所述內(nèi)部屏障的布線部分的目標值，并檢查從所述布線部分接收的值和所述目標值之間是否滿足條件。

因此，在背面攻擊期間，攻擊者可能破壞所述添加或所述功能電路，或者破壞兩者，使得成功攻擊的可能性更加小。

所述保護系統(tǒng)被適用于允許所述背面屏障插入在所述ic的最下層中，該最下層通常大量用于晶體管構建和晶體管到晶體管的互連。

附圖說明

附圖，其被合并入且構成這個說明書的一部分，示出本發(fā)明的各個實施例，并且與上面給出的本發(fā)明的一般描述和下面給出的實施例的具體描述一起，致力于解釋本發(fā)明的實施例。

圖1表示其中根據(jù)某些實施例本發(fā)明的保護系統(tǒng)和方法可以被實施的ic器件的截面圖；

圖2表示ic器件的截面圖，示出根據(jù)一個實施例的內(nèi)部屏障的布置；

圖3表示ic器件100的截面圖，示出根據(jù)一個實施例的內(nèi)部屏障的布置；

圖4表示ic器件100的截面圖，示出根據(jù)一個實施例的內(nèi)部屏障的布置；

圖5是根據(jù)某些實施例的驗證電路的框圖；

圖6是描述根據(jù)某些實施例的驗證電路的操作的流程圖；

圖7是描述根據(jù)某些實施例的ic器件設計流程的流程圖；

圖8表示具有標準布線且不具有內(nèi)部屏障布線的示例性逆變器標準單元；

圖9、10、11和12示出根據(jù)示例性實施例的逆變器標準單元內(nèi)的示例性內(nèi)部屏障布線。

圖13示出通過標準單元鄰接的內(nèi)部屏障網(wǎng)線連接的示例；

圖14表示包括根據(jù)某些實施例實施背面攻擊抑制方法的保護系統(tǒng)的ic器件；

圖15表示使用功能性冗余輔助晶體管的本發(fā)明的示例性實施例；

圖16和17示出標準單元內(nèi)輔助晶體管的示例性實施方式；

圖18表示其中輔助晶體管被用于布線內(nèi)部屏障的屏蔽網(wǎng)線的輔助晶體管的示例性實施方式；以及

圖19表示使用實施為薄電路組件的輔助晶體管的實施例；

注意，本發(fā)明的附圖不一定按比例。附圖僅僅是示例性表示。附圖致力于僅僅描述本發(fā)明的典型實施例，并且因此不應當被認為限制本發(fā)明的范圍。

具體實施方式

本發(fā)明的實施例提供用于保護集成電路(ic)器件免受背面攻擊的系統(tǒng)和方法。

圖1示出其中本發(fā)明的保護系統(tǒng)和方法可以被實施以保護集成電路(ic)免受背面攻擊的ic器件100的截面圖；

ic器件100可以是包含秘密數(shù)據(jù)的任意ic器件，諸如智能卡。

ic器件100包括正面部分101和襯底102。

如這里使用，ic器件的“正面”被限定為其上提供電路的ic器件的面。

襯底102可以由半導體材料組成，諸如，例如未摻雜或摻雜p型的單晶硅的襯底。

襯底102包括其上被布置包括疊層的正面部分101的正表面20和包括背表面21。襯底102可以進一步包括實施晶體管5的源極/漏極的摻雜區(qū)3、4以及用于實施晶體管的柵極的多晶硅。摻雜(或“有源”)區(qū)和多晶硅都是導電的。更特別地，ic電路10可以包括從正表面20延伸到襯底102內(nèi)的n型摻雜區(qū)3和p型摻雜區(qū)4。區(qū)域3和4可以通過例如通過深溝道隔離工藝同樣形成在襯底102中的絕緣區(qū)彼此橫向間隔開。ic器件100可以進一步包括一個或多個阱，諸如n阱6。電氣組件可以被提供在由摻雜區(qū)3和4形成的室處，諸如晶體管5(例如，p溝道晶體管、n溝道晶體管等)。每個晶體管5可以包括覆蓋襯底102并形成晶體管的柵極絕緣體(例如，在多晶硅層中)的絕緣部7、覆蓋絕緣部7并形成晶體管的柵極的半導體材料的部分8、圍繞柵極8和設置在柵極8的任一側(cè)上的摻雜區(qū)(3、4)(晶體管的源極和漏極區(qū))的間隔物(未示出)。

ic器件的正面部分101包括布置在襯底102上的疊層，該疊層包括絕緣層110、在制造過程中使用襯底102形成的晶體管5和傳輸敏感數(shù)據(jù)的導線111。層之間的互連(層到層互連)可以使用“通孔”112來執(zhí)行。層到層互連可以通過使晶體管5互連的金屬互連114形成在上層中。用于層到層互連的金屬可以是導電的，并且可以具有比有源區(qū)和多晶硅小很多的電阻率。

根據(jù)本發(fā)明的一個方面，提供布置在集成電路(ic)的最低技術層中的保護系統(tǒng)10以保護ic器件100免受背面攻擊，諸如可以經(jīng)由襯底102的背表面21穿過硅襯底執(zhí)行的聚焦離子束(fib)背面攻擊。保護系統(tǒng)10包括布置在襯底102的正表面20的附近中ic器件的正面部分101中的內(nèi)屏障12。在某些實施例中，正面屏障11可以進一步被布置在正面部分101的正表面13中以免受正面攻擊。

內(nèi)屏障12被布置在ic器件的背面部分102的最低技術層(ic器件的最低技術層)處。這允許保護通過金屬導線111傳輸?shù)拿舾袛?shù)據(jù)免受篡改和來自背面的探測(如例如由背面攻擊2表示)。此后，內(nèi)屏障12被稱為“背面屏障”。

其中背面屏障12被插入的最低技術層可以包括諸如有源區(qū)(摻雜硅)、多晶硅層、金屬層或利用層到層連接(通孔)的這些層的組合的下導電層。

背面屏障12形成包括ic器件100的靠近襯底102的正表面20的最低級層(金屬、多晶硅或諸如摻雜硅的有源區(qū))內(nèi)的“網(wǎng)”線的物理結(jié)構。背面屏障12的布線被配置為適合于ic器件的最下層的空白區(qū)(未填充有其他電路元件)，同時繞開布置在這些層中的諸如晶體管5的組件。背面屏障12形成可以具有重復布線圖案的結(jié)構，是直線的或不是直線的。例如，重復布線圖案可以由在相同方向上排布的直線組成，每條直線與其他直線平行。

根據(jù)本發(fā)明的實施例的背面屏障12防止侵入式入侵從電路的背表面21進入(背面攻擊)，侵略式入侵通常例如在系統(tǒng)安全性上導致潛在損害。

應該注意，雖然ic器件10的最下層通常大量用于晶體管到晶體管的構造和互連，但是提出的背面屏障12的建網(wǎng)適用于這個小且稀少的空白區(qū)，同時確保對背面攻擊的保護。

背面屏障12還允許保護晶體管5之間(例如在柵極之間)的互連114，背面屏障是特別重要的，因為在有源層是空白或未用于晶體管構建時，背面攻擊可能試圖從背表面探測金屬導線。這使得保護作為可以被探測的敏感資源的金屬線成為可能。

在一個實施例中，如圖1中所示，背面屏障12可以被實施在正面部分101(背面屏障的部分使用條狀框在圖1中表示)的下金屬層中，例如在傳輸敏感數(shù)據(jù)的導線和晶體管5之間的空白區(qū)中。

在又一個其他實施例中，背面屏障12可以被布置在未被包含正面部分側(cè)101中的晶體管的標準單元占據(jù)的區(qū)域上方。這補償了通常創(chuàng)造易受背面攻擊的空白區(qū)的標準單元的不足，因為沒有有源結(jié)構必須被破壞。

如圖2中所示，背面屏障12還能夠以襯底級屏障的形式被實施在布置在襯底102的正表面13上的層的空白區(qū)中，例如通過使用用于實施晶體管柵極的多晶硅層。背面屏障12的網(wǎng)線的構造使得空白區(qū)中的網(wǎng)線覆蓋襯底102的正表面20，同時垂直地轉(zhuǎn)移布線以繞過布置在正表面20上的組件(例如，晶體管5)。如這里使用，“垂直”方向指的是如由ic器件100的右邊的箭頭9所表示的ic器件100的層的堆疊方向。類似地，如這里使用，表達“下”、“頂”、“上”、“正”、“背”參照ic器件100(頂方向)的正表面和襯底的背表面20(下方向)使用。因此，下層是ic器件更靠近襯底的背表面20的層，而上層或頂層是ic器件靠近正表面13的層。

然而，本發(fā)明不限于這種背面屏障12處于ic器件100的正面部分101中的布置?？商娲?，背面屏障12可以被實施到襯底102中。

圖3和4表示根據(jù)這些實施例的ic器件100的截面圖。

如圖3中所示，背面屏障12可以被實施在例如襯底102中的一個或多個摻雜區(qū)中，諸如n型摻雜區(qū)3。雖然圖3示出實施在n型摻雜區(qū)上的背面屏障，但是本領域技術人員會容易地理解為可替代地背面屏障可以被實施在p型摻雜區(qū)上。在這些實施例中，網(wǎng)線使用有源層來布線。有源層網(wǎng)線的布線可以在沒有有源器件(晶體管)的區(qū)域中被實現(xiàn)。

在圖4中示出的又一個實施例中，背面屏障12可以被實施在襯底102中的一個或多個阱中，諸如在包括在n阱62中的p摻雜區(qū)60中(或者相反地在包括在p阱中的n摻雜區(qū)中)。

有利地，將有源層用于網(wǎng)布線允許創(chuàng)造非常低的低級的網(wǎng)。因此，對于設計者，更多的背面攻擊保護資源(金屬層、多晶硅)可以用在保護屏障上方，以布線敏感信號。

在背面屏障12被布置在ic器件110的正面部分的下層中的實施例中，背面屏障可以通過重新描制標準單元來布置，以使較高金屬層(例如只有金屬-2)和上方被用在布線中，而不是使用最下可用布線層(例如金屬-1)。在這個示例性實施方式中，在必要時，背面屏障網(wǎng)可以通過在通孔周圍布線來布線在標準單元金屬互連下方。

可替代地，安全標準單元庫可以被特別設計為嵌入背面屏障12。對于用戶/硬件設計者來說，在非常低的實施成本下，這提供了很大的屏蔽范圍。在這個實施例中，網(wǎng)被直接嵌入在標準單元布圖中。通過在設計中使用受保護的標準單元，電路可以通過嵌入式背面屏蔽網(wǎng)格線而被內(nèi)在地保護。

在將本發(fā)明應用到諸如例如基于fd-soi(全耗盡絕緣體上硅)的工藝的3d晶體管堆疊工藝中的應用中，可以使用可在上堆疊層的晶體管的有源區(qū)以下獲得的布線資源。在這些工藝中，從上堆疊層到下堆疊層的互連(通孔)密度允許針對最大安全的在晶體管有源區(qū)以下的密集布線背面屏障的設計。

根據(jù)另一個特征，保護系統(tǒng)10可以進一步包括連接至背面屏障12的驗證電路15，以通過測量電路不變量來控制ic器件的完整性(ic器件的完整性包含互連結(jié)構的完整性或電連接性的完整性)。這允許檢測進行破壞保護系統(tǒng)10和/或功能電路的背面攻擊。因此，成功背面攻擊的可能性相對于現(xiàn)有技術來說大大降低。

即使其中驗證電路被實施的最下層的低導電材料(例如多晶硅)具有比金屬高的電阻率，從而使得信號緩慢傳導通過這些材料，而且功耗更多，驗證電路可具有相對緩慢的頻率和速度以適用于這個限制，同時有效地確保完整性檢查。

驗證電路15被配置為產(chǎn)生在背面屏障布線內(nèi)傳播的輸入測試值并在背面屏障布線的輸出處檢查測試值的完整性。

具體來說，驗證電路15可以被配置為在背面屏障12的布線上從ic器件的啟動點發(fā)送信號，并檢查以不變的形式在到達點到達的信號。

驗證電路15可以被布置在器件的敏感組件的附近或與器件的敏感組件交錯。

圖5是驗證電路15的框圖。驗證電路15被配置為控制啟動點120和到達點122之間的背面屏障12的布線150。

驗證電路15包括配置為計算要在布線150上傳輸?shù)闹?此后還被稱為“期望值”或“目標值”)的計算單元152，以及包括配置為接收在背面屏障布線150上傳輸?shù)臄?shù)據(jù)并確定接收的值是否等于由計算單元152計算的期望值的比較單元154。驗證的頻率可以取決于系統(tǒng)時鐘。此外，如果由計算單元實施的比較失敗，則錯誤報告單元153可以產(chǎn)生可以觸發(fā)警報的錯誤通知。在圖5中，接收的值可以是對應于背面屏障等電位的節(jié)點。

為了使反轉(zhuǎn)結(jié)構對于攻擊者更復雜，在某些實施例中，驗證電路15能夠以偽操作電路的形式實施。例如，驗證電路15的計算單元152可以實施算術運算、加密操作或循環(huán)冗余檢查(crc)計算。然后，比較單元154可以核對期望的值以確保驗證電路15的完整性。

在又一個實施例中，為了阻止重復攻擊，由驗證電路15使用的輸入數(shù)據(jù)可以由隨機數(shù)產(chǎn)生器產(chǎn)生?？商娲兀沈炞C電路15使用的輸入數(shù)據(jù)可以源于隨機種子。隨機種子可以被用于初始化偽隨機數(shù)產(chǎn)生器，例如，諸如流密碼或分組密碼。在另一個實施例中，由驗證電路使用的輸入數(shù)據(jù)可以使用確保后向和正向加密的方法來產(chǎn)生。后向和正向加密確保雖然一些值是已知的，但這些值不能使攻擊者猜出之前或之后的值。由驗證電路使用的測試矢量可以有利地是隨機或偽隨機的不可預測值。

通過使用函數(shù)“f”，輸入數(shù)據(jù)和目標數(shù)據(jù)還可以來源于通常針對驗證的每個迭代隨機選擇并更新的種子值。有利地，函數(shù)f可以是單向函數(shù)。這些單向函數(shù)的示例包括加密散列函數(shù)、流密碼或分組密碼。例如，種子值可以被用在分組密碼的輸入密鑰處，分組密碼的明文數(shù)據(jù)被設置為已知初始值或初始矢量或者可替代地還可以隨機選擇。

在某些實施例中，驗證電路15可以通過使用配置為通過將偽計算電路的輸出與預定期望輸出值作比較來檢查ic器件10的完整性的偽計算電路來填充正面部分101的低密度放置區(qū)域來實施。預定輸出值可以被存儲在存儲器中，或通過使用可能的不同實施方式執(zhí)行功能性等效計算的附加偽計算邏輯來獲得。這種實施例的一個優(yōu)點是提供更多的安全性。此外，偽計算電路可以提供故障注入檢測能力。

在某些實施例中，用于背面屏障12的偽計算電路可以是數(shù)字故障注入檢測器件。

圖6是描述根據(jù)某些實施例的驗證電路15的操作的流程圖。

在步驟600中，計算要在布線150上傳輸?shù)哪繕酥?。目標值可以使用諸如數(shù)學運算、加密操作或循環(huán)冗余核對等的保護操作來計算。

在步驟602中，在背面屏障布線150上傳輸?shù)臄?shù)據(jù)被接收并根據(jù)預定頻率和依賴條件來檢查。

在步驟604中，確定步驟602中接收的值和目標值之間是否滿足條件(具體而言，接收值和目標值之間的相等條件)。

如果未滿足條件，錯誤會在步驟606中被檢測到。錯誤可以通過觸發(fā)警報來報告。否則，重復步驟602至606。

圖7是描述根據(jù)某些實施例的ic器件設計流程的流程圖。制造集成電路的過程包括多個連續(xù)階段，該多個連續(xù)階段包括下面的初步階段。

-使電路(硬件和軟件)700的成型階段，其中電路在非常高級下成型，以在性能方面驗證相對于應用限制的所選結(jié)構。

-高級語言描述階段(框702)，在成型階段中的結(jié)構驗證之后，其中電路的實施方式以時序元件(寄存器、鎖存器)和對應于時序元件的輸入/輸出和電路的主要輸入/輸出之間的組合的組合邏輯元件的形式在寄存器傳送級(rtl)處描述；被稱為“行為描述”的這種描述，使用高級編程語言(例如rtl等)來編碼；

-邏輯模擬階段，用于使用模擬器模擬描述(框704)。模擬器根據(jù)之前描述的輸入模擬及時模擬每個互連信號。模擬可以包括與電路的處理器關聯(lián)的可執(zhí)行程序的模擬，如果模擬包括一個可執(zhí)行程序的模擬的話。

-功能驗證階段，用于補償模擬(框706)，尤其用于模擬更長的操作，用于加速模擬和用于獲得更完整的結(jié)果，通過聲明使用基于成型的語言來限定電路必須驗證的功能特性。功能驗證可以基于具有相對于參考模型的結(jié)果的自動驗證的隨機模擬產(chǎn)生器而實施，或使用正式的功能驗證工具；

-邏輯綜合階段(框708)，其中基于專用于目標技術和/或制造電路的制造廠的邏輯柵庫(例如，and、or柵、鎖存器等)，電路的行為描述被精煉為在邏輯柵級下獲得結(jié)構描述(結(jié)構描述還被稱為網(wǎng)絡列表)。因此，行為描述被轉(zhuǎn)換為與技術有關的基于庫存儲中的標準單元庫的網(wǎng)絡列表。網(wǎng)絡列表可以包括功能標準單元實例(例如，觸發(fā)器、nand柵、逆變器等)和描述標準單元實例之間的電連接的端口連接信息。邏輯綜合可以考慮各種操作限制。邏輯綜合可以通過配置為將以高級語言為形式的行為描述轉(zhuǎn)換為以通用形式描述組合和時序邏輯元件的通用結(jié)構描述(獨立于邏輯門庫)的eda工具實施，然后使用來自邏輯柵庫中的元件替代它們，以滿足影響電路的關于時間限制(例如，電路操作頻率)和空間限制(硅尺寸)的特性(例如，電路的邏輯路徑)的條件。如果所選元件不滿足限制，則綜合工具可以測試庫中的其他柵。

網(wǎng)絡列表可以被用于將標準單元實例放置在設計平面圖上并執(zhí)行布線以基于連接標準單元實例的連接信息將導線區(qū)段目標放置在設計平面圖上(平面圖步驟706)。如這里使用，集成電路的設計平面圖指的是其主要功能塊(例如，觸發(fā)器、nand柵等)的臨時放置的示意性表示。如這里討論，導線區(qū)段目標是放置在設計平面圖上的目標，并且導線區(qū)段是放置在對應于導線區(qū)段目標的半導體晶圓上的金屬。設計平面圖可以包括用于多個掩模的目標放置信息以在ic器件的半導體晶圓上形成多“層”。半導體晶圓可以包括用于布線導線區(qū)段的幾個金屬層，金屬層中的一層包括彼此平行運行的功率軌跡并提供功率至標準單元電路。

邏輯綜合之后，對應于結(jié)構描述的計算機文件(708)能夠以諸如verilog、vhdl、edif的選定格式在步驟710中獲取。這個文件表示來自庫的柵及柵的互連的例示，表示電子電路(網(wǎng)絡列表)。這個表示僅包括每個由1比特表示的boolean變量。然后，電路可以在工廠中制造。

ic器件100設計流程可以適用于實施關于背面屏障12和驗證電路15的網(wǎng)。

在一個實施例中，驗證電路邏輯可以在步驟1006中被插入電路網(wǎng)絡列表。然后，在執(zhí)行標準單元放置之前，在邏輯綜合階段的布圖設計步驟(1008)中，背面屏障邏輯可以被放置在設計中，并且背面屏障12的網(wǎng)可以被布線以覆蓋布線區(qū)域。然后，標準單元被放置在可用空間中，并且單元的標準放置和布線被執(zhí)行。

有利地，背面屏障邏輯和網(wǎng)布線的插入可以被集成在計算機輔助設計工具中以有助于技術布局。

應當注意的是，本發(fā)明不限于背面屏障的特定布線形式，并且可以包括集成在ic器件的正面部分101的正表面13和襯底102的背表面21之間的任意形式的屏障布線，如由圖8至12的示例性嵌入式背面屏障布線示出。具體而言，圖8示出具有標準布線的逆變器標準單元。圖9、10、11和12示出逆變器標準單元內(nèi)可能的背面屏障布線。圖13示出通過標準單元鄰接連接的背面屏障網(wǎng)線的另一個示例。

在某些實施例中，為了進一步提高晶體管上可能的諸如由移除或探測晶體管組成的攻擊的攻擊的成本，可以另外使用晶體管背面攻擊抑制方法。

圖14表示包括根據(jù)某些實施例實施背面攻擊抑制方法的保護系統(tǒng)10的ic器件。如所示，ic器件100包括插入在電路中的一組輔助晶體管80(此后還被稱為“偽晶體管/虛置晶體管”)。偽晶體管80可以靠近安全關鍵晶體管5放置或放置在其附近，以進一步優(yōu)化該抑制。

偽晶體管80可以被用于執(zhí)行冗余函數(shù)，以使如果關鍵晶體管5被移除，則偽晶體管80(對應于冗余晶體管)作為備用晶體管仍舊執(zhí)行期望的操作。這致使該電路對于晶體管移除更有抵抗力。因為攻擊者需要逆向(reverse)芯片結(jié)構或繼續(xù)進行試驗，在攻擊成功之前，錯誤會被檢測，這隨后提高攻擊成本。圖15表示使用冗余偽晶體管的本發(fā)明的示例性實施例。

偽晶體管可以被實施在襯底102的摻雜區(qū)中。偽晶體管還可以使用與功能晶體管5相同的層來實施。

此外，晶體管控制單元800可以被實施為如果檢測到與冗余晶體管關聯(lián)的關鍵晶體管的移除、則控制偽晶體管觸發(fā)冗余模式。可替代地，晶體管控制單元可以被實施為驗證偽晶體管存在并檢查偽晶體管是否正確工作。如果驗證失敗，則偽晶體管或互連可能已經(jīng)被破壞，并且晶體管控制單元可以選擇性發(fā)出警報。晶體管控制單元還可以觸發(fā)其它動作，諸如破壞安全關鍵密鑰或有價值的信息。

偽晶體管80可以被直接插入在標準單元布圖中。

具體而言，其中插入偽晶體管的標準單元的內(nèi)部信號可以使用不同的晶體管組，同時仍舊保留相同的功能。在這個實施例中，標準單元可以提供比創(chuàng)造預定功能所需的晶體管更多的晶體管。因此，可以通過在可用晶體管中選擇一子組晶體管并將子組晶體管正確連接來產(chǎn)生多個功能等效標準單元。使用利用不同晶體管組實施的功能等效標準單元允許致使攻擊更加困難。這個功能等效標準單元的示例在圖16和17中表示。

在一些實施例中，偽晶體管80中的至少一些可以被用于背面屏障12的布線部分。圖18表示這個實施方式的示例。在圖18的實施方式中，偽晶體管80被用于布線背面屏障的屏障網(wǎng)線，由此使攻擊復雜的多。應當指出，背面屏障網(wǎng)線使用多層和層到層通孔的組合，在這個示例中，包括金屬-1、多晶硅和有源層。

有利地，標準單元的輸入和輸出引腳可以在不同的實施方式上保持相同的幾何尺寸。這允許標準單元在芯片布圖中更容易的調(diào)換。

圖19表示使用實施為諸如例如逆變器柵的薄電路組件的偽晶體管的另一個實施例。它的輸出能力可能很弱，但足夠強以放大掃描鏈或背面屏障網(wǎng)線。

本發(fā)明的實施例可以采用包含硬件元件和軟件元件的實施例的形式。

此外，這里描述的保護方法可以通過提供至任意類型計算機的處理器的程序指令來實施以制造具有執(zhí)行該指令以實施這里指出的功能/動作的處理器的機器。這些計算機程序指令還可以被存儲在可以以特定方式給計算機指定功能的計算機可讀介質(zhì)中。為了這個目的，計算機程序指令可以被下載到計算機中以促進一系列操作步驟的性能，并由此制造計算機實施程序，以使執(zhí)行指令提供實施這里指定的功能/動作的程序。

另外的優(yōu)點和修改對于本領域技術人員是顯而易見的。因此，本發(fā)明在其更廣泛的方面不限于特定的細節(jié)、表示方法和示出和描述的示例。因此，在不偏離申請的總體發(fā)明構思的精神或范圍的情況下，可以對這些細節(jié)進行改變。