一種雙層多晶硅溝槽式芯片，屬于半導(dǎo)體芯片技術(shù)領(lǐng)域。

背景技術(shù)：

在功率器件領(lǐng)域中，雙層多晶硅溝槽式芯片相比較傳統(tǒng)的單層多晶硅溝槽式芯片具有擊穿電壓高、導(dǎo)通電阻低以及開關(guān)速度快等優(yōu)點(diǎn)。在現(xiàn)有技術(shù)中，雙層多晶硅溝槽式芯片一般采用如下工藝制程：步驟1，先在外延片蝕刻出溝槽；步驟2，對外延層以及溝槽內(nèi)表面進(jìn)行氧化，氧化之后會在外延層頂部以及溝槽內(nèi)表面生成氧化層；步驟3，在溝槽內(nèi)進(jìn)行第一次多晶硅的填充；步驟4，對填充后的多晶硅進(jìn)行刻蝕，將多晶硅蝕刻到設(shè)計(jì)的位置；步驟5，將多晶硅層上方，位于溝槽側(cè)壁的氧化硅去掉；步驟6，進(jìn)行二次氧化，氧化完成后，在溝槽側(cè)壁以及多晶硅層上部再次形成氧化層；步驟7，在溝槽內(nèi)進(jìn)行第二次多晶硅的填充；步驟8，在溝槽上方做出MOS結(jié)構(gòu)，芯片完成制作。

通過上述工藝制作而成的芯片如圖14所示：位于N型襯底10上方的N型外延層9上表面并排設(shè)置有多個(gè)溝槽，在溝槽的底部通過上述步驟2生成較厚的溝槽底部氧化層5，在溝槽底部氧化層5內(nèi)部為上述步驟3填充形成的溝槽底部多晶硅4，在溝槽底部多晶硅4的上方為起到絕緣作用的溝槽中部氧化層8，溝槽中部氧化層8以及溝槽上部側(cè)壁的溝槽側(cè)部氧化層7為在進(jìn)行上述步驟6是同時(shí)氧化形成的。在溝槽的兩側(cè)為柵極2、N+型區(qū)1以及P型區(qū)6組成的MOS結(jié)構(gòu)。

上述工藝制造而成的雙層多晶硅溝槽式芯片如有如下缺陷：

（1）、在進(jìn)行上述的步驟5去掉氧化硅層的步驟時(shí)，一般采用化學(xué)溶液腐蝕的方式進(jìn)行，溝槽側(cè)壁的氧化層高度會低于溝槽底部多晶硅4的上表面，即在溝槽底部多晶硅4的周圈形成凹槽，由于凹槽面積較小，因此在進(jìn)行步驟6的第二次氧化時(shí)無法將該凹槽填滿，所以在完成芯片的制作時(shí)候會在凹槽處形成圖14所示的空洞16，因此會大大影響產(chǎn)品在使用中的可靠性。

（2）、如上所述，由于在進(jìn)行步驟5去掉氧化硅層的步驟時(shí)，溝槽側(cè)壁的氧化層高度會低于溝槽底部多晶硅4的上表面并形成凹槽，因此在進(jìn)行步驟6的第二次氧化后，由于凹槽的存在，因此溝槽底部多晶硅4的上邊沿形成尖端狀，因此在使用過程中會發(fā)生尖端放電的現(xiàn)象，造成芯片的性能缺陷。

（3）、在進(jìn)行上述步驟2的氧化時(shí)，在氧化層的形成過程中會消耗一部分硅材料，所以在完成步驟2的氧化生成溝槽底部氧化層5之后，由于耐壓的要求，需要溝槽底部氧化層5的厚度較厚，而在進(jìn)行步驟2的過程中，會消耗溝槽周圈的一部分硅材料，因此在氧化完成之后，各溝槽之間的距離減小，為保證芯片原有的性能，則需要在進(jìn)行設(shè)計(jì)時(shí)將各溝槽之間的距離加大，因此在相同面積的基板上，溝槽的數(shù)量會變少，因此在日后的使用過程中，導(dǎo)電效率減小；而為了保證導(dǎo)電效率則需要將基板的體積進(jìn)行加大，因此增加了產(chǎn)品的體積和成本。

（4）、在進(jìn)行上述步驟6同時(shí)生成了溝槽中部氧化層8和溝槽側(cè)部氧化層7，由于溝槽側(cè)部氧化層7用于作為芯片的柵極，因此厚度要求不可太厚。而溝槽中部氧化層8起到絕緣溝槽底部多晶硅4和溝槽頂部多晶硅3的作用，因此厚度不宜過薄，且溝槽中部氧化層8和溝槽側(cè)部氧化層7的厚度不可單獨(dú)調(diào)節(jié)，因此在一定程度上也對芯片的性能造成了影響。

技術(shù)實(shí)現(xiàn)要素：

本實(shí)用新型要解決的技術(shù)問題是：克服現(xiàn)有技術(shù)的不足，提供一種多晶硅與氧化層之間不會出現(xiàn)空洞，同時(shí)各個(gè)氧化層的厚度可以自行任意確定，因此制造出的芯片可靠性大大增加的雙層多晶硅溝槽式芯片。

本實(shí)用新型解決其技術(shù)問題所采用的技術(shù)方案是：該雙層多晶硅溝槽式芯片，其特征在于：包括襯底以及外延層，在外延層上方并排設(shè)置有若干溝槽式MOS單元，溝槽式MOS單元底部為U型的溝槽底部氧化層，在溝槽底部氧化層內(nèi)部填充有溝槽底部多晶硅，在溝槽底部多晶硅的上方設(shè)置有溝槽中部氧化層，在溝槽中部氧化層的上部填充有溝槽頂部多晶硅，溝槽頂部多晶硅的外側(cè)周圈為溝槽側(cè)部氧化層；在N型外延層的頂部，相鄰兩個(gè)溝槽式MOS單元之間設(shè)置為P型區(qū)，每個(gè)溝槽式MOS單元的頂部外側(cè)為N+型區(qū)。

優(yōu)選的，所述的溝槽底部氧化層的厚度為：0.2-1.0μm。

優(yōu)選的，所述的溝槽中部氧化的厚度為：0.2-0.5μm。

優(yōu)選的，步驟a10中，所述的溝槽側(cè)部氧化層的厚度為：0.03-0.15μm。

優(yōu)選的，所述的襯底以及外延層同為N型半導(dǎo)體或P型半導(dǎo)體。

與現(xiàn)有技術(shù)相比，本實(shí)用新型所具有的有益效果是：

1、在本雙層多晶硅溝槽式芯片中，在進(jìn)行第一次氧化處理之前，N型外延層的上表面以及深溝槽側(cè)壁的上部分別殘留有不會發(fā)生氧化反應(yīng)的第一氮化硅層和第二氮化硅層，因此在進(jìn)行第一次氧化處理時(shí)，可以根據(jù)耐壓需要生成任意厚度的溝槽底部氧化層，同時(shí)不會對深溝槽頂部的結(jié)構(gòu)造成任何影響。

2、在本雙層多晶硅溝槽式芯片的制造中，相比較現(xiàn)有技術(shù)，由于溝槽中部氧化層是單獨(dú)形成的，因此溝槽中部氧化層的厚度可根據(jù)需要自行設(shè)定。同時(shí)由于溝槽底部多晶硅的邊沿與溝槽底部氧化層的周圈緊密貼合，不存在有間隙，因此在生成溝槽中部氧化層時(shí)不會在溝槽底部多晶硅與溝槽底部氧化層的結(jié)合處形成空洞，同時(shí)避免了在溝槽底部多晶硅的邊沿處形成尖端狀的結(jié)構(gòu)，出現(xiàn)尖端放電的可能，因此保證了本雙層多晶硅溝槽式芯片的可靠性。

3、由于溝槽側(cè)部氧化層是在形成表面氧化層時(shí)形成的，而表面氧化層位于N型外延層上表面的部分最終被去除掉，因此溝槽側(cè)部氧化層的厚度可以在進(jìn)行任意設(shè)定，因此保證了芯片的性能。

4、由于溝槽底部氧化層的厚度可以自行設(shè)定且不受其他氧化層厚度的影響，因此在形成溝槽底部氧化層時(shí)，對其周圍的硅材料的消耗極少，因此避免了現(xiàn)有技術(shù)中對形成氧化層對硅材料消耗較大時(shí)，不得不通過增大溝槽間距離的方式保證芯片性能的弊端，因此避免了因保證導(dǎo)電效率而需要將芯片體積的缺陷，因此在與現(xiàn)有技術(shù)相同體積的基板造出的芯片仍可保證其導(dǎo)電效率。

附圖說明

圖1為雙層多晶硅溝槽式芯片結(jié)構(gòu)示意圖。

圖2~圖12為雙層多晶硅溝槽式芯片制造步驟示意圖。

圖13為雙層多晶硅溝槽式芯片實(shí)施例2結(jié)構(gòu)示意圖。

圖14為現(xiàn)有技術(shù)雙層多晶硅溝槽式芯片結(jié)構(gòu)示意圖。

其中：1、N+型區(qū) 2、柵極 3、溝槽頂部多晶硅 4、溝槽底部多晶硅 5、溝槽底部氧化層 6、P型區(qū) 7、溝槽側(cè)部氧化層 8、溝槽中部氧化層 9、N型外延層 10、N型襯底 11、第一氮化硅層 12、淺溝槽 13、第二氮化硅層 14、深溝槽 15、表面氧化層 16、空洞。

具體實(shí)施方式

圖1~12是本實(shí)用新型的最佳實(shí)施例，下面結(jié)合附圖1~13對本實(shí)用新型做進(jìn)一步說明。

實(shí)施例1：

如圖1所示，一種雙層多晶硅溝槽式芯片，包括N型襯底10，N型襯底10上方為N型外延層9，在N型外延層9的上方并排設(shè)置有若干溝槽式MOS單元，溝槽式MOS單元底部為U型的溝槽底部氧化層5，在溝槽底部氧化層5的內(nèi)部填充有溝槽底部多晶硅4，在溝槽底部多晶硅4的上方設(shè)置有溝槽中部氧化層8，溝槽中部氧化層8的上表面與溝槽底部氧化層5的上邊沿平齊。在溝槽中部氧化層8的上部填充有溝槽頂部多晶硅3，在溝槽頂部多晶硅3的外側(cè)周圈為溝槽側(cè)部氧化層7。在N型外延層9的頂部，相鄰兩個(gè)溝槽式MOS單元之間設(shè)置為P型區(qū)6，在每個(gè)溝槽式MOS單元的頂部外側(cè)利用現(xiàn)有技術(shù)形成N+型區(qū)1，N+型區(qū)1、P型區(qū)6以及N型外延層9形成每個(gè)溝槽式MOS單元中的MOS結(jié)構(gòu)，所有的N+型區(qū)1連接在一起形成雙層多晶硅溝槽式芯片的柵極2。

如圖1所示的雙層多晶硅溝槽式芯片，由如下步驟制成：

步驟1，在N型外延層9上方利用現(xiàn)有技術(shù)進(jìn)行氮化處理，生成一層氮化硅層-第一氮化硅層11，如圖2所示。

步驟2，在第一氮化硅層11上表面按照預(yù)設(shè)計(jì)的位置進(jìn)行刻蝕，刻蝕出若干淺溝槽12，如圖3所示。在淺溝槽12刻蝕完畢之后，在淺溝槽12的內(nèi)表面上重新露出N型外延層9。淺溝槽12的深度小于0.8μm ，淺溝槽12的寬度為 0.35-1.0μm，相鄰兩個(gè)淺溝槽12之間的間距為1.0-2.0μm。

步驟3，在N型外延層9的上表面進(jìn)行第二次氮化處理，進(jìn)行第二次氮化處理之后，在淺溝槽12的內(nèi)表面氮化形成第二氮化硅層13，在N型外延層9的上表面原有的第一氮化硅層11的上部同時(shí)生成第二氮化硅層13，如圖4所示。

步驟4，在N型外延層9的上表面進(jìn)行氧化硅層的刻蝕，刻蝕完成之后，將N型外延層9的上部的第二氮化硅層13被刻蝕掉，僅剩第一氮化硅層11，淺溝槽12底部的第二氮化硅層13同時(shí)被刻蝕掉，在淺溝槽12的底部再次露出N型外延層9，在淺溝槽12的側(cè)壁上殘留第二氮化硅層13，如圖5所示。

步驟5，沿殘留在淺溝槽12側(cè)壁的第二氮化硅層13再次對淺溝槽12進(jìn)行刻蝕，形成深溝槽14。在深溝槽14的底面及側(cè)壁的下部露出N型外延層9，在深溝槽14的側(cè)壁上部為殘留的第二氮化硅層13，如圖6所示。深溝槽14的深度為2.0-8.0μm。

步驟6，在N型外延層9的表面進(jìn)行氧化處理，由于N型外延層9的上表面殘留有第一氮化硅層11，在深溝槽14側(cè)壁的上部殘留有第二氮化硅層13，因此不會發(fā)生氧化反應(yīng)，氧化反應(yīng)僅發(fā)生在深溝槽14側(cè)壁的底部以及底面的位置，即N型外延層9露出的位置，氧化生成溝槽底部氧化層5。溝槽底部氧化層5的厚度為：0.2-1.0μm。

在上述的制造步驟中，由于在之前的步驟1~步驟5中在N型外延層9的上表面以及深溝槽14側(cè)壁的上部分別殘留有不會發(fā)生氧化反應(yīng)的第一氮化硅層11和第二氮化硅層13，在步驟6中進(jìn)行氧化處理時(shí)，可以根據(jù)耐壓需要生成任意厚度的溝槽底部氧化層5，同時(shí)不會對深溝槽14頂部的結(jié)構(gòu)造成任何影響。

步驟7，在深溝槽14內(nèi)第一次多晶硅的填充，填充完成之后對多晶硅進(jìn)行刻蝕，使刻蝕后的多晶硅側(cè)上表面位于溝槽底部氧化層5的上邊沿的下方，形成溝槽底部多晶硅4，如圖8所示。

步驟8，在溝槽底部多晶硅4的上方進(jìn)行氧化處理，生成溝槽中部氧化層8，如圖9所示。溝槽中部氧化層8厚度為0.2-0.5μm。

在上述的制造步驟中，相比較現(xiàn)有技術(shù)，由于溝槽中部氧化層8是單獨(dú)形成的，因此溝槽中部氧化層8的厚度可根據(jù)需要自行設(shè)定。同時(shí)由于溝槽底部多晶硅4的邊沿與溝槽底部氧化層5的周圈緊密貼合，不存在有間隙，因此在生成溝槽中部氧化層8時(shí)不會在溝槽底部多晶硅4與溝槽底部氧化層5的結(jié)合處形成空洞，同時(shí)避免了在溝槽底部多晶硅4的邊沿處形成尖端狀的結(jié)構(gòu)，出現(xiàn)尖端放電的可能，因此保證了本雙層多晶硅溝槽式芯片的可靠性。

步驟9，去除N型外延層9表面殘留的第一氮化硅層11以及深溝槽14側(cè)壁上方的第二氮化硅層13，將第一氮化硅層11和第二氮化硅層13去除之后，在深溝槽14側(cè)壁的上部以及N型外延層9的上表面再次露出N型外延層9的結(jié)構(gòu)，如圖10所示。

步驟10，在N型外延層9的上方進(jìn)行氧化處理，在N型外延層9的上表面以及深溝槽14的側(cè)壁上同時(shí)生成表面氧化層15，如圖11所示。

步驟11，在深溝槽14內(nèi)進(jìn)行多晶硅的填充，然后將填充的多晶硅進(jìn)行刻蝕，將多晶硅的刻蝕到與深溝槽14的上部平齊的位置，在深溝槽14內(nèi)形成溝槽頂部多晶硅3，如圖12所示。

步驟12，將N型外延層9上表面的表面氧化層15去除，殘留在深溝槽14內(nèi)側(cè)壁上的表面氧化層15即為溝槽側(cè)部氧化層7。溝槽側(cè)部氧化層7的厚度為0.035-0.15μm。然后利用現(xiàn)有技術(shù)在N型外延層9的上部做出P型區(qū)6及N+型區(qū)1，形成MOS結(jié)構(gòu)，最終完成如圖1所示的雙層多晶硅溝槽式芯片。

由于溝槽側(cè)部氧化層7是在形成表面氧化層15時(shí)形成的，而表面氧化層15位于N型外延層9上表面的部分最終被去除掉，因此溝槽側(cè)部氧化層7的厚度可以在進(jìn)行步驟10時(shí)進(jìn)行設(shè)定，因此保證了芯片的性能。同時(shí)由于溝槽側(cè)部氧化層7的厚度可以自行設(shè)定且不受其他氧化層厚度的影響，因此在形成溝槽側(cè)部氧化層7時(shí)，對其周圍的硅材料的消耗極少，因此避免了現(xiàn)有技術(shù)中對形成氧化層對硅材料消耗較大時(shí)，不得不通過增大溝槽間距離的方式保證芯片性能的弊端，因此避免了因保證導(dǎo)電效率而需要將芯片體積增加的缺點(diǎn)，因此在與現(xiàn)有技術(shù)相同體積的基板造出的芯片仍可保證其導(dǎo)電效率。

實(shí)施例2：

如圖13所示，實(shí)施例2與實(shí)施例1的區(qū)別在于：在本實(shí)施例中，溝槽側(cè)部氧化層7和溝槽中部氧化層8采用厚度相同的設(shè)計(jì)。體現(xiàn)在實(shí)際的制造步驟中，其區(qū)別在于：在執(zhí)行完實(shí)施例1中的步驟7之后跳過步驟8直接執(zhí)行步驟9，因此在執(zhí)行步驟10時(shí)同時(shí)形成了溝槽側(cè)部氧化層7和溝槽中部氧化層8。

以上所述，僅是本實(shí)用新型的較佳實(shí)施例而已，并非是對本實(shí)用新型作其它形式的限制，任何熟悉本專業(yè)的技術(shù)人員可能利用上述揭示的技術(shù)內(nèi)容加以變更或改型為等同變化的等效實(shí)施例。但是凡是未脫離本實(shí)用新型技術(shù)方案內(nèi)容，依據(jù)本實(shí)用新型的技術(shù)實(shí)質(zhì)對以上實(shí)施例所作的任何簡單修改、等同變化與改型，仍屬于本實(shí)用新型技術(shù)方案的保護(hù)范圍。