一種大導(dǎo)電面積的溝槽式肖特基芯片，屬于半導(dǎo)體制造領(lǐng)域。

背景技術(shù)：

現(xiàn)有技術(shù)的溝槽式肖特基芯片的制造工藝如下：首先在半導(dǎo)體材質(zhì)的外延層表面刻蝕出若干溝槽，然后在外延層表面進(jìn)行氧化處理氧化處理之后在外延層的上表面以及溝槽內(nèi)表面生成氧化層。然后在外延層表面進(jìn)行多晶硅的填充，填充完成之后將外延層表面的氧化硅絕緣層和多晶硅去除，然后通過現(xiàn)有技術(shù)的若干步驟在外延層表面形成肖特基界面，完成肖特基芯片的制作。

利用上述步驟制作而成的溝槽式肖特基芯片的結(jié)構(gòu)如圖6所示，在外延層4的上表面并列設(shè)置有多個溝槽，在溝槽的內(nèi)側(cè)壁形成溝槽氧化層7，在溝槽氧化層7內(nèi)填充有多晶硅2，多晶硅2的上表面與溝槽的上表面高度相同，在溝槽以及外延層的上表面上形成肖特基界面1。

在傳統(tǒng)的溝槽式肖特基芯片中，外延層上表面兩溝槽之間的肖特基界面1起到導(dǎo)電界面的作用，同時由于肖特基芯片的耐壓能力是由溝槽氧化層7底部的厚度實現(xiàn)的，由于在生成溝槽氧化層7時會消耗外延層本身的半導(dǎo)體材料，因此會減小相鄰兩個溝槽之間的距離，從而犧牲了有效地導(dǎo)電面積，使得芯片的導(dǎo)電效率增大，同時芯片正向壓降增大，影響了芯片的整體性能，為保證合適的導(dǎo)電面積則要增加相鄰兩溝槽之間的距離，從而放大芯片的面積。如果需要兼顧芯片的整體體積以及正向壓降，則需要減小溝槽內(nèi)溝槽氧化層的厚度，導(dǎo)致肖特基芯片的耐壓能力下降。

技術(shù)實現(xiàn)要素：

本實用新型要解決的技術(shù)問題是：克服現(xiàn)有技術(shù)的不足，提供一種在相同芯片面積的前提下，兼顧了芯片的耐壓能力以及導(dǎo)電面積，提高了導(dǎo)電效率同時不會對增大正向壓降的大導(dǎo)電面積的溝槽式肖特基芯片。

本實用新型解決其技術(shù)問題所采用的技術(shù)方案是：該大導(dǎo)電面積的溝槽式肖特基芯片，其特征在于：包括外延層，在外延層的表面設(shè)置有多個溝槽，在溝槽的側(cè)壁下部以及溝槽的底部設(shè)置有溝槽底部氧化層，在溝槽底部氧化層內(nèi)部填充有多晶硅，在外延層的上表面、溝槽側(cè)壁上部以及多晶硅的上表面上設(shè)置有肖特基界面。

優(yōu)選的，所述的槽溝槽底部氧化層的厚度為0.2-1.0μm。

優(yōu)選的，所述的溝槽的寬度為0.25-1.0μm。

優(yōu)選的，所述的多個溝槽中，相鄰兩溝槽之間的間距為1-10μm。

優(yōu)選的，所述的溝槽的深度為1.5-8.0μm。

優(yōu)選的，所述的外延層為N型半導(dǎo)體或P型半導(dǎo)體。

與現(xiàn)有技術(shù)相比，本實用新型所具有的有益效果是：

在本大導(dǎo)電面積的溝槽式肖特基芯片中，僅僅在溝槽的底部設(shè)置有溝槽底部氧化層，因此不會影響肖特基芯片的耐壓性能。而在溝槽上方?jīng)]有設(shè)置氧化層，因此不會對相鄰溝槽之間的距離造成影響，同時將溝槽上方的氧化層以肖特基界面代替，因此彌補(bǔ)了生成底部氧化層時相鄰兩溝槽之間縮小的距離，從而保證了本大導(dǎo)電面積的溝槽式肖特基芯片導(dǎo)通時的正向壓降的參數(shù)，大大增加了本大導(dǎo)電面積的溝槽式肖特基芯片的導(dǎo)電面積，增加了導(dǎo)電效率。

附圖說明

圖1為大導(dǎo)電面積的溝槽式肖特基芯片結(jié)構(gòu)示意圖。

圖2~圖5為大導(dǎo)電面積的溝槽式肖特基制作步驟示意圖。

圖6為現(xiàn)有技術(shù)溝槽式肖特基芯片結(jié)構(gòu)示意圖。

其中：1、肖特基界面 2、多晶硅 3、溝槽底部氧化層 4、外延層 5、溝槽 6、表面氧化層 7、溝槽氧化層。

具體實施方式

圖1~5是本實用新型的最佳實施例，下面結(jié)合附圖1~5對本實用新型做進(jìn)一步說明。

如圖1所示，一種大導(dǎo)電面積的溝槽式肖特基芯片，包括外延層4，在外延層4的表面設(shè)置有多個溝槽5，在溝槽5的側(cè)壁下部以及溝槽5的底部設(shè)置有溝槽底部氧化層3，在溝槽底部氧化層3內(nèi)部填充有多晶硅2，多晶硅2的表面刻蝕到與溝槽底部氧化層3等高的位置。在外延層4的上表面、溝槽側(cè)壁的上部以及多晶硅2的上表面上設(shè)置有肖特基界面1。

在傳統(tǒng)的肖特基芯片中，其耐壓能力是由溝槽5底部的氧化層體現(xiàn)的，而在本大導(dǎo)電面積的溝槽式肖特基芯片中，僅僅在溝槽5的底部設(shè)置有溝槽底部氧化層3，因此不會影響肖特基芯片的耐壓性能。而在溝槽5上方?jīng)]有設(shè)置氧化層，因此不會對相鄰溝槽5之間的距離造成影響，同時將溝槽5上方的氧化層以肖特基界面代替，因此彌補(bǔ)了生成溝槽底部氧化層3時相鄰兩溝槽5之間縮小的距離，從而保證了本大導(dǎo)電面積的溝槽式肖特基芯片導(dǎo)通時的正向壓降的參數(shù)，大大增加了本大導(dǎo)電面積的溝槽式肖特基芯片的導(dǎo)電面積，增加了導(dǎo)電效率。在本大導(dǎo)電面積的溝槽式肖特基芯片中，溝槽底部氧化層3的厚度為：0.2-1.0μm。

如圖2~5所示，制造如圖1所示的大導(dǎo)電面積的溝槽式肖特基芯片，包括如下步驟：

步驟1，在外延層4上方刻蝕出多個溝槽5，溝槽5的深度1.5-8.0μm，如圖2所示。

步驟2，在外延層4表面進(jìn)行氧化處理，在外延層4的上表面以及溝槽5的內(nèi)表面形成連續(xù)的表面氧化層6，如圖3所示。表面氧化層6的厚度為0.2-1.0μm。

步驟3，在溝槽5內(nèi)進(jìn)行多晶硅2的填充，填充完成之后進(jìn)行多晶硅2的刻蝕，使刻蝕后的多晶硅2的高度為溝槽總高度的1/2~4/5，如圖4所示。

步驟4，去除外延層4上表面的表面氧化層6和溝槽5側(cè)壁上位于多晶硅2上方的表面氧化層6，去除完成之后，殘留在溝槽5內(nèi)的表面氧化層6即為多晶硅2外圈的溝槽底部氧化層3，如圖5所示。

步驟5，在外延層4上表面、多晶硅2的上表面以及溝槽5側(cè)壁上位于多晶硅2上部的部分利用現(xiàn)有技術(shù)同時做出肖特基界面1，制成如圖1所示的大導(dǎo)電面積的溝槽式肖特基芯片。肖特基界面1材質(zhì)為：鈦、鉑、鉬、釩、鎢、鋁或這些金屬的不同組合。

以上所述，僅是本實用新型的較佳實施例而已，并非是對本實用新型作其它形式的限制，任何熟悉本專業(yè)的技術(shù)人員可能利用上述揭示的技術(shù)內(nèi)容加以變更或改型為等同變化的等效實施例。但是凡是未脫離本實用新型技術(shù)方案內(nèi)容，依據(jù)本實用新型的技術(shù)實質(zhì)對以上實施例所作的任何簡單修改、等同變化與改型，仍屬于本實用新型技術(shù)方案的保護(hù)范圍。