本實用新型涉及集成電路靜電保護(hù)電路設(shè)計領(lǐng)域，特別是涉及一種襯底觸發(fā)的GGNMOS管和靜電保護(hù)電路。

背景技術(shù)：

在集成電路(Integrated Circuits)中，靜電放電(ESD，Electrostatic discharge)對芯片的可靠性影響不容忽視，尤其在深亞微米、納米技術(shù)普遍應(yīng)用的當(dāng)今，外部環(huán)境、人體、機(jī)械、輻射場等靜電放電對IC破壞性的影響更加顯著，業(yè)界在IC的設(shè)計與制造過程中對ESD的防護(hù)做了大量的研究與實踐。

為了達(dá)到保護(hù)芯片抵御靜電襲擊的目的，目前已經(jīng)有多種靜電防護(hù)器件被提出，比如二極管(diode)、可控硅(SCR，Silicon controlled rectifier)以及柵極接地的N型MOS管GGNMOS(Gate Ground NMOS)，其中GGNMOS在CMOS制程中被廣泛采用，因為GGNMOS作為ESD防護(hù)器件有很多方便之處，制程的兼容性，快速的開關(guān)響應(yīng)與低導(dǎo)通電阻是NMOS具備的先天條件，為了提高GGNMOS的抗擊ESD能力，一般采用圖1中所示的多指條形結(jié)構(gòu)，圖中器件區(qū)外周為保護(hù)環(huán)(Pick up ring)，用于在后續(xù)金屬互連時將半導(dǎo)體襯底連接至地線GND，由于這種多叉指的GGNMOS結(jié)構(gòu)中間的叉指的襯底電阻(R-sub)最大，先于其它叉指開啟，造成GGNMOS的各個叉指不能均勻開啟，最終導(dǎo)致整體電路的靜電防護(hù)能力的下降。

優(yōu)良的ESD器件需要有較低的開啟電壓，以保證ESD電流時的響應(yīng)速率，精確的箝位電壓來保護(hù)內(nèi)部電路，單純的GGNMOS在ESD保護(hù)工作中主要是采用其寄生的橫向npn三極管工作來泄放大電流，該寄生三極管的開啟電壓取決于三極管集電極反向PN結(jié)的雪崩擊穿，即漏極(Drain)與襯底(P-well)之間的雪崩擊穿電壓。但是未經(jīng)過特殊處理的NMOS漏端與襯底的擊穿電壓相對較高。其原剖面圖與工作原理圖見圖2和圖3。

為了優(yōu)化降低普通GGNMOS ESD保護(hù)器件的開啟電壓，常用的方案就是增加一次ESD注入(ESD implant)，如圖4所示，在叉指的共用漏極區(qū)域注入ESD，等效為在寄生npn三極管的集電區(qū)注入p型離子，位置深度在漏端與p-Well界面的交界處，引入齊納管的作用來達(dá)到降低雪崩擊穿電壓的目的，其剖面圖和原理圖分別參見圖5和圖6。ESD注入可以起到降低GGNMOS ESD保護(hù)器件開啟電壓的作用，但必須增加一層光刻和注入工藝，增加制造成本，且ESD注入的引入給器件帶來更大的PN結(jié)漏電。

現(xiàn)有技術(shù)中有采用串聯(lián)正向二極管來平衡分壓，該結(jié)構(gòu)用于tolerant IO的ESD保護(hù)設(shè)計，缺點是：電源在懸空狀態(tài)會有較大的漏電；串聯(lián)二極管的存在達(dá)林頓效應(yīng)，其分壓的效果隨二極管個數(shù)增加明顯下降，三個及以上的二極管串聯(lián)分壓效果不明顯；此外，分壓點的電位可能無法精確調(diào)制，存在對NMOS管的柵極氧化層可靠性退化的風(fēng)險。

技術(shù)實現(xiàn)要素：

鑒于以上所述現(xiàn)有技術(shù)的缺點，本實用新型的目的在于提供一種襯底觸發(fā)的GGNMOS管和靜電保護(hù)電路，用于解決現(xiàn)有技術(shù)中GGNMOS靜電保護(hù)器注入制程工藝復(fù)雜、響應(yīng)速度慢、非一致觸發(fā)以及分壓電路設(shè)計不合理的問題。

為實現(xiàn)上述目的，本實用新型采用新穎的版圖設(shè)計方法，并采用電路分壓結(jié)構(gòu)從襯底觸發(fā)GGNMOS，可以降低GGNMOS開啟電壓，使ESD保護(hù)器件快速有效進(jìn)入工作。具體的方案如下：

一種襯底觸發(fā)的GGNMOS管，包括：P型半導(dǎo)體襯底；器件區(qū)，位于所述P型半導(dǎo)體襯底表面，所述器件區(qū)內(nèi)形成至少兩個NMOS管，所述NMOS管的柵極為條狀結(jié)構(gòu)；互連區(qū)，位于所述P型半導(dǎo)體襯底表面，且對稱設(shè)置于所述器件區(qū)外圍的兩側(cè)，所述互連區(qū)與所述NMOS管的柵極平行；襯底觸發(fā)區(qū)，位于所述P型半導(dǎo)體襯底表面，且對稱設(shè)置于所述器件區(qū)外圍的兩側(cè)，并位于所述互連區(qū)之間，所述襯底觸發(fā)區(qū)與所述NMOS管的柵極垂直。

于本實用新型的一實施方式中，所述GGNMOS管的柵極包括NMOS管中并列的多個條狀結(jié)構(gòu)的柵極，所述GGNMOS管的源極包括NMOS管中并列的多個條狀結(jié)構(gòu)的源極，所述GGNMOS管的漏極包括NMOS管中并列且共用的多個條狀結(jié)構(gòu)的漏極。

于本實用新型的一實施方式中，所述互連區(qū)與所述器件區(qū)之間、所述襯底觸發(fā)區(qū)與所述器件區(qū)之間均留有間距。

于本實用新型的一實施方式中，所述P型半導(dǎo)體襯底表面還設(shè)有絕緣隔離所述器件區(qū)和所述互連區(qū)的淺溝槽區(qū)。

于本實用新型的一實施方式中，所述互連區(qū)的摻雜類型與所述P型半導(dǎo)體襯底相同。

于本實用新型的一實施方式中，所述互連區(qū)的摻雜濃度高于所述P型半導(dǎo)體襯底的摻雜濃度。

本實用新型還提供一種靜電保護(hù)電路，包括：焊盤，適于接收靜電脈沖；如上所述的GGNMOS管；分壓控制電路，包括一個NMOS管和與其串聯(lián)的至少一個PMOS管，其中，靠近所述焊盤的所述PMOS管的漏極連接所述焊盤，靠近所述NMOS管的所述PMOS管的源極與自身的柵極、所述NMOS管的漏極及所述NMOS管的柵極相連接，所述NMOS管的漏極及柵極均連接所述GGNMOS管，所述NMOS管的源極接地。

于本實用新型的一實施方式中，所述分壓控制電路包括多個依次串聯(lián)的PMOS管，所述PMOS管的源極與自身的柵極相連接，且與相鄰的所述PMOS管的漏極相連接。

于本實用新型的一實施方式中，所述GGNMOS管的柵極和源極相連接并接地，所述GGNMOS管的漏極連接所述焊盤，所述GGNMOS管的襯底連接所述NMOS管的漏極。

如上所述，本實用新型的襯底觸發(fā)的GGNMOS管和靜電保護(hù)電路，具有以下有益效果：

1、NMOS管的版圖布局將P⁺源邊分離用作襯底觸發(fā)，并不浪費多余的面積；此外，襯底觸發(fā)區(qū)與互連區(qū)的距離可以調(diào)節(jié)，實現(xiàn)襯底電阻的調(diào)節(jié)，保證得到精確的觸發(fā)電位。

2、取消ESD光罩，減少光刻、注入制程，以及降低ESD注入所引入的漏電。

3、襯底觸發(fā)帶來更加均勻的電場，使得NMOS管的各個指條一致性觸發(fā)/開啟，采用襯底觸發(fā)區(qū)和互連區(qū)分離，利用襯底電阻輕松實現(xiàn)襯底分壓。

4、分壓控制電路結(jié)構(gòu)讓器件的響應(yīng)速率不受電路影響，實現(xiàn)高速開啟；該結(jié)構(gòu)可以用作電源和地之間的ESD保護(hù)以及IO獨立的ESD保護(hù)，并且在制程中有很好的兼容性，適用于28nm及以上的CMOS制程

5、分壓控制電路部分的版圖布局可以獨立于GGNMOS管之外，并在IO設(shè)計中利用剩余空間安排設(shè)計，實現(xiàn)電性能連接即可，不浪費多余的面積。

附圖說明

圖1為現(xiàn)有技術(shù)中的多指條形GGNMOS管的版圖布局俯視圖。

圖2為圖1的剖視圖。

圖3為現(xiàn)有技術(shù)中的多指條形GGNMOS管的等效電路工作原理圖。

圖4為現(xiàn)有技術(shù)中的ESD注入技術(shù)中多指條形GGNMOS管的版圖布局俯視圖。

圖5為圖4的剖視圖。

圖6為現(xiàn)有技術(shù)中的ESD注入技術(shù)中多指條形GGNMOS管的等效電路工作原理圖。

圖7為本實用新型襯底觸發(fā)的GGNMOS管的版圖布局俯視圖。

圖8為圖7中沿AA’的橫截面圖。

圖9為本實用新型的靜電保護(hù)電路結(jié)構(gòu)圖。

圖10為圖9的等效電路圖。

元件標(biāo)號說明

1 焊盤

2 分壓控制電路

M1 PMOS管

M2 PMOS管

M3 PMOS管

M4 NMOS管

M5 GGNMOS管

R 襯底電阻

T NPN三極管

4 GGNMOS管

41 P型半導(dǎo)體襯底

42 器件區(qū)

43 互連區(qū)

44 襯底觸發(fā)區(qū)

45 淺溝槽區(qū)

46 柵極

47 漏極

48 源極

具體實施方式

以下由特定的具體實施例說明本實用新型的實施方式，熟悉此技術(shù)的人士可由本說明書所揭露的內(nèi)容輕易地了解本實用新型的其他優(yōu)點及功效。

請參閱圖7至圖10。須知，本說明書所附圖式所繪示的結(jié)構(gòu)、比例、大小等，均僅用以配合說明書所揭示的內(nèi)容，以供熟悉此技術(shù)的人士了解與閱讀，并非用以限定本實用新型可實施的限定條件，故不具技術(shù)上的實質(zhì)意義，任何結(jié)構(gòu)的修飾、比例關(guān)系的改變或大小的調(diào)整，在不影響本實用新型所能產(chǎn)生的功效及所能達(dá)成的目的下，均應(yīng)仍落在本實用新型所揭示的技術(shù)內(nèi)容得能涵蓋的范圍內(nèi)。同時，本說明書中所引用的如“上”、“下”、“左”、“右”、“中間”及“一”等的用語，亦僅為便于敘述的明了，而非用以限定本實用新型可實施的范圍，其相對關(guān)系的改變或調(diào)整，在無實質(zhì)變更技術(shù)內(nèi)容下，當(dāng)亦視為本實用新型可實施的范疇。

現(xiàn)有的多指條形GGNMOS中，各寄生NPN管的基極到地線之間的寄生內(nèi)阻各不相同，導(dǎo)致各寄生NPN管的基極電位也即基極與發(fā)射極的電勢差各不相同，因此導(dǎo)通均勻性較差，當(dāng)在漏極也即寄生NPN管的集電極外加電壓時，各寄生NPN管不能同時導(dǎo)通，因此可能損壞部分GGNMOS。本實用新型采用新型的版圖設(shè)計方法，以及采用電路分壓結(jié)構(gòu)從襯底觸發(fā)GGNMOS，可以降低GGNMOS開啟電壓，使ESD保護(hù)器件快速有效的進(jìn)入工作。

下面結(jié)合具體實施例對本實用新型做進(jìn)一步介紹。

實施例1

請參閱圖7-圖8，本實用新型提供一種襯底觸發(fā)的GGNMOS管，包括：P型半導(dǎo)體襯底41；器件區(qū)42，位于所述P型半導(dǎo)體襯底41表面，所述器件區(qū)42內(nèi)形成至少兩個NMOS管，所述NMOS管的柵極46為條狀結(jié)構(gòu)；互連區(qū)43，位于所述P型半導(dǎo)體襯底41表面，且對稱設(shè)置于所述器件區(qū)42外圍的兩側(cè)，所述互連區(qū)43與所述NMOS管的柵極46平行；襯底觸發(fā)區(qū)44，位于所述P型半導(dǎo)體襯底41表面，且對稱設(shè)置于所述器件區(qū)42外圍的兩側(cè)，并位于所述互連區(qū)43之間，所述襯底觸發(fā)區(qū)44與所述NMOS管的柵極46垂直。因為襯底觸發(fā)區(qū)44位于互連區(qū)43之間，可以位于互連區(qū)43之間的任何位置，也即所述襯底觸發(fā)區(qū)44與所述互連區(qū)43的距離可調(diào)節(jié)，從而襯底電阻R可調(diào)節(jié)。

器件區(qū)42內(nèi)形成至少兩個NMOS管，且所述NMOS管的柵極46均為條狀結(jié)構(gòu)，也即器件區(qū)42上形成多指條形的NMOS管；該實施例中，所述互連區(qū)43、所述襯底觸發(fā)區(qū)44與所述器件區(qū)42均留有間隔。

作為示例，所述P型半導(dǎo)體襯底41表面還設(shè)有絕緣隔離所述器件區(qū)42和所述互連區(qū)43的淺溝槽區(qū)45。即所述器件區(qū)42與所述互連區(qū)43相鄰且通過所述淺溝槽區(qū)45絕緣隔離。

作為示例，所述互連區(qū)43的摻雜類型與所述P型半導(dǎo)體襯底41相同，且摻雜濃度高于所述P型半導(dǎo)體襯底41，用以降低接觸電阻。

該實施例中，NMOS管的結(jié)構(gòu)布局將源邊P⁺active分離用作襯底觸發(fā)并不浪費多余的面積，此外襯底觸發(fā)區(qū)44與互連區(qū)43的距離可以調(diào)節(jié)，實現(xiàn)襯底電阻R的調(diào)節(jié)，保證得到精確的觸發(fā)電位。

實施例2

請參閱圖9-圖10，本實用新型還提供一種靜電保護(hù)電路，包括：焊盤1，適于接收靜電脈沖；如實施例1所述的GGNMOS管M5；分壓控制電路2，包括一個NMOS管M4和與其串聯(lián)的至少一個PMOS管，其中，靠近所述焊盤1的所述PMOS管的漏極連接所述焊盤1，靠近所述NMOS管M4的所述PMOS管的源極與自身的柵極、所述NMOS管M4的漏極及所述NMOS管M4的柵極相連接，所述NMOS管M4的漏極及柵極均連接所述GGNMOS管M5，所述NMOS管M4的源極接地。

作為示例，所述分壓控制電路2包括多個依次串聯(lián)的PMOS管，且每個所述PMOS管的源極與自身的柵極相連接，且與相鄰的所述PMOS管的漏極相連接。

具體地，請參閱圖9，依次串聯(lián)的PMOS管可以包括PMOS管M1、PMOS管M2和PMOS管M3，其中，單個所述PMOS管的柵極和源極均相連接，所述PMOS管M1和所述PMOS管M2的源極與漏極相連接，所述PMOS管M2和所述PMOS管M3的源極與漏極相連接，所述PMOS管M1的漏極連接所述焊盤1，所述PMOS管M3的源極連接所述GGNMOS管M5。需指出的是，圖9只是給出了三個PMOS管串聯(lián)的情況，根據(jù)所需分壓的大小可以選擇串聯(lián)N個PMOS管，其中N為大于等于1的整數(shù)。

需要說明的是，該實施例中的GGNMOS管M5也是多指條形的NMOS管，為了電路圖的簡化起見，將多指條形的NMOS管等效為一個GGNMOS管M5，這里可以參閱實施例1中的圖7，GGNMOS管M5的柵極包括多指條形NMOS管并列的多個柵極46，GGNMOS管M5的源極包括多指條形NMOS管并列的多個源極48，GGNMOS管M5的漏極包括多指條形NMOS管并列且共用的多個漏極47。

圖9和圖10中的襯底電阻R或稱作寄生電阻，事實上，襯底電阻R是存在于GGNMOS管M5本身的內(nèi)部，但是為了方便說明電路原理，故將襯底電阻R畫于電路圖中。

作為示例，所述GGNMOS管M5的柵極和源極相連接并接地，所述GGNMOS管M5的漏極連接所述焊盤1，所述GGNMOS管M5的襯底連接所述NMOS管M4的漏極。

圖10為圖9的等效電路圖，具體地，也即GGNMOS管等效為一個寄生NPN三極管T，其中，所述GGNMOS管的漏極作為所述NPN三極管T的集電極、所述GGNMOS管的源極作為所述NPN三極管T的發(fā)射機(jī)、所述GGNMOS管的襯底作為所述NPN三極管T的基極，基區(qū)寬度即GGNMOS管M5的溝道長度。

該實施例的靜電保護(hù)電路的漏電可以控制到需求范圍內(nèi)，采用分壓控制電路2結(jié)構(gòu)，利用靜電脈沖ESD的分壓來提供襯底觸發(fā)電位，并且襯底電位的大小可以根據(jù)需求調(diào)節(jié)，即觸發(fā)點的電位按照制程的可靠性需求來調(diào)節(jié)。

該實施例的分壓控制電路2部分的布局設(shè)計可以獨立于GGNMOS管M5之外，并在IO設(shè)計中利用剩余空間安排設(shè)計，實現(xiàn)電性能連接即可。

綜上所述，在本實用新型的GGNMOS管的版圖布局將P⁺源邊分離用作襯底觸發(fā)，并不浪費多余的面積；此外，襯底觸發(fā)區(qū)與互連區(qū)的距離可以調(diào)節(jié)，從而實現(xiàn)襯底電阻的調(diào)節(jié)，保證得到精確的觸發(fā)電位；襯底觸發(fā)帶來更加均勻的電場，使得NMOS的各個指條一致性觸發(fā)/開啟，采用襯底觸發(fā)區(qū)和互連區(qū)分離，利用襯底電阻輕松實現(xiàn)襯底分壓；本實用新型取消了ESD光罩，減少光刻、注入制程，以及降低ESD注入所引入的漏電；本實用新型的分壓控制電路結(jié)構(gòu)讓器件的響應(yīng)速率不受其他電路的影響，實現(xiàn)高速開啟；該結(jié)構(gòu)可以用作電源和地之間的ESD保護(hù)以及IO獨立的ESD保護(hù)，并且在制程中有很好的兼容性，適用于28nm及以上的CMOS制程；此外，分壓控制電路部分的版圖布局可以獨立于GGNMOS之外，并在IO設(shè)計中利用剩余空間安排設(shè)計，實現(xiàn)電性能連接即可，不會浪費多余的面積。

上述實施例僅例示性說明本實用新型的原理及其功效，而非用于限制本實用新型。任何熟悉此技術(shù)的人士皆可在不違背本實用新型的精神及范疇下，對上述實施例進(jìn)行修飾或改變。因此，舉凡所屬技術(shù)領(lǐng)域中具有通常知識者在未脫離本實用新型所揭示的精神與技術(shù)思想下所完成的一切等效修飾或改變，仍應(yīng)由本實用新型的權(quán)利要求所涵蓋。