本實(shí)用新型為一種半導(dǎo)體封裝結(jié)構(gòu)，尤指一種平板式半導(dǎo)體封裝結(jié)構(gòu)。

背景技術(shù)：

半導(dǎo)體封裝結(jié)構(gòu)為一種通過外殼容納、包覆一個(gè)或多個(gè)半導(dǎo)體元件或集成電路的結(jié)構(gòu)，該外殼的材料可以是金屬、塑料、玻璃或陶瓷。當(dāng)半導(dǎo)體元件或集成電路從晶片上刻蝕出來并切割成獨(dú)立的芯片后，通過半導(dǎo)體封裝結(jié)構(gòu)能將芯片包覆在其中，并提供一定的沖擊及劃傷保護(hù)，且能為芯片提供連接外部電路的接點(diǎn)，并能在芯片工作時(shí)將熱量加速散去。

請參閱圖11至圖16所示，一般的半導(dǎo)體封裝結(jié)構(gòu)先提供一載具90及一第二基板91，載具90的下表面設(shè)有對準(zhǔn)圖案901，如圖11所示，該第二基板91具有一第一平面911、一第二平面912及至少一容置空間913，且將該第二基板91的第一平面911面向該載具90，并將該第二基板91第一表面911上的線路9111對準(zhǔn)載具90的對準(zhǔn)圖案901，并設(shè)置于該載具90上。接著，如圖12所示，將一芯片92容置在該第二基板91的容置空間913中，芯片上的鋁墊對準(zhǔn)載具90上的對準(zhǔn)圖案902，并接觸該載具90，使得該芯片92上的鋁墊921的表面與該第二基板91第一平面911上的線路9111位于同一平面上。

如圖13所示，進(jìn)一步將一粘膠材料93灌入該第二基板91與該芯片92間的空隙，并覆蓋該第二基板91的第二表面912，使得該芯片92能穩(wěn)固地設(shè)置在該第二基板91的容置空間913中。如圖14所示，接著，將一第一基板94設(shè)置在該第二基板91的第二表面912，且通過該粘膠材料93粘著在該第二基板91的第二表面912。此外，該第一基板94表面上的線路941與第二基板91第二表面912上的線路9121對準(zhǔn)，并通過在該第一基板94表面的線路941與該第二基板91第二表面912的線路9121上分別涂布錫膏，再經(jīng)過焊接程序，使兩個(gè)線路經(jīng)由錫膏連接并能做電性導(dǎo)通。

如圖15所示，然后，通過一薄刀95將該載具90剝除。如圖16所示，最后，再制作線路，將芯片上的鋁墊92及第二基板91第一表面911上的線路9111連接，并覆蓋一層介電層作保護(hù)。

然而，采用上述工藝方式制作的半導(dǎo)體封裝結(jié)構(gòu)，需要一個(gè)載具90，且載具90上需要制作對準(zhǔn)圖案901、902，若需要大量對芯片進(jìn)行封裝時(shí)，因半導(dǎo)體封裝是通過對準(zhǔn)圖案的設(shè)置，使各個(gè)半導(dǎo)體元件能確切的設(shè)置于設(shè)計(jì)時(shí)預(yù)定的位置，該半導(dǎo)體成品才能使用，因此，上述工藝方式需要準(zhǔn)備相當(dāng)數(shù)量的載具90，才能進(jìn)行半導(dǎo)體封裝，且需要額外的工藝將第二基板91與載具90分離。此外，第一基板與第二基板間需通過4道工藝，使第一基板94以及第二基板91間具有導(dǎo)通的功效，且須兩層焊接金屬凸塊，如此一來，等于做到6層線路，因此，上述的封裝結(jié)構(gòu)的工藝相當(dāng)繁復(fù)。

技術(shù)實(shí)現(xiàn)要素：

有鑒于上述現(xiàn)有技術(shù)的半導(dǎo)體封裝結(jié)構(gòu)，其所需要的工藝步驟非常繁復(fù)，本實(shí)用新型提供一種平板式半導(dǎo)體封裝結(jié)構(gòu)，不需要載具，且減少4層線路工藝，以及減少與載具的分離步驟，使工藝簡化。

該平板式半導(dǎo)體封裝結(jié)構(gòu)包含有：

一第一基板；

一第二基板，其形成有一容置孔；

一第一膠層，其夾設(shè)于該第一基板與該第二基板之間，以粘合該第一基板及該第二基板；其中該第一基板背離該第二基板的表面形成有一第一層線路，而該第二基板背離該第一基板表面形成有一第二層線路；

至少一第一導(dǎo)通孔，其貫穿該第一基板、第一膠層及該第二基板，且該至少一第一導(dǎo)通孔內(nèi)填充有導(dǎo)電材料，而該第一層線路與該第二層線路通過填充有導(dǎo)電材料的至少一第一導(dǎo)通孔電性連接；

一芯片，其設(shè)置于該第二基板的容置孔中，而該芯片背離該第一基板的表面形成有至少一鋁墊；

一第二膠層，其夾設(shè)于該芯片與該第二基板的容置孔內(nèi)壁之間，以粘合該芯片與該第二基板；

一第一介電層，其設(shè)置于該第一基板背離該第二基板的表面，且形成有至少一開孔，以連通該第一層線路；

一第二介電層，其設(shè)置于該第二基板背離該第一基板的表面，且貫穿形成有多個(gè)第二導(dǎo)通孔，而該些第二導(dǎo)通孔分別連通該第二層線路及該芯片的鋁墊，并于該些第二導(dǎo)通孔中填充有導(dǎo)電材料；其中該第二介電層背離該第二基板的表面形成有一第三層線路，且該第三層線路與該第二層線路及該芯片的鋁墊通過填充有導(dǎo)電材料的該些第二導(dǎo)通孔電性連接；

一第三介電層，其設(shè)置于該第二介電層背離該第二基板的表面，且覆蓋該第三層線路。

其中，該第一基板形成有一對準(zhǔn)圖案；

該芯片對準(zhǔn)該第一基板的對準(zhǔn)圖案設(shè)置。

其中，該第一介電層的至少一開孔中進(jìn)一步形成有一錫球或?qū)щ姾覆?，且該錫球或該導(dǎo)電焊材凸出該第一介電層的表面，而該錫球或該導(dǎo)電焊材通過該第一介電層的至少一開孔電性連接該第一層線路。

其中，該第三介電層進(jìn)一步貫穿形成有多個(gè)第三導(dǎo)通孔以連通該第三層線路，且該第三導(dǎo)通孔中填充有導(dǎo)電材料。

其中，該第三介電層背離該第二介電層的表面進(jìn)一步形成有一第四介電層；

該第四介電層貫穿形成有多個(gè)開孔，以連通填充有導(dǎo)電材料的該些第三導(dǎo)通孔。

其中，該芯片為一指紋識別芯片，且該芯片背離該第二基板的表面具有一感應(yīng)區(qū)域；

該第二介電層對應(yīng)該感應(yīng)區(qū)域的位置形成有一開孔，以連通該芯片的感應(yīng)區(qū)域；

該第三介電層為耐磨材料，并覆蓋該第二介電層的開孔。

通過本實(shí)用新型提供的平板式半導(dǎo)體封裝結(jié)構(gòu)，令該芯片可被完整的封裝在結(jié)構(gòu)內(nèi)部不會外露，且該芯片的鋁墊能通過填充有導(dǎo)電材料的該些第二導(dǎo)通孔電性連接至該第三層線路，再通過該第三層線路及其他填充有導(dǎo)電材料的第二導(dǎo)通孔電性連接至該第二層線路，進(jìn)一步通過填充有導(dǎo)電材料的該第一導(dǎo)通孔電性連接至該第一層線路。如此一來，該芯片的鋁墊便可通過該第一介電層的至少一開孔連通該第一層線路的部分與其他外部電路電性連接，且該芯片被完整封裝在該平板式半導(dǎo)體封裝結(jié)構(gòu)中，未有外露部分，提供更佳的耐沖擊保護(hù)。此外，本實(shí)用新型提供的平板式半導(dǎo)體封裝結(jié)構(gòu)，在制作過程中，不需要設(shè)置載具，且能減少多層線路工藝數(shù)量，以及減少與載具的分離步驟，使工藝簡化。

附圖說明

圖1為本實(shí)用新型第一優(yōu)選實(shí)施方案的剖面示意圖。

圖2～圖7為本實(shí)用新型第一優(yōu)選實(shí)施方案的制作流程示意圖。

圖8為本實(shí)用新型第二優(yōu)選實(shí)施方案的剖面示意圖。

圖9為本實(shí)用新型第三優(yōu)選實(shí)施方案的剖面示意圖。

圖10為本實(shí)用新型第四優(yōu)選實(shí)施方案的剖面示意圖。

圖11～圖16為一般的半導(dǎo)體封裝結(jié)構(gòu)的制作流程示意圖。

代表圖的符號簡單說明:

11第一基板 111對準(zhǔn)圖案

12第二基板 121容置孔

21第一膠層 22第二膠層

31第一導(dǎo)通孔 32第二導(dǎo)通孔

40芯片 41鋁墊

51第一介電層 511開孔

52第二介電層 53第三介電層

61第一層線路 62第二層線路

63第三層線路

70錫球。

具體實(shí)施方式

以下配合附圖及本實(shí)用新型優(yōu)選實(shí)施方案，進(jìn)一步闡述本實(shí)用新型為達(dá)成預(yù)定目的所采取的技術(shù)手段。

請參閱圖1所示，本實(shí)用新型為一種平板式半導(dǎo)體封裝結(jié)構(gòu)，包含有一第一基板11、一第二基板12、一第一膠層21、至少一第一導(dǎo)通孔31、一芯片40、一第二膠層22、一第一介電層51、一第二介電層52及一第三介電層53。

該第一基板11。

該第二基板12形成有一容置孔121。

該第一膠層21夾設(shè)于該第一基板11與該第二基板12之間，以粘合該第一基板11及該第二基板21。該第一基板11下表面形成有一第一層線路61，而該第二基板12上表面形成有一第二層線路62。

該至少一第一導(dǎo)通孔31貫穿該第一基板11、該第一膠層21及該第二基板12中，且該至少一第一導(dǎo)通孔31內(nèi)填充有導(dǎo)電材料，而該第一層線路61與該第二層線路62通過填充有導(dǎo)電材料的該至少一第一導(dǎo)通孔31電性連接。

該芯片40設(shè)置于該第二基板12的容置孔121中，而該芯片40背離該第一基板11的表面形成有至少一鋁墊41。在本優(yōu)選實(shí)施方案中，該第一基板11形成有一對準(zhǔn)圖案111，且該芯片40對準(zhǔn)該第一基板11的對準(zhǔn)圖案111設(shè)置。

該第二膠層22夾設(shè)于該芯片40與該第二基板12的容置孔121內(nèi)壁之間，以粘合該芯片40與該第二基板12。

該第一介電層51設(shè)置于該第一基板11下表面，且形成有至少一開孔511，以提供外部電路電性連接該第一層線路61。

該第二介電層52設(shè)置于該第二基板12上表面，且貫穿形成有多個(gè)第二導(dǎo)通孔32，并填充有導(dǎo)電材料。而該些第二導(dǎo)通孔32分別連通該第二層線路62及該芯片40的鋁墊41。該第二介電層52上表面形成有一第三層線路63，且該第三層線路63與該第二層線路62及該芯片40的鋁墊41通過填充有導(dǎo)電材料的該些第二導(dǎo)通孔32電性連接。

該第三介電層53設(shè)置于該第二介電層52的上表面，且覆蓋該第三層線路63。

通過本實(shí)用新型提供的平板式半導(dǎo)體封裝結(jié)構(gòu)，可將該芯片40完整地封裝在該平板式半導(dǎo)體封裝結(jié)構(gòu)內(nèi)部，且不會有任何表面外露。而該芯片40的鋁墊41能通過填充有導(dǎo)電材料的該些第二導(dǎo)通孔32電性連接至該第三層線路63，并通過該第三層線路63及其他填充有導(dǎo)電材料的第二導(dǎo)通孔32電性連接至該第二層線路62，進(jìn)一步通過填充有導(dǎo)電材料的該第一導(dǎo)通孔31電性連接至該第一層線路61。如此一來，該芯片40的鋁墊41便可通過該第一介電層51開孔511連通該第一層線路61的部分與其他外部電路電性連接，且該芯片40被完整封裝在平板式半導(dǎo)體封裝結(jié)構(gòu)中，提供更佳的耐沖擊保護(hù)。此外，本實(shí)用新型提供的平板式半導(dǎo)體封裝結(jié)構(gòu)在制作過程中，不需要設(shè)置載具，且能減少多層線路工藝數(shù)量，以及減少與載具的分離步驟，使工藝簡化。

請參閱圖2至圖7所示，本實(shí)用新型平板式半導(dǎo)體封裝結(jié)構(gòu)的制作方法流程示意圖。如圖2所示，該平板式半導(dǎo)體封裝結(jié)構(gòu)的制作方法先提供該第一基板11及該第二基板12，并在該第一基板11及該第二基板12之間設(shè)置有該第一膠層21。如圖3所示，接著利用該第一膠層21粘合該第一基板11及該第二基板12。

如圖4所示，然后貫穿粘合后的該第一基板11、該第一膠層21及該第二基板12以形成該至少一第一導(dǎo)通孔31，并于該至少一第一導(dǎo)通孔31填充有導(dǎo)電材料。接著通過金屬鍍膜、曝光、顯影、蝕刻等工藝技術(shù)在該第一基板11下表面形成該第一層線路61，并在該第二基板12上表面形成該第二層線路62。且該第一層線路61及該第二層線路62通過填充有導(dǎo)電材料的該至少一第一導(dǎo)通孔31電性連接。如圖5所示，將該芯片40設(shè)置于該第二基板12的容置孔121中且對準(zhǔn)該第一基板11的對準(zhǔn)圖案111，而該芯片40背離該第一基板11的表面形成有該至少一鋁墊41。而該第二膠層22夾設(shè)于該芯片40與該第二基板12的容置孔121內(nèi)壁之間，以粘合該芯片40與該第二基板12。并將該第一介電層51設(shè)置于該第一基板11下表面，且形成有至少一開孔511，以提供外部電路電性連接該第一層線路61。

如圖6所示，將該第二介電層52設(shè)置于該第二基板12的上表面，且貫穿形成有多個(gè)第二導(dǎo)通孔32，并在該些第二導(dǎo)通孔32中填充有導(dǎo)電材料，而該些第二導(dǎo)通孔32分別連通該第二層線路62及該芯片40的鋁墊41。且于該第二介電層52的上表面形成該第三層線路63，而該第三層線路63通過填充有導(dǎo)電材料的該些第二導(dǎo)通孔32與該第二層線路62及該芯片40的鋁墊41電性連接。接著將該第三介電層53設(shè)置于該第二介電層52的上表面，并覆蓋該第三層線路63。

通過上述制作流程即可完成本實(shí)用新型的平板式半導(dǎo)體封裝結(jié)構(gòu)，令該芯片40完整封裝在平板式半導(dǎo)體封裝結(jié)構(gòu)中，且未有外露部分，提供更佳的耐沖擊保護(hù)。且本實(shí)用新型提供的平板式半導(dǎo)體封裝結(jié)構(gòu)在制作過程中，不需要設(shè)置載具，且能減少多層線路工藝數(shù)量，以及減少與載具的分離步驟，使工藝簡化。

進(jìn)一步而言，如圖7所示，形成一錫球70或?qū)щ姾覆脑谠摰谝唤殡妼?1的至少一開孔511中，且該錫球70或該導(dǎo)電焊材凸出該第一介電層51的表面。而該錫球70或該導(dǎo)電焊材通過該第一介電層51的至少一開孔511電性連接該第一層線路61。由于該錫球70或該導(dǎo)電焊材凸出該第一介電層51的表面，如此一來，該第一層線路61即可通過該凸出的錫球70或該導(dǎo)電焊材更容易地與外部電路電性連接。

請參閱圖8所示，此外，該第三介電層53進(jìn)一步貫穿形成有多個(gè)第三導(dǎo)通孔33以連通該第三層線路63，并在該第三導(dǎo)通孔33中填充有導(dǎo)電材料。如此一來，該第三介電層53上即可供設(shè)置其他電路元件80，且該些電路元件80可通過該第三介電層53中填充有導(dǎo)電材料的該些第三導(dǎo)通孔33電性連接該第三層線路63，使得該些電路元件80與該平板式半導(dǎo)體封裝結(jié)構(gòu)整體形成一系統(tǒng)級封裝(System in package；SIP)模塊。該電路元件80為倒裝芯片技術(shù)集成電路(flip-chip IC)或被動元件。

請參閱圖9所示，再者，該第三介電層53的上表面還進(jìn)一步形成有一第四介電層54。且該第四介電層54貫穿形成有多個(gè)開孔541，以連通填充有導(dǎo)電材料的該些第三導(dǎo)通孔33。如此一來，該第四介電層54上即可供另一個(gè)平板式半導(dǎo)體封裝結(jié)構(gòu)設(shè)置，且另一個(gè)平板式半導(dǎo)體封裝結(jié)構(gòu)的錫球70’可通過該第四介電層54的開孔541電性連接至填充有導(dǎo)電材料的該些第三導(dǎo)通孔33，進(jìn)而使得兩個(gè)平板式半導(dǎo)體封裝結(jié)構(gòu)相互電性連接，形成一疊層封裝(Package on Package；PoP)結(jié)構(gòu)。

請參閱圖10所示，在本優(yōu)選實(shí)施方案中，該芯片40為一指紋識別芯片，且該芯片40背離該第二基板12的表面具有一感應(yīng)區(qū)域42。而該第二介電層52對應(yīng)該感應(yīng)區(qū)域的位置形成有一開孔521，以連通該芯片40的感應(yīng)區(qū)域，令該芯片40的感應(yīng)區(qū)域露出。且該第三介電層為耐磨材料，并覆蓋該第二介電層52的開孔521。如此一來，當(dāng)需要進(jìn)行指紋識別時(shí)，使用者即可將手指放置到該第三介電層53上對應(yīng)該第二介電層52開孔521的位置，讓該芯片40的感應(yīng)區(qū)域42能感應(yīng)到使用者的手指，進(jìn)而進(jìn)行指紋識別。

以上所述僅是本實(shí)用新型的優(yōu)選實(shí)施方案而已，并非對本實(shí)用新型做任何形式上的限制，雖然本實(shí)用新型已以優(yōu)選實(shí)施方案揭露如上，然而并非用以限定本實(shí)用新型，任何熟悉本專業(yè)的技術(shù)人員，在不脫離本實(shí)用新型技術(shù)方案的范圍內(nèi)，當(dāng)可利用上述揭示的技術(shù)內(nèi)容做出些許更動或修飾為等同變化的等效實(shí)施方案，但凡是未脫離本實(shí)用新型技術(shù)方案的內(nèi)容，依據(jù)本實(shí)用新型的技術(shù)實(shí)質(zhì)對以上實(shí)施方案所作的任何簡單修改、等同變化與修飾，均仍屬于本實(shí)用新型技術(shù)方案的范圍內(nèi)。