本實(shí)用新型涉及半導(dǎo)體制造技術(shù)領(lǐng)域，特別是涉及一種用于測(cè)試共享接觸插塞的測(cè)試結(jié)構(gòu)。

背景技術(shù)：

隨著以電子通訊技術(shù)為代表的現(xiàn)代高科技產(chǎn)業(yè)的不斷發(fā)展，世界集成電路產(chǎn)業(yè)總產(chǎn)值以每年超過30％的速度發(fā)展，靜態(tài)隨機(jī)存儲(chǔ)器(SRAM)作為一種重要的存儲(chǔ)器件被廣泛應(yīng)用于數(shù)字與通訊電路設(shè)計(jì)中。SRAM是邏輯電路中一種重要部件，其因?yàn)榫哂泄男。x取速度高等優(yōu)點(diǎn)而廣泛應(yīng)用于數(shù)據(jù)的存儲(chǔ)。

在器件的特征尺寸(CD)進(jìn)入深亞微米階段后，為了更大的數(shù)據(jù)存儲(chǔ)量以及節(jié)省芯片空間，共享接觸插塞(Share Contact)已廣泛應(yīng)用在靜態(tài)隨機(jī)存儲(chǔ)器(SRAM)制作中。接觸插塞是連接前道晶體管和后道金屬配線的通道，既要連接?xùn)艠O，又要連接到源極和漏極，它的刻蝕的好與壞直接影響到存儲(chǔ)器件的特性和產(chǎn)品的良率。

但是，在現(xiàn)有的工藝技術(shù)中，對(duì)于接觸插塞的晶圓可接受測(cè)試(Wafer Acceptance Test，WAT)還僅限于對(duì)于普通接觸插塞的測(cè)試，還沒有涉及到對(duì)共享接觸插塞的檢測(cè)。而在半導(dǎo)體制備工藝中，共享接觸插塞通過在共享接觸孔中填充金屬而形成，應(yīng)一部分位于多晶硅柵極中，另一部分連接于有源區(qū)中，由于多晶硅柵極與有源區(qū)之間有絕緣層?xùn)艠O氧化層隔絕，如果共享接觸孔刻蝕工藝存在問題，在形成共享接觸插塞以后，多晶硅柵極與有源區(qū)不能通過共享接觸插塞相互連接，從而使得包含有該共享接觸插塞的半導(dǎo)體器件在使用的過程中出現(xiàn)斷路。

在半導(dǎo)體制造工藝中，28nm制程會(huì)出現(xiàn)碳化鎢靜態(tài)隨機(jī)存儲(chǔ)器(SRAM)失效(如圖1所示)，通過故障預(yù)警分析(PFA，Predictive Failure Analysis)發(fā)現(xiàn)SRAM中的PMOS多晶硅被金屬鎢替換。究其根本原因是接觸插塞連接的第一金屬層刻蝕接觸到硅化鎳(NiSi)，導(dǎo)致第二金屬層引起高強(qiáng)度聚酰亞胺，因此，在氮化鈦(TiN)沉積時(shí)均勻性變差，鎢沉積氣體六氟化鎢(WF₆)與硅發(fā)生反應(yīng)，從而導(dǎo)致PMOS多晶硅中的硅被鎢所替換。但在半導(dǎo)體測(cè)試過程中，無法通過缺陷掃描或者晶圓可接受測(cè)試(WAT)檢測(cè)出上述問題。

鑒于此，有必要設(shè)計(jì)一種可以用于測(cè)試共享接觸插塞的半導(dǎo)體測(cè)試結(jié)構(gòu)以解決上述技術(shù)問題。

技術(shù)實(shí)現(xiàn)要素：

鑒于以上所述現(xiàn)有技術(shù)的缺點(diǎn)，本實(shí)用新型的目的在于提供一種測(cè)試結(jié)構(gòu)，用于解決現(xiàn)有的半導(dǎo)體測(cè)試結(jié)構(gòu)難以測(cè)試共享接觸插塞過蝕刻以及多晶硅被鎢替換的問題。

為實(shí)現(xiàn)上述目的，本實(shí)用新型提供一種測(cè)試結(jié)構(gòu)，所述測(cè)試結(jié)構(gòu)至少包括：有源區(qū)，所述有源區(qū)上沉積有柵氧化層；第一測(cè)試結(jié)構(gòu)，所述第一測(cè)試結(jié)構(gòu)包括第一多晶硅結(jié)構(gòu)和共享接觸插塞，所述第一多晶硅結(jié)構(gòu)沉積于所述柵氧化層表面；所述共享接觸插塞位于所述有源區(qū)中，其中，所述共享接觸插塞的一部分位于所述有源區(qū)和所述第一多晶硅結(jié)構(gòu)的重疊區(qū)域；第二測(cè)試結(jié)構(gòu)，所述第二測(cè)試結(jié)構(gòu)包括第二多晶硅結(jié)構(gòu)，所述第二多晶硅結(jié)構(gòu)沉積于所述柵氧化層表面；所述第一多晶硅結(jié)構(gòu)和所述第二多晶硅結(jié)構(gòu)通過金屬線組成串聯(lián)結(jié)構(gòu)。

于本實(shí)用新型的一實(shí)施方式中，所述第一多晶硅結(jié)構(gòu)和所述第二多晶硅結(jié)構(gòu)的長(zhǎng)度和寬度均相同。

于本實(shí)用新型的一實(shí)施方式中，所述第一多晶硅結(jié)構(gòu)和所述第二多晶硅結(jié)構(gòu)均位于淺溝槽隔離區(qū)。

于本實(shí)用新型的一實(shí)施方式中，所述第一多晶硅結(jié)構(gòu)和所述第二多晶硅結(jié)構(gòu)均為蛇形結(jié)構(gòu)。

于本實(shí)用新型的一實(shí)施方式中，所述共享接觸插塞的個(gè)數(shù)根據(jù)所述第一多晶硅結(jié)構(gòu)的長(zhǎng)度和寬度設(shè)置，且所述共享接觸插塞的個(gè)數(shù)至少設(shè)有一個(gè)。

于本實(shí)用新型的一實(shí)施方式中，所述第一多晶硅結(jié)構(gòu)和所述第二多晶硅結(jié)構(gòu)均包括第一端和第二端，所述第一多晶硅結(jié)構(gòu)的第一端通過金屬線連接一測(cè)試焊盤，所述第一多晶硅結(jié)構(gòu)的第二端與所述第二多晶硅結(jié)構(gòu)的第一端通過金屬線相連并共同連接一測(cè)試焊盤，所述第二多晶硅結(jié)構(gòu)的第二端通過金屬線連接一測(cè)試焊盤。

于本實(shí)用新型的一實(shí)施方式中，還包括連接所述金屬線與所述第一多晶硅結(jié)構(gòu)、連接所述金屬線與所述第二多晶硅結(jié)構(gòu)的接觸插塞。

于本實(shí)用新型的一實(shí)施方式中，所述共享接觸插塞和接觸插塞中的金屬為鎢、銅、鋁或鉬。

如上所述，本實(shí)用新型的測(cè)試結(jié)構(gòu)，具有以下有益效果：

1、通過設(shè)計(jì)共享接觸插塞(干擾因子)于所述第一多晶硅結(jié)構(gòu)上，通過WAT測(cè)試所述第一測(cè)試結(jié)構(gòu)和所述第二測(cè)試結(jié)構(gòu)，并根據(jù)測(cè)試結(jié)果來判斷共享接觸插塞過蝕刻和多晶硅被鎢替換的問題，方便快速地通過WAT測(cè)試結(jié)果區(qū)分可能的根本原因；

2、該測(cè)試結(jié)構(gòu)適于所有技術(shù)節(jié)點(diǎn)的工藝制程，適用范圍廣；

3、縮短產(chǎn)品良率的分析時(shí)間，在客戶探討測(cè)試程序之前盡早檢測(cè)出共享接觸插塞的缺陷問題，提高客戶滿意度。

附圖說明

圖1為現(xiàn)有技術(shù)中碳化鎢SRAM存儲(chǔ)失效圖。

圖2為本實(shí)用新型的測(cè)試結(jié)構(gòu)示意圖。

元件標(biāo)號(hào)說明

1 第一測(cè)試結(jié)構(gòu)

11 第一多晶硅結(jié)構(gòu)

12 共享接觸插塞

2 第二測(cè)試結(jié)構(gòu)

21 第二多晶硅結(jié)構(gòu)

3 測(cè)試焊盤

4 接觸插塞

5 金屬線

具體實(shí)施方式

以下由特定的具體實(shí)施例說明本實(shí)用新型的實(shí)施方式，熟悉此技術(shù)的人士可由本說明書所揭露的內(nèi)容輕易地了解本實(shí)用新型的其他優(yōu)點(diǎn)及功效。

請(qǐng)參閱圖2。須知，本說明書所附圖式所繪示的結(jié)構(gòu)、比例、大小等，均僅用以配合說明書所揭示的內(nèi)容，以供熟悉此技術(shù)的人士了解與閱讀，并非用以限定本實(shí)用新型可實(shí)施的限定條件，故不具技術(shù)上的實(shí)質(zhì)意義，任何結(jié)構(gòu)的修飾、比例關(guān)系的改變或大小的調(diào)整，在不影響本實(shí)用新型所能產(chǎn)生的功效及所能達(dá)成的目的下，均應(yīng)仍落在本實(shí)用新型所揭示的技術(shù)內(nèi)容能涵蓋的范圍內(nèi)。同時(shí)，本說明書中所引用的如“上”、“下”、“左”、“右”、“中間”及“一”等的用語(yǔ)，亦僅為便于敘述的明了，而非用以限定本實(shí)用新型可實(shí)施的范圍，其相對(duì)關(guān)系的改變或調(diào)整，在無實(shí)質(zhì)變更技術(shù)內(nèi)容下，當(dāng)亦視為本實(shí)用新型可實(shí)施的范疇。

請(qǐng)參閱圖2，為本實(shí)用新型的測(cè)試結(jié)構(gòu)示意圖，所述測(cè)試結(jié)構(gòu)至少包括：有源區(qū)(未示出)，所述有源區(qū)上沉積有柵氧化層(未示出)；第一測(cè)試結(jié)構(gòu)1，所述第一測(cè)試結(jié)構(gòu)1包括第一多晶硅結(jié)構(gòu)11和共享接觸插塞12，所述第一多晶硅結(jié)構(gòu)11沉積于所述柵氧化層表面；所述共享接觸插塞12位于所述有源區(qū)中，其中，所述共享接觸插塞12的一部分位于所述有 源區(qū)和所述第一多晶硅結(jié)構(gòu)11的重疊區(qū)域；第二測(cè)試結(jié)構(gòu)2，所述第二測(cè)試結(jié)構(gòu)2包括第二多晶硅結(jié)構(gòu)21，所述第二多晶硅結(jié)構(gòu)21沉積于所述柵氧化層表面；所述第一多晶硅結(jié)構(gòu)11和所述第二多晶硅結(jié)構(gòu)21通過金屬線5組成串聯(lián)結(jié)構(gòu)。這里，所述第一測(cè)試結(jié)構(gòu)1和所述第二測(cè)試結(jié)構(gòu)2符合最小特征尺寸設(shè)計(jì)要求。

需要注意的是，本實(shí)用新型的測(cè)試結(jié)構(gòu)中設(shè)計(jì)的共享接觸插塞12為干擾因子，通過該干擾因子測(cè)試真實(shí)半導(dǎo)體器件中共享接觸插塞12可能出現(xiàn)的問題，具體是通過WAT測(cè)試結(jié)果判斷共享接觸插塞12過蝕刻和多晶硅被鎢替換的問題，并區(qū)分可能的根本原因。且所述測(cè)試結(jié)構(gòu)應(yīng)用范圍廣，適于所有技術(shù)節(jié)點(diǎn)包括65nm、55nm、40nm、和28nm中的任一種的工藝制程，監(jiān)視所述工藝制程中共享接觸插塞12蝕刻的窗口。

作為示例，所述第一多晶硅結(jié)構(gòu)11和所述第二多晶硅結(jié)構(gòu)21的長(zhǎng)度和寬度均相同。

作為示例，所述第一多晶硅結(jié)構(gòu)11和所述第二多晶硅結(jié)構(gòu)21均位于淺溝槽隔離區(qū)(未示出)。

作為示例，所述第一多晶硅結(jié)構(gòu)11和所述第二多晶硅結(jié)構(gòu)21均為蛇形結(jié)構(gòu)。需要注意的是，如果所述第一多晶硅結(jié)構(gòu)11設(shè)計(jì)的更長(zhǎng)，則能夠設(shè)置更多的共享接觸插塞12，更容易捕捉共享接觸插塞12出現(xiàn)的問題，所以本實(shí)用新型中所述第一多晶硅結(jié)構(gòu)11和所述第二多晶硅結(jié)構(gòu)21設(shè)計(jì)為蛇形結(jié)構(gòu)，以便放置更多的共享接觸插塞12。當(dāng)然，所述第一多晶硅結(jié)構(gòu)11和所述第二多晶硅結(jié)構(gòu)21也并不僅限于蛇形結(jié)構(gòu)，于其它示例中，可以是彎曲或彎折的結(jié)構(gòu)。

作為示例，所述共享接觸插塞12的個(gè)數(shù)根據(jù)所述第一多晶硅結(jié)構(gòu)11的長(zhǎng)度和寬度設(shè)置，且所述共享接觸插塞12的個(gè)數(shù)至少設(shè)有一個(gè)。

作為示例，所述第一多晶硅結(jié)構(gòu)11和所述第二多晶硅結(jié)構(gòu)21均包括第一端和第二端，所述第一多晶硅結(jié)構(gòu)11的第一端通過金屬線5連接一測(cè)試焊盤3，所述第一多晶硅結(jié)構(gòu)11的第二端與所述第二多晶硅結(jié)構(gòu)21的第一端通過金屬線5相連并共同連接一測(cè)試焊盤3，所述第二多晶硅結(jié)構(gòu)21的第二端通過金屬線5連接一測(cè)試焊盤3，并構(gòu)成測(cè)試端口。應(yīng)當(dāng)知曉，所述第一多晶硅結(jié)構(gòu)11和所述第二多晶硅結(jié)構(gòu)21通過金屬線5組成串聯(lián)結(jié)構(gòu)不僅限于所述示例中顯示的一種情況。

作為示例，還包括連接所述金屬線5與所述第一多晶硅結(jié)構(gòu)11、連接所述金屬線5與所述第二多晶硅結(jié)構(gòu)21的接觸插塞4，該接觸插塞4為普通的接觸插塞。

作為示例，所述共享接觸插塞12和接觸插塞4中的金屬為鎢、銅、鋁或鉬。所述共享接觸插塞12和接觸插塞4均為通孔結(jié)構(gòu)，并在通孔中填充金屬鎢、銅、鋁或鉬。

所述測(cè)試結(jié)構(gòu)的測(cè)試方法如下：通過第一多晶硅結(jié)構(gòu)11第一端連接的測(cè)試焊盤3和第一多晶硅結(jié)構(gòu)11第二端連接的測(cè)試焊盤3來測(cè)量所述第一多晶硅結(jié)構(gòu)11的電阻值；并通過第二多晶硅結(jié)構(gòu)21的第一端連接的測(cè)試焊盤3和第二多晶硅結(jié)構(gòu)21第二端連接的測(cè)試焊盤3來測(cè)量所述第二多晶硅結(jié)構(gòu)21的電阻值，并由上述可知，所述第二多晶硅結(jié)構(gòu)21的第一端與所述第一多晶硅結(jié)構(gòu)11的第二端連接的是同一測(cè)試焊盤3；然后比較測(cè)得的兩組電阻值并判斷是否存在共享接觸插塞12過蝕刻或者第一多晶硅結(jié)構(gòu)11中的硅被鎢替換的問題。值得注意的是，如果出現(xiàn)共享接觸插塞12過蝕刻問題，則電阻值的變化不是很明顯；如果出現(xiàn)第一多晶硅結(jié)構(gòu)11中的硅被鎢替換的情況，則電阻值的變化較明顯。

如上所述，本實(shí)用新型的測(cè)試結(jié)構(gòu)具有以下有益效果：通過設(shè)計(jì)共享接觸插塞(干擾因子)于所述第一多晶硅結(jié)構(gòu)上，通過WAT測(cè)試所述第一測(cè)試結(jié)構(gòu)和所述第二測(cè)試結(jié)構(gòu)，并根據(jù)測(cè)試結(jié)果來判斷共享接觸插塞過蝕刻和多晶硅被鎢替換的問題，方便快速地通過WAT測(cè)試結(jié)果區(qū)分可能的根本原因；該測(cè)試結(jié)構(gòu)適于所有技術(shù)節(jié)點(diǎn)的工藝制程，適用范圍廣；縮短產(chǎn)品良率的分析時(shí)間，在客戶探討測(cè)試程序之前盡早檢測(cè)出共享接觸插塞的缺陷問題，贏得客戶滿意。

上述實(shí)施例僅例示性說明本實(shí)用新型的原理及其功效，而非用于限制本實(shí)用新型。任何熟悉此技術(shù)的人士皆可在不違背本實(shí)用新型的精神及范疇下，對(duì)上述實(shí)施例進(jìn)行修飾或改變。因此，舉凡所屬技術(shù)領(lǐng)域中具有通常知識(shí)者在未脫離本實(shí)用新型所揭示的精神與技術(shù)思想下所完成的一切等效修飾或改變，仍應(yīng)由本實(shí)用新型的權(quán)利要求所涵蓋。